KR20180058378A - 버퍼 회로, 이를 이용하는 반도체 장치 및 시스템 - Google Patents
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Abstract
버퍼 회로는 공통 노드 구동부, 제 1 증폭부, 제 2 구동부 및 제 2 증폭부를 포함할 수 있다. 상기 공통 노드 구동부는 클럭 신호에 기초하여 공통 노드의 전압 레벨을 변화시킬 수 있다. 상기 제 1 증폭부는 상기 클럭 신호에 기초하여 증폭 동작을 수행할 수 있다. 상기 제 2 구동부는 상기 공통 노드로부터 출력되는 신호에 기초하여 상기 제 2 증폭부를 활성화시켜 상기 제 2 증폭부가 증폭 동작을 수행하도록 할 수 있다. 따라서, 상기 제 1 증폭부 및 상기 제 2 증폭부는 하나의 클럭 신호에 기초하여 증폭 동작을 수행할 수 있다.
Description
본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 버퍼 회로, 이를 이용하는 반도체 장치 및 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 컴퓨터 시스템 구성하는 반도체 장치들은 클럭에 동기하여 신호를 전송할 수 있고, 전송된 신호를 클럭에 동기하여 수신할 수 있다. 상기 반도체 장치들은 다른 반도체 장치로 신호를 전송하기 위한 전송 장치와 다른 반도체 장치로부터 신호를 수신하기 위한 수신 장치를 구비할 수 있다. 현재, 컴퓨터 시스템 및 반도체 장치의 개발경향은 고속화 및 저전력화이다. 시스템의 동작 속도가 높아지면서 클럭의 속도는 계속해서 빨라지고 있고, 시스템이 저전력화되면서, 클럭 및 전송되는 신호의 진폭이 감소하고 있다. 따라서, 최근 기술 경향에 맞춰 정확하게 신호를 수신할 수 있는 수신 장치 및/또는 버퍼가 필요하다.
본 발명의 실시예는 클럭 신호의 듀티 변화에 무관하게 안정적으로 출력 신호를 생성할 수 있는 버퍼 회로, 이를 이용하는 반도체 장치 및 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 버퍼 회로는 제 1 입력 신호 및 제 2 입력 신호를 증폭하여 제 1 중간 출력 신호 및 제 2 중간 출력 신호를 생성하는 제 1 증폭부; 제 1 공통 노드를 통해 상기 제 1 증폭부와 연결되고, 클럭 신호에 기초하여 상기 제 1 공통 노드를 구동하는 제 1 구동부; 상기 제 1 중간 출력 신호 및 상기 제 2 중간 출력 신호를 증폭하여 제 1 출력 신호 및 제 2 출력 신호를 생성하는 제 2 증폭부; 및 상기 제 1 공통 노드와 연결되고, 상기 제 1 공통 노드로부터 출력되는 신호에 기초하여 상기 제 2 증폭부를 활성화시키는 제 2 구동부를 포함할 수 있다.
본 발명의 실시예에 따른 버퍼 회로는 상기 클럭 신호에 기초하여 제 1 공통 노드의 전압 레벨을 변화시키는 공통 노드 구동부; 상기 제 1 공통 노드와 연결되고, 상기 클럭 신호에 기초하여 제 1 입력 신호 및 제 2 입력 신호를 증폭하여 제 1 중간 출력 신호 및 제 2 중간 출력 신호를 생성하는 제 1 증폭부; 상기 제 1 중간 출력 신호 및 상기 제 2 중간 출력 신호를 증폭하여 제 1 출력 신호 및 제 2 출력 신호를 생성하는 제 2 증폭부; 및 상기 제 1 공통 노드와 연결되고, 상기 제 1 공통 노드로부터 출력되는 신호에 기초하여 상기 제 2 증폭부를 활성화시키는 제 2 구동부를 포함할 수 있다.
본 발명의 실시예에 따른 버퍼 회로는 클럭 신호에 기초하여 상기 제 1 공통 노드를 제 1 전원전압으로 구동하는 제 1 트랜지스터; 상기 제 1 공통 노드와 제 2 전원전압 단 사이에 연결되고, 상기 클럭 신호에 기초하여 제 1 입력 신호 및 제 2 입력 신호를 증폭하여 제 1 중간 출력 신호 및 제 2 중간 출력 신호를 생성하는 제 1 증폭부; 상기 제 1 공통 노드로부터 출력되는 신호에 기초하여 상기 제 2 공통 노드를 상기 제 2 전원전압으로 구동하는 제 2 트랜지스터; 및 상기 제 2 공통 노드와 상기 제 1 전원전압 단 사이에 연결되고, 상기 제 1 중간 출력 신호 및 상기 제 2 중간 출력 신호를 증폭하여 제 1 출력 신호 및 제 2 출력 신호를 생성하는 제 2 증폭부를 포함할 수 있다.
본 발명의 실시예는 반도체 장치의 통신 정확성을 향상시켜 반도체 장치의 동작 신뢰성을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 버퍼 회로의 구성을 보여주는 도면,
도 2는 클럭 신호와 제 1 공통 노드로부터 출력되는 신호의 파형을 보여주는 타이밍도,
도 3은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면이다.
도 2는 클럭 신호와 제 1 공통 노드로부터 출력되는 신호의 파형을 보여주는 타이밍도,
도 3은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 버퍼 회로(1)의 구성을 보여주는 도면이다. 도 2에서, 상기 버퍼 회로(1)는 2개의 증폭 회로를 포함할 수 있다. 상기 2개의 증폭 회로는 하나의 클럭 신호에 기초하여 동작할 수 있고, 서로 다른 타이밍에 동작할 수 있다. 상기 버퍼 회로(1)는 더블 테일 래치(double-tail latch) 구조를 가질 수 있다. 상기 버퍼 회로(1)는 제 1 증폭 회로(100) 및 제 2 증폭 회로(200)를 포함할 수 있다. 상기 제 1 증폭 회로(100)는 클럭 신호(CLKB), 제 1 입력 신호(IN1) 및 제 2 입력 신호(IN2)를 수신할 수 있다. 상기 제 1 증폭 회로(100)는 상기 클럭 신호(CLKB)에 기초하여 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 증폭하여 제 1 및 제 2 중간 출력 신호(OIPS, OINS)를 생성할 수 있다. 일 실시예에서, 상기 제 2 입력 신호(IN2)는 기준전압일 수 있다. 예를 들어, 상기 기준전압은 상기 제 1 입력 신호(IN1)의 스윙 폭의 중간에 대응하는 전압 레벨을 가질 수 있다. 일 실시예에서, 상기 제 2 입력 신호(IN2)는 상기 제 1 입력 신호(IN1)의 차동 신호일 수 있다.
상기 제 1 증폭 회로(100)는 제 1 증폭부(110) 및 제 1 구동부(120)를 포함할 수 있다. 상기 제 1 증폭부(110)는 기초하여 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 증폭하여 상기 제 1 및 제 2 중간 출력 신호(OIPS, OINS)를 생성할 수 있다. 상기 제 1 증폭부(110)는 상기 클럭 신호(CLKB)에 기초하여 활성화되어 증폭 동작을 수행할 수 있다. 상기 제 1 구동부(120)는 제 1 공통 노드(CM1)와 연결되고, 상기 클럭 신호(CLKB)에 기초하여 상기 제 1 공통 노드(CM1)를 구동할 수 있다. 상기 제 1 구동부(120)는 상기 클럭 신호(CLKB)에 응답하여 상기 제 1 공통 노드(CM1)를 상기 제 1 전원전압(VDD)으로 구동할 수 있다. 상기 제 1 증폭부(110)는 상기 제 1 공통 노드(CM1)와 제 2 전원전압(VSS) 단 사이에 연결될 수 있다. 상기 제 1 전원전압(VDD)은 상기 제 2 전원전압(VSS)보다 높은 전압 레벨을 가질 수 있다. 예를 들어, 상기 제 1 전원전압(VDD)은 고전압일 수 있고, 상기 제 2 전원전압(VSS)은 상기 고전압보다 낮은 전압 레벨을 갖는 저전압일 수 있다. 상기 저전압은 예를 들어, 접지전압일 수 있다.
상기 제 2 증폭 회로(200)는 제 2 증폭부(210) 및 제 2 구동부(220)를 포함할 수 있다. 상기 제 2 증폭부(210)는 상기 제 1 및 제 2 중간 출력 신호(OIPS, OINS)를 증폭하여 제 1 및 제 2 출력 신호(OPS, ONS)를 생성할 수 있다. 상기 제 2 증폭부(210)는 상기 제 1 전원전압(VDD) 단과 제 2 공통 노드(CM2) 사이에 연결될 수 있다. 상기 제 2 구동부(220)는 상기 제 1 공통 노드(CM1)와 연결될 수 있다. 상기 제 2 구동부(220)는 상기 제 1 공통 노드(CM1)로부터 출력되는 신호에 기초하여 상기 제 2 증폭부(210)를 활성화시킬 수 있다. 상기 제 2 구동부(220)는 상기 제 1 공통 노드(CM1)로부터 출력되는 신호에 응답하여 상기 제 2 공통 노드(CM2)를 상기 제 2 전원전압(VSS)으로 구동할 수 있다. 상기 제 2 증폭부(210)는 상기 제 2 구동부(220)에 의해 상기 제 2 공통 노드(CM2)를 통해 상기 제 2 전원전압(VSS)을 공급받을 때, 증폭 및/또는 래치 동작을 수행할 수 있다.
상기 제 1 증폭부(110)는 제 1 입력부(111) 및 전류 미러(112)를 포함할 수 있다. 상기 제 1 입력부(111)는 상기 제 1 공통 노드(CM1)와 제 1 중간 출력 노드(OIP) 및 제 2 중간 출력 노드(OIN) 사이에 연결될 수 있다. 상기 제 1 입력부(111)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 수신하여 상기 제 1 및 제 2 중간 출력 노드(OIP, OIN)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 중간 출력 신호(OIPS)는 상기 제 1 중간 출력 노드(OIP)로부터 출력될 수 있고, 상기 제 2 중간 출력 신호(OINS)는 상기 제 2 중간 출력 노드(OIN)로부터 출력될 수 있다. 상기 전류 미러(112)는 상기 제 1 및 제 2 중간 출력 노드(OIP, OIN)와 제 2 전원전압(VSS) 단 사이에 연결될 수 있다. 상기 전류 미러(112)는 상기 클럭 신호(CLKB)에 기초하여 상기 제 1 증폭부(110)를 활성화시킬 수 있다. 상기 전류 미러(112)는 상기 제 1 및 제 2 중간 출력 노드(OIP, OIN)를 각각 상기 제 2 전원전압(VSS) 단과 연결할 수 있다.
상기 제 1 입력부(111)는 제 1 입력 트랜지스터(TI1) 및 제 2 입력 트랜지스터(TI2)를 포함할 수 있다. 예를 들어, 상기 제 1 및 제 2 입력 트랜지스터(TI1, TI2)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 입력 트랜지스터(TI1)는 게이트로 상기 제 1 입력 신호(IN1)를 수신하고, 소스가 상기 제 1 공통 노드(CM1)와 연결되며, 드레인이 상기 제 2 중간 출력 노드(OIN)와 연결될 수 있다. 상기 제 2 입력 트랜지스터(TI2)는 게이트로 상기 제 2 입력 신호(IN2)를 수신하고, 소스가 상기 제 1 공통 노드(CM1)와 연결되며, 드레인이 상기 제 1 중간 출력 노드(OIP)와 연결될 수 있다. 상기 전류 미러(112)는 제 1 미러 트랜지스터(TM1) 및 제 2 미러 트랜지스터(TM2)를 포함할 수 있다. 예를 들어, 상기 제 1 및 제 2 미러 트랜지스터(TM1, TM2)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 미러 트랜지스터(TM1)는 게이트로 상기 클럭 신호(CLKB)를 수신하고, 드레인이 상기 제 2 중간 출력 노드(OIN)와 연결되며, 소스가 상기 제 2 전원전압(VSS) 단과 연결될 수 있다. 상기 제 2 미러 트랜지스터(TM2)는 게이트로 상기 클럭 신호(CLKB)를 수신하고, 드레인이 상기 제 1 중간 출력 노드(OIP)와 연결되며, 소스가 상기 제 2 전원전압(VSS) 단과 연결될 수 있다.
상기 제 1 구동부(120)는 제 1 트랜지스터(T1)를 포함할 수 있다. 예를 들어, 상기 제 1 트랜지스터(T1)는 P 채널 모스 트랜지스터를 포함할 수 있다. 상기 제 1 트랜지스터(T1)는 게이트로 상기 클럭 신호(CLKB)를 수신하고, 소스가 상기 제 1 전원전압(VDD) 단과 연결되며, 드레인이 상기 제 1 공통 노드(CM1)와 연결될 수 있다.
상기 제 2 증폭부(210)는 제 2 입력부(211) 및 래치부(212)를 포함할 수 있다. 상기 제 2 입력부(211)는 상기 제 1 전원전압(VDD) 단, 제 1 출력 노드(OP) 및 제 2 출력 노드(ON) 사이에 연결될 수 있다. 상기 제 2 입력부(211)는 상기 제 1 및 제 2 중간 출력 신호(OIPS, OINS)를 수신하여 상기 제 1 및 제 2 출력 노드(OP, ON)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 출력 신호(OPS)는 상기 제 1 출력 노드(OP)로부터 출력될 수 있고, 상기 제 2 출력 신호(ONS)는 상기 제 2 출력 노드(ON)로부터 출력될 수 있다. 상기 래치부(212)는 상기 제 1 및 제 2 출력 노드(OP, ON)의 전압 레벨을 래치하여 상기 제 1 및 제 2 출력 신호(OPS, ONS)를 생성할 수 있다.
상기 제 2 입력부(211)는 제 3 입력 트랜지스터(TI3) 및 제 4 입력 트랜지스터(TI4)를 포함할 수 있다. 예를 들어, 상기 제 3 및 제 4 입력 트랜지스터(TI3, TI4)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 3 입력 트랜지스터(TI3)는 게이트로 상기 제 1 중간 출력 신호(OIPS)를 수신하고, 소스가 상기 제 1 전원전압(VDD) 단과 연결되며, 드레인이 상기 제 2 출력 노드(ON)와 연결될 수 있다. 상기 제 4 입력 트랜지스터(TI4)는 게이트로 상기 제 2 중간 출력 신호(OINS)를 수신하고, 소스가 상기 제 1 전원전압(VDD) 단과 연결되며, 드레인이 상기 제 1 출력 노드(OP)와 연결될 수 있다. 상기 래치부(212)는 제 1 인버터(IV1) 및 제 2 인버터(IV2)를 포함할 수 있다. 상기 제 1 인버터(IV1)는 상기 제 1 전원전압(VDD) 단과 상기 제 2 공통 노드(CM2) 사이에 연결될 수 있다. 상기 제 1 인버터(IV1)의 입력 단은 상기 제 1 출력 노드(OP)와 연결되고, 제 1 인버터(IV1)의 출력 단은 상기 제 2 출력 노드(ON)와 연결될 수 있다. 상기 제 2 인버터(IV2)는 상기 제 1 전원전압(VDD) 단과 상기 제 2 공통 노드(CM2) 사이에 연결될 수 있다. 상기 제 2 인버터(IV2)의 입력 단은 상기 제 2 출력 노드(ON)와 연결되고, 제 2 인버터(IV2)의 출력 단은 상기 제 1 출력 노드(OP)와 연결될 수 있다.
상기 제 2 구동부(220)는 제 2 트랜지스터(T2)를 포함할 수 있다. 예를 들어, 상기 제 2 트랜지스터(T2)는 N 채널 모스 트랜지스터를 포함할 수 있다. 상기 제 2 트랜지스터(T2)는 게이트가 상기 제 1 공통 노드(CM1)와 연결되어 상기 제 1 공통 노드(CM1)로부터 출력되는 신호를 수신하고, 드레인이 상기 제 2 공통 노드(CM2)와 연결되며, 소스가 상기 제 2 전원전압(VSS) 단과 연결될 수 있다.
상기 버퍼 회로(1)는 보조 구동부(130)를 더 포함할 수 있다. 상기 보조 구동부(130)는 상기 클럭 신호(CLKB)에 기초하여 상기 제 1 공통 노드(CM1)를 구동할 수 있다. 상기 보조 구동부(130)는 상기 제 1 구동부(120)와 서로 다른 타이밍에 동작할 수 있다. 또한, 상기 보조 구동부(130)는 상기 제 1 구동부(120)와 서로 다른 레벨로 상기 제 1 공통 노드(CM1)를 구동할 수 있다. 상기 보조 구동부(130)는 상기 클럭 신호(CLKB)에 응답하여 상기 제 1 공통 노드(CM1)를 제 2 전원전압(VSS)으로 구동할 수 있다. 상기 보조 구동부(130)는 제 3 트랜지스터(T3)를 포함할 수 있다. 상기 제 3 트랜지스터(T3)는 게이트로 상기 클럭 신호(CLKB)를 수신하고, 드레인이 상기 제 1 공통 노드(CM1)와 연결되며, 소스가 상기 제 2 전원전압(VSS) 단과 연결될 수 있다. 앞서 설명한 바와 같이, 상기 제 1 구동부(120)를 구성하는 제 1 트랜지스터(T1)는 P 채널 모스 트랜지스터인데 비해, 상기 보조 구동부(130)를 구성하는 제 3 트랜지스터(T3)는 N 채널 모스 트랜지스터일 수 있다. 따라서, 상기 클럭 신호(CLKB)가 하이 레벨일 때 상기 보조 구동부(130)가 동작하고, 상기 클럭 신호(CLKB)가 로우 레벨일 때 상기 제 1 구동부(120)가 동작할 수 있다. 상기 클럭 신호(CLKB)가 로우 레벨일 때, 상기 제 1 구동부(120)는 상기 제 1 공통 노드(CM1)를 제 1 전원전압(VDD)의 레벨로 구동할 수 있다. 상기 클럭 신호(CLKB)가 하이 레벨일 때 상기 제 1 트랜지스터(T1)는 턴오프되므로, 상기 제 1 공통 노드(CM1)는 플로팅 상태가 될 수 있다. 상기 제 1 공통 노드(CM1)가 플로팅 상태가 되는 것을 방지하기 위해 상기 보조 구동부(130)는 상기 클럭 신호(CLKB)가 하이 레벨일 때 상기 제 1 공통 노드(CM1)를 제 2 전원전압(VSS)의 레벨로 구동할 수 있다. 따라서, 상기 제 1 구동부(120) 및 보조 구동부(130)는 공통 노드 구동부로서 기능할 수 있다. 상기 공통 노드 구동부는 상기 클럭 신호(CLKB)에 기초하여 상기 제 1 공통 노드(CM1)의 전압 레벨을 변화시킬 수 있고, 상기 클럭 신호(CLKB)에 기초하여 상기 제 1 공통 노드(CM1)를 상기 제 1 전원전압(VDD) 및 상기 제 2 전원전압(VSS) 중 하나로 구동할 수 있다. 상기 공통 노드 구동부에 의해 상기 제 1 공통 노드(CM1)로부터 출력되는 신호는 상기 클럭 신호(CLKB)와 마치 반대 위상을 갖는 클럭 신호가 될 수 있다.
도 2는 클럭 신호(CLKB)와 제 1 공통 노드(CM1)로부터 출력되는 신호의 파형을 보여주는 타이밍도이다. 도 1 및 도 2를 참조하여 본 발명의 실시예에 따른 버퍼 회로(1)의 동작을 설명하면 다음과 같다. 도 2에서, x 축은 시간(t)을 나타내고, y 축은 전압 레벨(V)을 나타낼 수 있다. 상기 클럭 신호(CLKB)는 제 1 전원전압(VDD)과 제 2 전원전압(VSS) 사이에서 토글할 수 있다. 상기 클럭 신호(CLKB)가 로우 레벨 구간일 때 상기 제 1 구동부(120)에 의해 상기 제 1 공통 노드(CM1)는 하이 레벨로 구동될 수 있고, 상기 클럭 신호(CLKB)가 하이 레벨 구간일 때 상기 보조 구동부(130)에 의해 상기 제 1 공통 노드(CM1)는 로우 레벨로 구동될 수 있다.
상기 클럭 신호(CLKB)가 하이 레벨일 때, 상기 제 1 트랜지스터(T1)는 턴오프되고 상기 제 3 트랜지스터(T3)는 턴온되어 상기 제 1 공통 노드(CM1)는 로우 레벨이 될 수 있다. 따라서, 상기 제 2 트랜지스터(T2)는 상기 제 1 공통 노드(CM1)의 전압 레벨에 따라 턴오프될 수 있다. 상기 클럭 신호(CLKB)가 하이 레벨일 때, 상기 전류 미러(112)를 구성하는 제 1 및 제 2 미러 트랜지스터(TM1, TM2)가 턴온되고, 상기 제 1 증폭부(110)는 활성화될 수 있다. 상기 제 1 입력부(111)는 상기 제 1 입력 신호(IN1) 및 제 2 입력 신호(IN2)의 전압 레벨 차이에 따라 상기 제 1 및 제 2 중간 출력 노드(OIP, OIN)의 전압 레벨을 변화시키고, 상기 제 1 및 제 2 중간 출력 노드(OIP, OIN)로부터 상기 제 1 및 제 2 중간 출력 신호(OIPS, OINS)가 출력될 수 있다. 상기 클럭 신호(CLKB)가 로우 레벨로 변화하면, 상기 제 1 트랜지스터(T1)는 턴온되고, 상기 제 3 트랜지스터(T3)는 턴오프되어 상기 제 1 공통 노드(CM1)는 하이 레벨이 될 수 있다. 따라서, 상기 제 2 트랜지스터(T2)는 상기 제 1 공통 노드(CM1)의 전압 레벨에 따라 턴온될 수 있고, 상기 제 2 공통 노드(CM2)는 로우 레벨이 될 수 있다. 따라서, 상기 제 2 증폭부(210)는 활성화될 수 있다. 상기 제 2 입력부(211)는 상기 제 1 및 제 2 중간 출력 신호(OIPS, OINS)에 따라 상기 제 1 및 제 2 중간 출력 노드(OIP, OIN)의 전압 레벨을 변화시킬 수 있고, 상기 래치부(212)는 상기 제 1 및 제 2 출력 노드(OP, ON)의 전압 레벨을 래치하여 상기 제 1 및 제 2 출력 신호(OPS, ONS)를 생성할 수 있다.
상기 버퍼 회로(1)를 구성하는 상기 제 1 증폭 회로(110) 및 제 2 증폭 회로(210)는 모두 하나의 클럭 신호(CLKB)에 기초하여 동작할 수 있다. 일반적인 더블 테일 래치 구조의 버퍼 회로에서, 첫 번째 증폭부는 클럭 신호에 기초하여 동작하고, 두 번째 증폭부는 상보 클럭 신호에 기초하여 동작할 수 있다. 이 때, 클럭 신호와 상보 클럭 신호의 듀티가 서로 다른 경우, 첫 번째 및 두 번째 증폭부의 동작 구간이 서로 달라질 수 있으므로 버퍼 회로는 정확한 출력 신호를 생성할 수 없다. 본 발명의 실시예에 따른 버퍼 회로(1)에서, 상기 제 1 증폭 회로(100)는 클럭 신호(CLKB)에 기초하여 동작하고, 상기 제 2 증폭 회로(200)는 상기 클럭 신호(CLKB)에 따라 변화되는 전압 레벨을 갖는 제 1 공통 노드(CM1)의 전압 레벨에 기초하여 동작할 수 있다. 따라서, 상기 클럭 신호(CLKB)의 듀티가 변화하더라도 상기 제 1 증폭 회로(100) 및 제 2 증폭 회로(200)의 동작 구간이 상호 연관되므로 안정적으로 출력 신호(OPS, ONS)를 생성할 수 있다.
본 발명의 실시예에 따른 버퍼 회로(1)는 반도체 기술 분야의 다양한 구성요소로 적용될 수 있다. 도 3은 본 발명의 실시예에 따른 버퍼 회로가 적용된 시스템의 구성을 보여주는 도면이다. 도 3에서, 상기 시스템(3)은 제 1 반도체 장치(310) 및 제 2 반도체 장치(320)를 포함할 수 있다. 상기 제 1 반도체 장치(310) 및 제 2 반도체 장치(320)는 서로 통신하는 전자 구성요소일 수 있다. 일 실시예에서, 상기 제 1 반도체 장치(310)는 마스터 장치일 수 있고, 상기 제 2 반도체 장치(320)는 상기 제 1 반도체 장치(310)에 의해 제어되어 동작하는 슬레이브 장치일 수 있다. 예를 들어, 상기 제 1 반도체 장치(310)는 프로세서와 같은 호스트 장치일 수 있고, 프로세서는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor)를 포함할 수 있다. 또한 어플리게이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다. 상기 제 2 반도체 장치(320)는 메모리일 수 있고, 상기 메모리는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 1 및 제 2 반도체 장치(310, 320)는 신호 전송 라인(330)을 통해 서로 연결될 수 있다. 상기 제 1 반도체 장치(310)는 패드(311)를 포함하고, 상기 패드(311)가 상기 신호 전송 라인(330)과 연결될 수 있다. 상기 제 2 반도체 장치(320)는 패드(321)를 포함하고 상기 패드(321)가 상기 신호 전송 라인(330)과 연결될 수 있다. 상기 신호 전송 라인(330)은 채널, 링크 또는 버스일 수 있다. 상기 제 1 반도체 장치(310)는 전송 장치(TX, 312) 및 수신 장치(RX, 313)를 포함할 수 있다. 상기 전송 장치(112)는 상기 제 1 반도체 장치(310)의 내부 신호에 따라 출력 신호를 생성하고, 상기 출력 신호를 상기 신호 전송 라인(330)을 통해 상기 제 2 반도체 장치(320)로 전송할 수 있다. 상기 수신 장치(313)는 상기 신호 전송 라인(330)을 통해 상기 제 2 반도체 장치(320)로부터 전송된 신호를 수신하여 내부 신호를 생성할 수 있다. 마찬가지로, 상기 제 2 반도체 장치(320)는 전송 장치(TX, 322) 및 수신 장치(RX, 323)를 포함할 수 있다. 상기 전송 장치(322)는 상기 제 2 반도체 장치(320)의 내부 신호에 따라 출력 신호를 생성하고, 상기 출력 신호를 상기 신호 전송 라인(330)을 통해 상기 제 1 반도체 장치(310)로 전송할 수 있다. 상기 수신 장치(323)는 상기 신호 전송 라인(330)을 통해 상기 제 1 반도체 장치(310)로부터 전송된 신호를 수신하여 내부 신호를 생성할 수 있다. 상기 수신 장치(313, 323)은 클럭 신호에 기초하여 상기 신호 전송 라인(330)을 통해 전송되는 신호를 수신할 수 있고, 도 1에 도시된 버퍼 회로(1)는 상기 수신 장치(313, 323)로 적용될 수 있다.
도 4는 본 발명의 일 실시예에 따른 시스템(4)의 구성을 보여주는 도면이다. 도 4에서, 상기 시스템(4)은 프로세서(410), 메모리 컨트롤러(420) 및 메모리 장치(430)를 포함한다. 상기 프로세서(410)는 칩 셋(440)을 통해 상기 메모리 컨트롤러(420)와 연결될 수 있고, 상기 메모리 컨트롤러(420)는 복수의 버스를 통해 상기 메모리 장치(430)와 연결될 수 있다. 도 7에서, 상기 프로세서(410)는 하나인 것으로 예시되었으나, 이에 한정하는 것은 아니고, 물리적 또는 논리적으로 복수의 프로세서가 구비될 수 있다. 상기 칩 셋(440)은 상기 프로세서(410) 및 상기 메모리 컨트롤러(420) 사이에서 신호가 전송되는 통신 경로를 제공할 수 있다. 상기 프로세서(410)는 연산 동작을 수행하고, 원하는 데이터를 입출력 시키기 위해 상기 칩 셋(440)을 통해 상기 메모리 컨트롤러(420)로 리퀘스트 및 데이터를 전송할 수 있다.
상기 메모리 컨트롤러(420)는 상기 복수의 버스를 통해 커맨드 신호, 어드레스 신호, 클럭 신호 및 데이터를 전송할 수 있다. 상기 메모리 장치(430)는 상기 메모리 컨트롤러로(420)부터 상기 신호들을 수신하여 데이터를 저장할 수 있고, 저장하고 있는 데이터를 상기 메모리 컨트롤러(420)로 출력할 수 있다. 상기 메모리 장치(430)는 DRAM과 같은 휘발성 메모리 장치일 수 있고, FLASH 메모리 장치, 상변화 메모리 장치(PCRAM), 저항성 메모리 장치(ReRAM), 강유전체 메모리 장치(FeRAM), 자성 메모리 장치(MRAM), 스핀 주입 자기 메모리 장치(STTRAM) 등과 같은 비휘발성 메모리일 수 있다. 또는 상기 메모리 장치(430)는 상기 휘발성 메모리 및 비휘발성 메모리 중 2개 이상의 조합으로 구성될 수 있다.
상기 프로세서(410) 및 상기 메모리 컨트롤러(420) 사이에서, 상기 프로세서(410)는 마스터 장치일 수 있고 상기 메모리 컨트롤러(420)는 슬레이브 장치일 수 있다. 상기 프로세서(410) 및 상기 메모리 컨트롤러(420)는 서로 리퀘스트 및 데이터를 송수신하므로, 상기 프로세서(410) 및 상기 메모리 컨트롤러(420)는 상대방 장치로부터 전송된 신호를 수신하기 위한 수신 장치를 포함한다. 본 발명의 실시예에 따른 버퍼 회로(1)는 상기 수신 장치로 적용될 수 있다.
상기 메모리 컨트롤러(420)와 상기 메모리 장치(430) 사이에서, 상기 메모리 컨트롤러(420)는 마스터 장치일 수 있고 상기 메모리 장치(430)는 슬레이브 장치일 수 있다. 상기 메모리 컨트롤러(420)는 상기 메모리 장치(430)로 커맨드 신호, 어드레스 신호, 클럭 신호 및 데이터를 전송하고, 상기 메모리 장치(430)는 상기 메모리 컨트롤러(420)로 데이터를 전송하므로, 상기 메모리 컨트롤러(420) 및 메모리 장치(430)는 상대방 장치로부터 전송된 신호를 수신하기 위한 수신 장치를 포함할 수 있다. 본 발명의 실시예에 따른 버퍼 회로(1)는 상기 수신 장치로 적용될 수 있다.
도 4에서, 상기 시스템(4)은 입출력 버스(510), 입출력 장치(520, 530, 540), 디스크 드라이버 컨트롤러(450) 및 디스크 드라이브(460)를 더 포함할 수 있다. 상기 칩 셋(440)은 입출력 버스(510)와 연결될 수 있다. 상기 입출력 버스(510)는 상기 칩 셋(440)으로부터 입출력 장치(520, 530, 540)까지의 신호 전송을 위한 통신 경로를 제공할 수 있다. 상기 입출력 장치는 마우스(520), 비디오 디스플레이(530), 또는 키보드(540)를 포함할 수 있다. 상기 입출력 버스(510)는 상기 입출력 장치(520, 530, 540)와 통신하는 어떠한 통신 프로토콜이라도 포함할 수 있다. 또한, 상기 입출력 버스(510)는 상기 칩 셋(440) 내부로 집적될 수 있다.
상기 디스크 드라이버 컨트롤러(450)는 상기 칩 셋(440)과 연결되어 동작할 수 있다. 상기 디스크 드라이버 컨트롤러(450)는 상기 칩 셋(440)과 하나 또는 그 이상의 디스크 드라이브(460) 사이의 통신 경로를 제공할 수 있다. 상기 디스크 드라이브(460)는 명령과 데이터를 저장함으로써 외부 데이터 저장 장치로 활용될 수 있다. 상기 디스크 드라이버 컨트롤러(450) 및 상기 디스크 드라이브(460)는 입출력 버스(510)를 포함하는 어떠한 통신 프로토콜을 사용하여 서로 또는 상기 칩 셋(440)과 통신할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (15)
- 제 1 입력 신호 및 제 2 입력 신호를 증폭하여 제 1 중간 출력 신호 및 제 2 중간 출력 신호를 생성하는 제 1 증폭부;
제 1 공통 노드를 통해 상기 제 1 증폭부와 연결되고, 클럭 신호에 기초하여 상기 제 1 공통 노드를 구동하는 제 1 구동부;
상기 제 1 중간 출력 신호 및 상기 제 2 중간 출력 신호를 증폭하여 제 1 출력 신호 및 제 2 출력 신호를 생성하는 제 2 증폭부; 및
상기 제 1 공통 노드와 연결되고, 상기 제 1 공통 노드로부터 출력되는 신호에 기초하여 상기 제 2 증폭부를 활성화시키는 제 2 구동부를 포함하는 버퍼 회로. - 제 1 항에 있어서,
상기 제 1 구동부는 상기 클럭 신호에 응답하여 제 1 전원전압 단과 상기 제 1 공통 노드를 연결하는 제 1 트랜지스터를 포함하는 버퍼 회로. - 제 2 항에 있어서,
상기 제 1 증폭부는 상기 제 1 공통 노드, 제 1 중간 출력 노드 및 제 2 중간 출력 노드 사이에 연결되고, 상기 제 1 입력 신호 및 제 2 입력 신호를 수신하여 상기 제 1 중간 출력 노드 및 상기 제 2 중간 출력 노드의 전압 레벨을 변화시키는 제 1 입력부; 및
상기 클럭 신호에 응답하여 상기 제 1 중간 출력 노드 및 상기 제 2 중간 출력 노드를 제 2 전원전압 단과 연결하는 전류 미러를 포함하는 버퍼 회로. - 제 1 항에 있어서,
상기 제 2 구동부는 상기 제 1 공통 노드로부터 출력되는 신호에 응답하여 제 2 공통 노드 및 제 2 전원전압 단을 연결하는 제 2 트랜지스터를 포함하는 버퍼 회로. - 제 4 항에 있어서,
상기 제 2 증폭부는 제 1 중간 출력 신호 및 제 2 중간 출력 신호를 수신하여 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 변화시키는 제 2 입력부; 및
상기 제 2 공통 노드와 연결되고, 상기 제 1 출력 노드 및 상기 제 2 출력 노드의 전압 레벨을 래치하여 상기 제 1 출력 신호 및 상기 제 2 출력 신호를 생성하는 래치부를 포함하는 버퍼 회로. - 제 1 항에 있어서,
상기 클럭 신호에 응답하여 상기 제 1 공통 노드를 제 2 전원전압 단과 연결시키는 보조 구동부를 더 포함하는 버퍼 회로. - 상기 클럭 신호에 기초하여 제 1 공통 노드의 전압 레벨을 변화시키는 공통 노드 구동부;
상기 제 1 공통 노드와 연결되고, 상기 클럭 신호에 기초하여 제 1 입력 신호 및 제 2 입력 신호를 증폭하여 제 1 중간 출력 신호 및 제 2 중간 출력 신호를 생성하는 제 1 증폭부;
상기 제 1 중간 출력 신호 및 상기 제 2 중간 출력 신호를 증폭하여 제 1 출력 신호 및 제 2 출력 신호를 생성하는 제 2 증폭부; 및
상기 제 1 공통 노드와 연결되고, 상기 제 1 공통 노드로부터 출력되는 신호에 기초하여 상기 제 2 증폭부를 활성화시키는 제 2 구동부를 포함하는 버퍼 회로. - 제 7 항에 있어서,
상기 공통 노드 구동부는 상기 클럭 신호에 기초하여 상기 공통 노드를 제 1 전원전압 및 제 2 전원전압 중 하나로 구동하는 버퍼 회로. - 제 8 항에 있어서,
상기 공통 노드 구동부는 상기 클럭 신호에 응답하여 상기 제 1 전원전압으로 상기 제 1 공통 노드를 구동하는 제 1 구동부; 및
상기 클럭 신호에 응답하여 상기 제 2 전원전압으로 상기 제 1 공통 노드를 구동하는 보조 구동부를 포함하는 버퍼 회로. - 제 7 항에 있어서,
상기 제 1 증폭부는 상기 제 1 공통 노드와 연결되고, 상기 제 1 입력 신호 및 상기 제 2 입력 신호에 응답하여 제 1 중간 출력 노드 및 제 2 중간 출력 노드의 전압 레벨을 변화시키는 제 1 입력부; 및
상기 클럭 신호에 응답하여 상기 제 1 중간 출력 노드 및 상기 제 2 중간 출력 노드를 제 2 전원전압 단과 연결하는 전류 미러를 포함하는 버퍼 회로. - 제 7 항에 있어서,
상기 제 2 증폭부는 상기 제 1 중간 출력 신호 및 상기 제 2 중간 출력 신호를 수신하여 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 변화시키는 제 2 입력부; 및
상기 제 2 공통 노드와 연결되고, 상기 제 1 출력 노드 및 상기 제 2 출력 노드의 전압 레벨을 래치하여 상기 제 1 출력 신호 및 상기 제 2 출력 신호를 생성하는 래치부를 포함하는 버퍼 회로. - 클럭 신호에 기초하여 상기 제 1 공통 노드를 제 1 전원전압으로 구동하는 제 1 트랜지스터;
상기 제 1 공통 노드와 제 2 전원전압 단 사이에 연결되고, 상기 클럭 신호에 기초하여 제 1 입력 신호 및 제 2 입력 신호를 증폭하여 제 1 중간 출력 신호 및 제 2 중간 출력 신호를 생성하는 제 1 증폭부;
상기 제 1 공통 노드로부터 출력되는 신호에 기초하여 상기 제 2 공통 노드를 상기 제 2 전원전압으로 구동하는 제 2 트랜지스터; 및
상기 제 2 공통 노드와 상기 제 1 전원전압 단 사이에 연결되고, 상기 제 1 중간 출력 신호 및 상기 제 2 중간 출력 신호를 증폭하여 제 1 출력 신호 및 제 2 출력 신호를 생성하는 제 2 증폭부를 포함하는 버퍼 회로. - 제 12 항에 있어서,
상기 클럭 신호에 기초하여 상기 제 1 공통 노드를 상기 제 2 전원전압으로 구동하는 제 3 트랜지스터를 더 포함하는 버퍼 회로. - 제 12 항에 있어서,
상기 제 1 증폭부는 상기 제 1 공통 노드와 연결되고, 상기 제 1 입력 신호 및 상기 제 2 입력 신호에 응답하여 제 1 중간 출력 노드 및 제 2 중간 출력 노드의 전압 레벨을 변화시키는 제 1 입력부; 및
상기 클럭 신호에 응답하여 상기 제 1 중간 출력 노드 및 상기 제 2 중간 출력 노드를 제 2 전원전압 단과 연결하는 전류 미러를 포함하는 버퍼 회로. - 제 12 항에 있어서,
상기 제 2 증폭부는 상기 제 1 중간 출력 신호 및 상기 제 2 중간 출력 신호를 수신하여 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 변화시키는 제 2 입력부; 및
상기 제 2 공통 노드와 연결되고, 상기 제 1 및 제 2 출력 노드의 전압 레벨을 래치하여 상기 제 1 출력 신호 및 상기 제 2 출력 신호를 생성하는 래치부를 포함하는 버퍼 회로.
Priority Applications (2)
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| KR1020160157265A KR20180058378A (ko) | 2016-11-24 | 2016-11-24 | 버퍼 회로, 이를 이용하는 반도체 장치 및 시스템 |
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