CN105680844B - 能够改善放大性能的缓冲电路 - Google Patents

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Abstract

一种缓冲电路，可以包括放大参考电压发生单元和放大单元。放大参考电压发生单元可以产生放大参考电压。放大参考电压发生单元被配置为基于输出信号的电平来改变放大参考电压的电平。放大单元可以通过差分地放大输入信号和放大参考电压来产生输出信号。

Description

能够改善放大性能的缓冲电路
相关申请的交叉引用
本申请要求于2014年12月5日在韩国知识产权局提交的第10-2014-0174450号韩国申请的优先权，该韩国申请通过引用全部合并于此。
技术领域
各种实施例总体上涉及一种半导体器件，更具体地讲，涉及一种用于放大输入信号的缓冲电路。
背景技术
缓冲电路是指被配置为感测并放大输入信号并且产生输出信号的电路。包括半导体器件的电子设备可以于在内部组件或外部组件之间传送和接收信号的同时进行操作。可以通过缓冲电路更准确地执行信号的传送和接收。缓冲电路可以将小振幅信号复制或转换为大振幅信号。
随着电子设备的集成度和功耗的提高，在电子设备中使用的电源电压的电平持续地减小。当电源电压的电平减小时，在电子设备的内部组件之间或外部组件与电子设备之间传送的信号的振幅也减小。因此，信号的波形对处理、电压或温度变化会变得敏感，并且会更容易出现信号失真。因此，为了使电路出现准确的信号传送和接收，缓冲电路的操作稳定性是最重要的因素之一。
通常使用的缓冲电路是差分放大缓冲电路。差分放大缓冲电路可以将输入信号与参考信号比较，并放大输入信号与参考信号之间的电压电平差。由于差分放大缓冲电路放大输入信号与参考信号之间的电压差，因此输入信号与参考信号之间的电压差成为用于确定缓冲电路的增益和放大速度的重要因素。
发明内容
在实施例中，一种缓冲电路可以包括：放大参考电压发生单元，被配置为接收输出信号并且产生放大参考电压。放大参考电压发生单元被配置为基于输出信号的电平来改变放大参考电压的电平。缓冲电路可以包括：放大单元，被配置为通过差分地放大输入信号和放大参考电压来产生输出信号。
在实施例中，一种缓冲电路可以包括：放大参考电压发生单元，被配置为产生具有固定电平的第一参考电压以及具有可变电平的第二参考电压，可变电平根据输出信号的电平而改变。缓冲电路可以包括：第一输入单元，被配置为接收输入信号并且在电源电压与接地电压之间形成电流路径。缓冲电路可以包括：第二输入单元，被配置为接收第一参考电压和第二参考电压并且在电源电压与接地电压之间形成电流路径，第二输入单元耦接至输出节点。
在实施例中，一种缓冲电路可以包括：放大参考电压发生单元，被配置为接收输出信号并且产生放大参考电压。放大参考电压发生单元被配置为基于输出信号的电平来改变放大参考电压的电平。缓冲电路可以包括：第一放大级，被配置为通过差分地放大输入信号和放大参考电压来产生第一放大信号对。缓冲电路可以包括：第二放大级，被配置为通过差分地放大第一放大信号对来产生输出信号。
附图说明
图1是示出根据实施例的缓冲电路的配置的示例的代表的示图。
图2是示出图1中示出的第二输入单元和放大参考电压发生单元的配置的示例的代表的示图。
图3是示出图2中示出的内部参考电压发生单元的配置的示例的代表的示图。
图4A是示出普通缓冲电路的操作的示例的代表的示图。
图4B是示出根据实施例的缓冲电路的操作的示例的代表的示图。
图5是示出根据实施例的缓冲电路的配置的示例的代表的示图。
图6示出了采用根据以上参照图1-3和图4B-5所讨论的各种实施例的缓冲电路的系统的代表示例的框图。
具体实施方式
在下文中，将在下面参照附图通过实施例的各种示例来描述根据本公开的缓冲电路。
各种实施例可以针对能够利用参考电压来差分地放大输入信号的缓冲电路。参考电压可以根据缓冲电路的输出信号而改变。
参照图1，根据实施例的缓冲电路1可以包括放大参考电压发生单元100和放大单元200。放大参考电压发生单元100可以接收输出信号OUT。放大参考电压发生单元100可以产生放大参考电压VREFOUT。放大参考电压发生单元100可以产生具有电平的放大参考电压VREFOUT。由放大参考电压发生单元100产生的放大参考电压VREFOUT的电平可以根据输出信号OUT的电平而改变。例如，当输出信号OUT具有高电平时，放大参考电压发生单元100可以产生具有更高电压电平的放大参考电压VREFOUT。例如，当输出信号OUT具有低电平时，放大参考电压发生单元100可以产生具有更低电压电平的放大参考电压VREFOUT。
放大单元200可以接收输入信号IN和放大参考电压VREFOUT。放大单元200可以产生输出信号OUT。放大单元200可以通过差分地放大输入信号IN和放大参考电压VREFOUT来产生输出信号OUT。放大单元200可以将输入信号IN的电平与放大参考电压VREFOUT的电平比较，并且可以根据比较结果来确定输出信号OUT的电平。例如，当输入信号IN具有比放大参考电压VREFOUT高的电平时，放大单元200可以产生具有高电平的输出信号OUT。例如，当输入信号IN具有比放大参考电压VREFOUT低的电平时，放大单元200可以产生具有低电平的输出信号OUT。
参照图1，放大单元200可以包括第一输入单元210和第二输入单元220。第一输入单元210可以接收输入信号IN，并且响应于输入信号IN在电源电压VDD与接地电压VSS之间形成电流路径。第二输入单元220可以接收放大参考电压VREFOUT，并且响应于放大参考电压VREFOUT在电源电压VDD与接地电压VSS之间形成电流路径。
放大单元200还可以包括使能单元230。使能单元230可以接收偏置信号BIAS。偏置信号BIAS可以被使能单元230使用以使能放大单元200。偏置信号BIAS可以具有任意的电压电平。例如，偏置信号BIAS可以具有与电源电压VDD对应的电压电平。使能单元230可以形成放大单元200的电流路径来使能放大单元200。使能单元230可以耦接至第一输入单元210和第二输入单元220。使能单元230可以在第一输入单元210和第二输入单元220与接地电压VSS之间形成电流路径。
参照图1，第一输入单元210可以包括第一晶体管TR1。第一晶体管TR1可以具有被配置为接收输入信号IN的栅极。第一晶体管TR1可以具有经由电阻器(即，见图1)耦接至电源电压VDD的漏极。第一晶体管TR1可以具有耦接至节点NA的源极。第一晶体管TR1可以响应于输入信号IN在电源电压VDD与节点NA之间形成电流路径。随着输入信号IN的电压电平增大，第一晶体管TR1可以形成更大量的电流可以流过的电流路径。使能单元230可以包括第二晶体管TR2。第二晶体管TR2可以具有被配置为接收偏置信号BIAS的栅极。第二晶体管TR2可以具有耦接至节点NA的漏极。第二晶体管TR2可以具有耦接至接地电压VSS的源极。第二晶体管TR2可以响应于偏置信号BIAS而导通，并且可以在节点NA与接地电压VSS之间形成电流路径。
图2是示出图1中示出的第二输入单元220和放大参考电压发生单元100的配置的示例的代表的示图。参照图1和图2，放大参考电压VREFOUT可以包括第一参考电压VREFEX和第二参考电压VREFINT。第一参考电压VREFEX可以具有固定的电平而与输出信号OUT的电平无关。第二参考电压VREFINT可以具有电平。第二参考电压VREFINT的电平可以根据输出信号OUT的电平而改变。第一参考电压VREFEX可以包括从其中设置有缓冲电路1的半导体器件的外部接收的外部参考电压。放大参考电压发生单元100可以接收外部参考电压，并且将接收的电压提供为第一参考电压VREFEX。放大参考电压发生单元100可以包括内部参考电压发生单元110。内部参考电压发生单元110可以接收输出信号OUT。内部参考电压发生单元110可以产生第二参考电压VREFINT。内部参考电压发生单元110可以产生具有电压电平的第二参考电压VREFINT。第二参考电压VREFINT的电压电平可以根据输出信号OUT的电平而改变。例如，当输出信号OUT具有高电平时，内部参考电压发生单元110可以产生具有更高电平的第二参考电压VREFINT。例如，当输出信号OUT具有低电平时，内部参考电压发生单元110可以产生具有更低电平的第二参考电压VREFINT。内部参考电压发生单元110可以响应于输出信号OUT来将第二参考电压VREFINT的电平改变为三个不同的电压电平。例如，在未产生输出信号OUT的高阻抗状态下，内部参考电压发生单元110可以将正常电压提供为第二参考电压VREFINT。例如，当输出信号OUT具有高电平时，内部参考电压发生单元110可以将具有比正常电压高的电平的升压(up voltage)提供为第二参考电压VREFINT。例如，当输出信号OUT具有低电平时，内部参考电压发生单元110可以将具有比正常电压低的电平的降压(down voltage)提供为第二参考电压VREFINT。
第二输入单元220可以接收第一参考电压VREFEX和第二参考电压VREFINT。第二输入单元220可以响应于第一参考电压VREFEX和第二参考电压VREFINT来形成电流路径。第二输入单元220可以包括第一电流路径形成单元221和第二电流路径形成单元222。第一电流路径形成单元221可以响应于第一参考电压VREFEX在输出节点NB与节点NA之间形成电流路径。第二电流路径形成单元222可以响应于第二参考电压VREFINT在输出节点NB与节点NA之间形成电流路径。
第一电流路径形成单元221可以包括第三晶体管TR3。第三晶体管TR3可以具有被配置为接收第一参考电压VREFEX的栅极。第三晶体管TR3可以具有耦接至输出节点NB的漏极。第三晶体管TR3可以具有耦接至节点NA的源极。第三晶体管TR3可以响应于第一参考电压VREFEX在输出节点NB与节点NA之间形成电流路径。第二电流路径形成单元222可以包括第四晶体管TR4。第四晶体管TR4可以具有被配置为接收第二参考电压VREFINT的栅极。第四晶体管TR4可以具有耦接至输出节点NB的漏极。第四晶体管TR4可以具有耦接至节点NA的源极。第四晶体管TR4可以响应于第二参考电压VREFINT在输出节点NB与节点NA之间形成电流路径。随着第二参考电压VREFINT的电平增大，第四晶体管TR4可以形成更大量的电流可以流过的电流路径。
图3是示出图2中示出的内部参考电压发生单元110的配置的示例的代表的示图。内部参考电压发生单元110可以包括分压器111和电平选择器112。分压器111可以包括多个单元电阻器Ru。多个单元电阻器Ru可以串联耦接在电源电压VDD与接地电压VSS之间。分压器111可以经由耦接至相应单元电阻器Ru的节点来输出具有不同电平的电压。分压器111可以经由第一分隔节点ND1至第三分隔节点ND3来分别输出正常电压VD、升压UVD和降压DVD。正常电压VD可以从第一分隔节点ND1输出。正常电压VD可以具有与电源电压VDD的电平的一半对应的电压电平。正常电压VD可以具有与第一参考电压VREFEX基本上相同的电压电平。升压UVD可以从第二分隔节点ND2输出。升压UVD可以具有电压电平。升压UVD可以具有比正常电压VD高出由一个单元电阻器分去的电压电平的电压电平。降压DVD可以从第三分隔节点ND3输出。降压DVD可以具有比正常电压VD低出由一个单元电阻器分去的电压电平的电压电平。
电平选择器112可以响应于输出信号OUT来将正常电压VD、升压UVD或降压DVD中的一个提供为第二参考电压VREFINT。例如，当输出信号OUT处于高阻抗状态时，电平选择器112可以将正常电压VD提供为第二参考电压VREFINT。例如，当输出信号OUT处于高电平时，电平选择器112可以将升压UVD提供为第二参考电压VREFINT。例如，当输出信号OUT处于低电平时，电平选择器112可以将降压DVD提供为第二参考电压VREFINT。
图4A是示出普通缓冲电路的操作的示例的代表的示图。图4B是示出根据实施例的缓冲电路1的操作的示例的代表的示图。在图4A和图4B中，“0”可以表示逻辑低电平，“1”可以表示逻辑高电平。参照图1至图4B，可以如下描述根据实施例的缓冲电路1的操作。在图4A中，实线可以表示输入信号IN的理想电平变化。在图4A中，点划线可以表示根据缓冲电路的偏移的输入信号IN的实际电平变化。在图4A中，虚线可以表示具有固定电平的参考电压VREF。普通缓冲电路可以差分地放大输入信号IN和具有恒定电平的参考电压VREF，而与输出信号OUT的电平无关。如图4A中所示，当缓冲电路接收在低电平与高电平之间交替变化的输入信号IN时，由缓冲电路实际接收的输入信号IN必然具有比理想状态下明显要低的电平。在特定时间tN处，由缓冲电路接收的输入信号IN与参考电压VREF的电压电平之间的差V1可以变得相对小。因此，缓冲电路感测和放大输入信号IN的时间可以被延迟。此外，不能精确地执行放大操作。
参照图4B，实线可以表示输入信号IN的理想电平变化。在图4B中，点划线可以表示输入信号IN的实际电平变化。在图4B中，虚线可以表示参考放大电压VREFOUT的电平变化。根据实施例的缓冲电路1可以差分地放大输入信号IN和具有响应于输出信号OUT而改变的电平的放大参考电压VREFOUT。输入信号IN的理想电平变化和实际电平变化可以与图4A中示出的相同。然而，放大参考电压VREFOUT的电平可以在产生输出信号OUT时改变。缓冲电路接收特定输入信号IN并产生与特定输入信号对应的输出信号OUT所在期间的时间可以短于单位间隔UI。在初始阶段，当未产生输出信号OUT时，放大参考电压VREFOUT可以保持与正常电压VD对应的电平α。当低电平输出信号OUT通过在第一单位间隔UI施加的输入信号IN而产生时，放大参考电压VREFOUT的电平可以变为与降压DVD对应的电平β。当高电平输出信号OUT通过在第三单位间隔UI施加的输入信号IN而产生时，放大参考电压VREFOUT的电平可以变为与升压UVD对应的电平γ。因此，在与图4A相同的特定时间tN处，输入信号IN与放大参考电压VREFOUT之间的电压电平差V2可以大于图4A的示例。因此，由于缓冲电路1感测和放大输入信号IN的时间提前，因此缓冲电路1可以执行精确的放大操作。
图5是示出根据实施例的缓冲电路5的配置的示例的代表的示图。参照图5，缓冲电路5可以包括放大参考电压发生单元500、第一放大级600和第二放大级700。放大参考电压发生单元500可以具有与图1的放大参考电压发生单元100基本上相同的配置。放大参考电压发生单元500可以接收输出信号OUT。放大参考电压发生单元500可以产生放大参考电压VREFOUT。放大参考电压VREFOUT可以包括第一参考电压VREFEX和第二参考电压VREFINT。放大参考电压发生单元500可以从外部参考电压产生第一参考电压VREFEX，并且可以产生具有电平的第二参考电压VREFIN。第二参考电压VREFIN的电平可以根据输出信号OUT的电平变化而变化。
第一放大级600可以差分地放大输入信号IN和放大参考电压VREFOUT。第一放大级600可以产生第一放大信号对OUT1和OUT1B。第一放大级600可以包括第一放大单元610。第一放大单元610除加载单元以外可以具有与图1的放大单元200基本上相同的配置。第一放大单元610可以包括使能单元611、第一输入单元612和第二输入单元613。第一放大单元610可以包括第一加载单元614和第二加载单元615。使能单元611可以响应于偏置信号BIAS来使能第一放大单元610。使能单元611可以耦接在第一输入单元612和第二输入单元613与接地电压VSS之间。第一输入单元612可以接收输入信号IN并且可以形成电流路径。第一输入单元612可以耦接在第一加载单元614与使能单元611之间。第一放大信号OUT1B可以从第一输入单元612与第一加载单元614之间的节点产生。第二输入单元613可以接收第一参考电压VREFEX和第二参考电压VREFINT并且形成电流路径。第二输入单元613可以耦接在第二加载单元615与使能单元611之间。第一放大信号OUT1可以从第二输入单元613与第二加载单元615之间的节点产生。第一加载单元614可以包括耦接在电源电压VDD与第一输入单元612之间的晶体管。第一加载单元614可以被配置为接收第一放大信号OUT1B。第二加载单元615可以包括耦接在电源电压VDD与第二输入单元613之间的晶体管。第二加载单元615可以被配置为接收第一放大信号OUT1。
第二放大级700可以差分地放大第一放大信号对OUT1和OUT1B，并且产生输出信号OUT。第二放大级700可以包括第二放大单元710和限幅器720。第二放大单元710可以包括第三输入单元711、第四输入单元712和电流镜713。第三输入单元711可以接收第一放大信号OUT1B。第三输入单元711可以在电源电压VDD与电流镜713之间形成电流路径。第四输入单元712可以接收第一放大信号OUT1。第四输入单元712可以在电源电压VDD与电流镜713之间形成电流路径。电流镜713可以耦接在第三输入单元711和第四输入单元712与接地电压VSS之间。输出信号OUT的反向信号OUTB可以从第四输入单元712与电流镜713之间的节点输出。限幅器720可以接收输出信号的反相信号OUTB并且产生输出信号OUT。限幅器720可以耦接在位于输入单元712与电流镜713之间的节点、电源电压VDD和接地电压VSS之间。
缓冲电路5可以比较并放大具有电平的放大参考电压VREFOUT。在第一放大级600，放大参考电压VREFOUT(即，第一参考电压VREFEX和第二参考电压VREFINT)的电平可以根据输入信号IN和输出信号OUT而改变。缓冲电路5可以确保输入信号IN与放大参考电压VREFOUT之间的充分的电压电平差。因此，缓冲电路5的整个增益可以增大，缓冲电路5的操作速度可以得到改善。
以上讨论的缓冲电路(见图1-3和图4B-5)具体地用在存储器件、处理器和计算机系统的设计中。例如，参照图6，示出了采用根据各种实施例的缓冲电路的系统的框图，该系统总体上由附图标记1000表示。系统1000可以包括一个或更多个处理器或中央处理单元(“CPU”)1100。CPU 1100可以单独使用或与其他CPU结合使用。虽然CPU1100将主要以单数提及，但是本领域技术人员将理解的是，可以实施具有任意数目的物理或逻辑CPU的系统1000。
芯片组1150可以可操作地耦接至CPU 1100。芯片组1150是CPU 1100和系统1000的其他组件之间的信号的通信路径，系统1000的其他组件可以包括存储控制器1200、输入/输出(“I/O”)总线1250和盘驱动控制器1300。根据系统1000的配置，可以经由芯片组1150传送若干不同信号中的任意一种，本领域技术人员将理解的是，在不改变系统的根本性质的情况下，可以容易地调整贯穿系统1000的信号的路径。
如上所述，存储控制器1200可以可操作地耦接至芯片组1150。存储控制器1200可以包括以上参照图1-3和图4B-5所讨论的至少一个缓冲电路。因此，存储控制器1200可以经由芯片组1150接收从CPU 1100提供的请求。在可替选的实施例中，存储控制器1200可以被集成到芯片组1150中。存储控制器1200可以可操作地耦接至一个或更多个存储器件1350。在实施例中，存储器件1350可以包括以上参照图1-3和图4B-5所讨论的至少一个缓冲电路，存储器件1350可以包括用于限定多个存储单元的多个字线和多个位线。存储器件1350可以是若干工业标准存储器类型中的任意一种，包括但不限于单列直插存储模块(SIMM)和双列直插存储模块(DIMM)。此外，存储器件1350可以通过储存指令和数据二者而有助于外部数据储存设备的安全移除。
芯片组1150也可以耦接至I/O总线1250。I/O总线1250可以用作信号从芯片组1150至I/O设备1410、1420和1430的通信路径。I/O设备1410、1420和1430可以包括鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以利用若干通信协议中的任意一种与I/O设备1410、1420和1430通信。此外，I/O总线1250可以集成到芯片组1150中。
盘驱动控制器1300(即，内部盘驱动器)也可以可操作地耦接至芯片组1150。盘驱动控制器1300可以用作芯片组1150与一个或更多个内部盘驱动器1450之间的通信路径。内部盘驱动器1450可以通过储存指令和数据二者而有助于外部数据储存设备的断开。盘驱动控制器1300和内部盘驱动器1450可以利用几乎任何类型的通信协议(包括上面关于I/O总线1250提及的所有通信协议)彼此通信或与芯片组1150通信。
要注意的是，上面参照图6描述的系统1000只是采用上面参照图1-3和图4B-5所讨论的缓冲电路的系统的一个示例。在可替选的实施例中，诸如移动电话或数字照相机，组件可以与图6中示出的实施例不同。
虽然以上描述了某些实施例，但是本领域技术人员将理解的是，描述的实施例仅是示例。因此，本文中描述的缓冲电路不应当基于描述的实施例而受到限制。更确切地说，本文中描述的缓冲电路应仅根据在结合以上描述和附图时的所附权利要求来限制。
通过以上实施例可见，本申请可以提供以下技术方案。
技术方案1.一种缓冲电路，包括：
放大参考电压发生单元，被配置为接收输出信号，产生放大参考电压，以及基于输出信号的电平来改变放大参考电压的电平；以及
放大单元，被配置为通过差分地放大输入信号和放大参考电压来产生输出信号。
技术方案2.根据技术方案1所述的缓冲电路，其中，放大参考电压发生单元在输出信号处于高电平时提高放大参考电压的电平，并且在输出信号处于低电平时降低放大参考电压的电平。
技术方案3.根据技术方案1所述的缓冲电路，
其中，放大参考电压包括具有固定电平的第一参考电压和具有电平的第二参考电压，以及
其中，第二参考电压的电平根据输出信号而改变。
技术方案4.根据技术方案3所述的缓冲电路，其中，第一参考电压包括从半导体器件的外部接收的外部参考电压，半导体器件包括设置在其中的所述缓冲电路。
技术方案5.根据技术方案3所述的缓冲电路，其中，放大参考电压发生单元包括内部参考电压发生单元，内部参考电压发生单元被配置为响应于输出信号来将正常电压、具有比正常电压高的电平的升压或具有比正常电压低的电平的降压中的一个输出为第二参考电压。
技术方案6.根据技术方案3所述的缓冲电路，其中，放大单元包括：
使能单元，被配置为响应于偏置信号来形成电流路径；
第一输入单元，被配置为接收输入信号，以及根据输入信号的电平来形成电流路径；以及
第二输入单元，被配置为接收放大参考电压，以及根据放大参考电压的电平来形成电流路径。
技术方案7.根据技术方案6所述的缓冲电路，其中，第二输入单元包括：
第一电流路径形成单元，被配置为接收第一参考电压，以及形成第二输入单元的电流路径；以及
第二电流路径形成单元，被配置为接收第二参考电压，以及形成第二输入单元的电流路径。
技术方案8.一种缓冲电路，包括：
放大参考电压发生单元，被配置为产生具有固定电平的第一参考电压以及具有可变电平的第二参考电压，所述可变电平根据输出信号的电平而改变；
第一输入单元，被配置为接收输入信号并且在电源电压与接地电压之间形成电流路径；以及
第二输入单元，被配置为接收第一参考电压和第二参考电压并且在电源电压与接地电压之间形成电流路径，第二输入单元耦接至输出节点。
技术方案9.根据技术方案8所述的缓冲电路，其中，第一参考电压包括从半导体器件的外部接收的外部参考电压，半导体器件具有设置在其中的所述缓冲电路。
技术方案10.根据技术方案8所述的缓冲电路，其中，放大参考电压发生单元在输出信号处于高电平时提高第二参考电压的电平，并且在输出信号处于低电平时降低第二参考电压的电平。
技术方案11.根据技术方案8所述的缓冲电路，其中，放大参考电压发生单元包括内部参考电压发生单元，内部参考电压发生单元被配置为响应于输出信号来将正常电压、具有比正常电压高的电平的升压或具有比正常电压低的电平的降压中的一个输出为第二参考电压。
技术方案12.根据技术方案8所述的缓冲电路，其中，第二输入单元包括：
第一电流路径形成单元，被配置为接收第一参考电压并且在输出节点与接地电压之间形成电流路径；以及
第二电流路径形成单元，被配置为接收第二参考电压并且在输出节点与接地电压之间形成电流路径。
技术方案13.根据技术方案12所述的缓冲电路，
其中，第一电流路径形成单元包括具有耦接至输出节点的漏极、被配置为接收第一参考电压的栅极以及耦接至接地电压的源极的晶体管，以及
其中，第二电流路径形成单元包括具有耦接至输出节点的漏极、被配置为接收第二参考电压的栅极以及耦接至接地电压的源极的晶体管。
技术方案14.一种缓冲电路，包括：
放大参考电压发生单元，被配置为接收输出信号，产生放大参考电压，以及基于输出信号的电平来改变放大参考电压的电平；
第一放大级，被配置为通过差分地放大输入信号和放大参考电压来产生第一放大信号对；以及
第二放大级，被配置为通过差分地放大第一放大信号对来产生输出信号。
技术方案15.根据技术方案14所述的缓冲电路，其中，放大参考电压发生单元在输出信号处于高电平时提高放大参考电压的电平，并且在输出信号处于低电平时降低放大参考电压的电平。
技术方案16.根据技术方案14所述的缓冲电路，其中，放大参考电压包括具有固定电平的第一参考电压和具有电平的第二参考电压，以及
其中，第二参考电压的电平根据输出信号而改变。
技术方案17.根据技术方案16所述的缓冲电路，其中，第一参考电压包括从半导体器件的外部接收的外部参考电压，半导体器件具有设置在其中的所述缓冲电路。
技术方案18.根据技术方案16所述的缓冲电路，其中，放大参考电压发生单元包括内部参考电压发生单元，内部参考电压发生单元被配置为响应于输出信号来将正常电压、具有比正常电压高的电平的升压或具有比正常电压低的电平的降压中的一个输出为第二参考电压。
技术方案19.根据技术方案14所述的缓冲电路，其中，第一放大级包括：
使能单元，被配置为响应于偏置信号来形成电流路径；
第一输入单元，被配置为接收输入信号并且根据输入信号的电平来形成电流路径；以及
第二输入单元，被配置为接收放大参考电压并且根据放大参考电压的电平来形成电流路径。
技术方案20.根据技术方案19所述的缓冲电路，其中，第二输入单元包括：
第一电流路径形成单元，被配置为接收第一参考电压并且形成第二输入单元的电流路径；以及
第二电流路径形成单元，被配置为接收第二参考电压并且形成第二输入单元的电流路径。

Claims (19)

1.一种缓冲电路，包括：
放大参考电压发生单元，被配置为接收输出信号，产生放大参考电压，以及基于所述输出信号的电平来改变所述放大参考电压的电平；以及
放大单元，被配置为通过差分地放大输入信号和所述放大参考电压来产生所述输出信号，
其中，所述放大参考电压包括具有固定电平的第一参考电压和具有电平的第二参考电压，以及
其中，所述第二参考电压的电平根据所述输出信号而改变。
2.根据权利要求1所述的缓冲电路，其中，所述放大参考电压发生单元在所述输出信号处于高电平时提高所述放大参考电压的电平，并且在所述输出信号处于低电平时降低所述放大参考电压的电平。
3.根据权利要求1所述的缓冲电路，其中，所述第一参考电压包括从半导体器件的外部接收的外部参考电压，所述半导体器件包括设置在其中的所述缓冲电路。
4.根据权利要求1所述的缓冲电路，其中，所述放大参考电压发生单元包括内部参考电压发生单元，所述内部参考电压发生单元被配置为响应于所述输出信号来将正常电压、具有比所述正常电压高的电平的升压或具有比所述正常电压低的电平的降压中的一个输出为所述第二参考电压。
5.根据权利要求1所述的缓冲电路，其中，所述放大单元包括：
使能单元，被配置为响应于偏置信号来形成电流路径；
第一输入单元，被配置为接收所述输入信号，以及根据所述输入信号的电平来形成电流路径；以及
第二输入单元，被配置为接收所述放大参考电压，以及根据所述放大参考电压的电平来形成电流路径。
6.根据权利要求5所述的缓冲电路，其中，所述第二输入单元包括：
第一电流路径形成单元，被配置为接收所述第一参考电压，以及形成所述第二输入单元的电流路径；以及
第二电流路径形成单元，被配置为接收所述第二参考电压，以及形成所述第二输入单元的电流路径。
7.一种缓冲电路，包括：
放大参考电压发生单元，被配置为产生具有固定电平的第一参考电压以及具有可变电平的第二参考电压，所述可变电平根据输出信号的电平而改变；
第一输入单元，被配置为接收输入信号并且在电源电压与接地电压之间形成电流路径；以及
第二输入单元，被配置为接收所述第一参考电压和所述第二参考电压并且在所述电源电压与所述接地电压之间形成电流路径，第二输入单元耦接至输出节点。
8.根据权利要求7所述的缓冲电路，其中，所述第一参考电压包括从半导体器件的外部接收的外部参考电压，所述半导体器件具有设置在其中的所述缓冲电路。
9.根据权利要求7所述的缓冲电路，其中，所述放大参考电压发生单元在所述输出信号处于高电平时提高所述第二参考电压的电平，并且在所述输出信号处于低电平时降低所述第二参考电压的电平。
10.根据权利要求7所述的缓冲电路，其中，所述放大参考电压发生单元包括内部参考电压发生单元，所述内部参考电压发生单元被配置为响应于所述输出信号来将正常电压、具有比所述正常电压高的电平的升压或具有比所述正常电压低的电平的降压中的一个输出为所述第二参考电压。
11.根据权利要求7所述的缓冲电路，其中，所述第二输入单元包括：
第一电流路径形成单元，被配置为接收所述第一参考电压并且在所述输出节点与所述接地电压之间形成电流路径；以及
第二电流路径形成单元，被配置为接收所述第二参考电压并且在所述输出节点与所述接地电压之间形成电流路径。
12.根据权利要求11所述的缓冲电路，
其中，所述第一电流路径形成单元包括具有耦接至所述输出节点的漏极、被配置为接收所述第一参考电压的栅极以及耦接至所述接地电压的源极的晶体管，以及
其中，所述第二电流路径形成单元包括具有耦接至所述输出节点的漏极、被配置为接收所述第二参考电压的栅极以及耦接至所述接地电压的源极的晶体管。
13.一种缓冲电路，包括：
放大参考电压发生单元，被配置为接收输出信号，产生放大参考电压，以及基于所述输出信号的电平来改变所述放大参考电压的电平；
第一放大级，被配置为通过差分地放大输入信号和所述放大参考电压来产生第一放大信号对；以及
第二放大级，被配置为通过差分地放大所述第一放大信号对来产生所述输出信号，
其中，当所述输出信号处于高阻抗状态时，所述放大参考电压具有对应于正常电压的电平，当所述输出信号为低电平时，所述放大参考电压具有低于所述正常电压的电平，以及当所述输出信号为高电平时，所述放大参考电压具有高于所述正常电压的电平。
14.根据权利要求13所述的缓冲电路，其中，所述放大参考电压发生单元在所述输出信号处于高电平时提高所述放大参考电压的电平，并且在所述输出信号处于低电平时降低所述放大参考电压的电平。
15.根据权利要求13所述的缓冲电路，其中，所述放大参考电压包括具有固定电平的第一参考电压和具有电平的第二参考电压，以及
其中，所述第二参考电压的电平根据输出信号而改变。
16.根据权利要求15所述的缓冲电路，其中，所述第一参考电压包括从半导体器件的外部接收的外部参考电压，所述半导体器件具有设置在其中的所述缓冲电路。
17.根据权利要求15所述的缓冲电路，其中，所述放大参考电压发生单元包括内部参考电压发生单元，所述内部参考电压发生单元被配置为响应于所述输出信号来将正常电压、具有比所述正常电压高的电平的升压或具有比所述正常电压低的电平的降压中的一个输出为所述第二参考电压。
18.根据权利要求15所述的缓冲电路，其中，所述第一放大级包括：
使能单元，被配置为响应于偏置信号来形成电流路径；
第一输入单元，被配置为接收所述输入信号并且根据所述输入信号的电平来形成电流路径；以及
第二输入单元，被配置为接收所述放大参考电压并且根据所述放大参考电压的电平来形成电流路径。
19.根据权利要求18所述的缓冲电路，其中，第二输入单元包括：
第一电流路径形成单元，被配置为接收所述第一参考电压并且形成所述第二输入单元的电流路径；以及
第二电流路径形成单元，被配置为接收所述第二参考电压并且形成所述第二输入单元的电流路径。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107526857B (zh) * 2016-06-22 2021-04-23 中芯国际集成电路制造（天津）有限公司 Eeprom单元仿真模型以及eeprom阵列仿真模型
KR102487430B1 (ko) 2018-05-10 2023-01-11 에스케이하이닉스 주식회사 기준전압 생성 회로, 이를 이용하는 버퍼, 반도체 장치 및 반도체 시스템

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1139811A (zh) * 1994-09-09 1997-01-08 三菱电机株式会社 具有改进的分级电源线结构的半导体存储装置
US6683490B2 (en) * 2001-10-25 2004-01-27 Kabushiki Kaisha Toshiba Temperature dependent constant-current generating circuit
JP2008276702A (ja) * 2007-05-07 2008-11-13 Famco:Kk 基準電圧生成装置
CN101388651A (zh) * 2007-09-10 2009-03-18 奇景光电股份有限公司 高速数字接口的接收器
JP4402465B2 (ja) * 2004-01-05 2010-01-20 株式会社リコー 電源回路
CN102882482A (zh) * 2012-10-12 2013-01-16 西安三馀半导体有限公司 超低功耗误差放大器
CN103973231A (zh) * 2013-01-31 2014-08-06 立锜科技股份有限公司 放大电路的电压调整电路及相关的调整方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8630980D0 (en) * 1986-12-29 1987-02-04 Motorola Inc Bandgap reference circuit
JP3368908B2 (ja) * 1991-07-24 2003-01-20 松下電器産業株式会社 光磁気ディスク記録再生装置
DE69721610T2 (de) * 1996-02-23 2004-03-25 Matsushita Electric Industrial Co., Ltd., Kadoma Burstsignal-Verstärker und optische Empfangsschaltungsanordnung
TW404063B (en) * 1997-02-27 2000-09-01 Toshiba Corp Semiconductor integrated circuit apparatus and semiconductor memory apparatus
US6433769B1 (en) * 2000-01-04 2002-08-13 International Business Machines Corporation Compensation circuit for display contrast voltage control
JP2003110441A (ja) * 2001-09-26 2003-04-11 Toshiba Microelectronics Corp ポップ音低減回路及び音声出力増幅装置
TW200524139A (en) * 2003-12-24 2005-07-16 Renesas Tech Corp Voltage generating circuit and semiconductor integrated circuit
KR100650726B1 (ko) 2004-11-15 2006-11-27 주식회사 하이닉스반도체 메모리 장치용 내부전압 공급장치
US7253686B2 (en) * 2005-07-27 2007-08-07 Analog Devices, Inc. Differential amplifiers with enhanced gain and dynamic range
US7554864B2 (en) 2007-03-27 2009-06-30 Hynix Semiconductor Inc. Semiconductor memory device including a global input/output line of a data transfer path and its surrounding circuits
US7724088B2 (en) * 2007-09-11 2010-05-25 Asahi Kasei Emd Corporation Push-pull amplifier
KR20090059658A (ko) * 2007-12-07 2009-06-11 주식회사 하이닉스반도체 버퍼 회로
US7843264B2 (en) * 2008-01-29 2010-11-30 Qualcomm, Incorporated Differential amplifier with accurate input offset voltage
JP5996283B2 (ja) * 2012-06-07 2016-09-21 ルネサスエレクトロニクス株式会社 電圧発生回路を備える半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1139811A (zh) * 1994-09-09 1997-01-08 三菱电机株式会社 具有改进的分级电源线结构的半导体存储装置
US6683490B2 (en) * 2001-10-25 2004-01-27 Kabushiki Kaisha Toshiba Temperature dependent constant-current generating circuit
JP4402465B2 (ja) * 2004-01-05 2010-01-20 株式会社リコー 電源回路
JP2008276702A (ja) * 2007-05-07 2008-11-13 Famco:Kk 基準電圧生成装置
CN101388651A (zh) * 2007-09-10 2009-03-18 奇景光电股份有限公司 高速数字接口的接收器
CN102882482A (zh) * 2012-10-12 2013-01-16 西安三馀半导体有限公司 超低功耗误差放大器
CN103973231A (zh) * 2013-01-31 2014-08-06 立锜科技股份有限公司 放大电路的电压调整电路及相关的调整方法

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