JP2014182843A - 差動増幅回路 - Google Patents
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Abstract
【課題】アンプの応答速度を早くすることを可能にした差動増幅回路を提供する。
【解決手段】第1および第2の電源と、入力ノードおよび出力ノードと、第2の電源と接続され、入力ノードに制御端子が接続され、出力ノードに出力端子が接続される第1のトランジスタおよび第1の電源から第1のトランジスタの出力端子に電流を供給する第2のトランジスタとを含む差動対回路と、第1のトランジスタの出力端子または第2のトランジスタの制御端子と入力ノードとの間に設けられたキャパシタ素子と、を有する。
【選択図】図2
【解決手段】第1および第2の電源と、入力ノードおよび出力ノードと、第2の電源と接続され、入力ノードに制御端子が接続され、出力ノードに出力端子が接続される第1のトランジスタおよび第1の電源から第1のトランジスタの出力端子に電流を供給する第2のトランジスタとを含む差動対回路と、第1のトランジスタの出力端子または第2のトランジスタの制御端子と入力ノードとの間に設けられたキャパシタ素子と、を有する。
【選択図】図2
Description
本発明は、差動増幅回路に関する。
差動増幅回路の一例として、カレントミラー型センスアンプが特許文献1に開示されている。関連する差動増幅回路の構成を簡単に説明する。図7は関連する差動増幅回路の一構成例を示す回路図である。
図7に示すように、差動増幅回路は、第1の電源(不図示)から電源電圧VDDが供給される第1の電源線と、第2の電源(不図示)から電源電圧VSSが供給される第2の電源線と、入力信号を増幅して出力する差動対回路と、差動対回路と第2の電源線との間に接続されたn−chトランジスタTn3と、差動対回路から出力される信号を反転して出力するインバータBF1とを有する。差動対回路は、一対のn−chトランジスタTn1、Tn2、および一対のp−chトランジスタTp1、Tp2を有する構成である。
第1の電源線とn−chトランジスタTn3の間に内部ノードNAを介してp−chトランジスタTp1とn−chトランジスタTn1が直列に接続されている。また、第1の電源線とn−chトランジスタTn3の間に内部ノードNBを介してp−chトランジスタTp2とn−chトランジスタTn2が直列に接続されている。
p−chトランジスタTp1とn−chトランジスタTn1は出力端子となるドレイン電極同士で接続され、p−chトランジスタTp2とn−chトランジスタTn2はドレイン電極同士で接続されている。n−chトランジスタTn1、Tn2のそれぞれはp−chトランジスタTp1、Tp2のそれぞれを介して第1の電源線から電流が供給される。
n−chトランジスタTn1の制御端子に相当するゲート電極には第1の入力ノードが接続され、第1の入力ノードを介して入力信号Vinが入力される。n−chトランジスタTn2のゲート電極には第2の入力ノードが接続され、第2の入力ノードを介して参照電圧VREFが入力される。p−chトランジスタTp1、Tp2のそれぞれのゲート電極が内部ノードNBと接続されている。
内部ノードNAは出力信号Voutを出力する信号線と接続され、その信号線にはインバータBF1が接続されている。n−chトランジスタTn3のゲート電極には、例えば、コマンドラッチイネーブル(CLE)信号が入力される。CLE活性化時の入力信号Vinはコマンド信号となる。
図7に示す差動増幅回路において、Vin>VREFのとき、インバータBF1は出力信号Voutとして電源電圧VDDの電位となるHighレベル信号を出力し、Vin<VREFのとき、インバータBF1は出力信号Voutとして電源電圧VSSの電位となるLowレベル信号を出力する。
図7に示す差動増幅回路では、入力信号Vinと参照電圧VREFとの差(Vin−VREF)である入力信号変化量が低下すると、入力信号Vinに対する出力信号Voutの反応速度が大きく遅れてしまうという問題があった。
本発明の差動増幅回路は、
第1および第2の電源と、
入力ノードおよび出力ノードと、
前記第2の電源と接続され、前記入力ノードに制御端子が接続され、前記出力ノードに出力端子が接続される第1のトランジスタと、前記第1の電源から該第1のトランジスタの出力端子に電流を供給する第2のトランジスタとを含む差動対回路と、
前記第1のトランジスタの出力端子または前記第2のトランジスタの制御端子と前記入力ノードとの間に設けられたキャパシタ素子と、
を有する構成である。
第1および第2の電源と、
入力ノードおよび出力ノードと、
前記第2の電源と接続され、前記入力ノードに制御端子が接続され、前記出力ノードに出力端子が接続される第1のトランジスタと、前記第1の電源から該第1のトランジスタの出力端子に電流を供給する第2のトランジスタとを含む差動対回路と、
前記第1のトランジスタの出力端子または前記第2のトランジスタの制御端子と前記入力ノードとの間に設けられたキャパシタ素子と、
を有する構成である。
本発明によれば、入力ノードの信号変化が容量カップリングにより第1のトランジスタの出力端子または第2のトランジスタの制御端子に伝達され、第1のトランジスタの出力端子の電位の変化を早めることが可能となる。
本発明によれば、アンプの応答速度を早くすることができる。
本実施形態の差動増幅回路を備えた半導体装置の一例を説明する。図1は本実施形態の差動増幅回路を有する半導体記憶装置の一構成例を示すブロック図である。
図1に示すように、半導体記憶装置10は、制御信号入力回路31と、入出力制御回路32と、制御ロジック回路33と、メモリセルアレイを含むバンク34と、行デコーダ35と、列デコーダ36と、センサアンプ/ライトバッファ37と、データレジスタ/ベリファイ判定回路38と、データバッファ39と、内部電源発生回路60とを有する。
入出力制御回路32にはアドレスレジスタ41が接続され、アドレスレジスタ41は行アドレスバッファ42および列アドレスバッファ43のそれぞれを介して行デコーダ35および列デコーダ36のそれぞれと接続されている。行アドレスバッファ42にはアレイ制御回路44が接続されている。
入出力制御回路32と制御ロジック回路33の間にはコマンドレジスタ51およびステータスレジスタ52が接続されている。コマンドレジスタ51は入出力制御回路32から受信するコマンドを制御ロジック回路33に送信する。ステータスレジスタ52は制御ロジック回路33から受信するステータスを入出力制御回路32に送信する。
内部電源発生回路60は、外部から供給される電源電圧VDD、VSSを各部に供給し、参照電圧VREFを制御信号入力回路31および入出力制御回路32に供給する。
IO端子を介してデータI/O0〜I/O7が入出力される。IO端子には、CLE活性時にコマンド信号が入力され、アドレスラッチイネーブル(ALE)活性時にアドレス信号が入力される。
制御信号入力回路31には、外部から制御信号用端子を介して、チップイネーブル(CEB)信号、CLE信号、ALE信号、ライトイネーブル(WEB)信号、リードイネーブル(REB)信号およびライトプロテクト(WPB)信号が入力される。制御信号入力回路31は、CLE信号およびALE信号を入出力制御回路32に供給する。
入出力制御回路32は、制御信号入力回路31から入力されるCLE信号が活性時に、外部からIO端子を介して入力されるコマンド信号をコマンドレジスタ51に出力する。また、入出力制御回路32は、制御信号入力回路31から入力されるALE信号が活性時に、外部からIO端子を介して入力されるアドレス信号をアドレスレジスタ41に出力する。
アドレスレジスタ41に入力されたアドレス信号のうち、カラムアドレス(Cadd)信号は列アドレスバッファ43を介して列デコーダ36に入力される。アドレスレジスタ41に入力されたアドレス信号のうち、ロウアドレス信号は行アドレスバッファ42を介して行デコーダ35に入力される。行アドレスバッファ42はメインワード線アドレス信号MWLB_0:kを行デコーダ35に出力する。
入出力制御回路32は、外部からIO端子を介して入力されるデータI/O0〜I/O7をデータバッファ39に出力し、データバッファ39から受け取るデータI/O0〜I/O7をIO端子を介して外部に出力する。
制御ロジック回路33は、次のアクセスの準備ができているか否かを通知するためのレディービジー(RY/BY)信号を制御信号用端子から外部に出力する。制御ロジック回路33は、コマンドレジスタ51から入力されるコマンド信号と、制御信号入力回路31から入力される信号とに基づいて、内部コマンド信号INT_comをアレイ制御回路44に送信し、その応答信号をアレイ制御回路44から受信する。
アレイ制御回路44は、内部コマンド信号INT_comを制御ロジック回路33から受信すると、内部コマンド信号にしたがって処理を行い、処理を実行中か完了したかを示す応答信号を制御ロジック回路33に返信する。アレイ制御回路44は、受信した内部コマンド信号INT_comにしたがって、ロウ側の制御コマンドであるロウコントロール信号Rcontを行デコーダ35に出力し、カラム側の制御コマンドであるカラムコントロール信号Ccontを列デコーダ36に出力する。ロウコントロール信号Rcontはワード線WLの制御に関するコマンドであり、カラムコントロール信号Ccontはビット線BLの制御に関するコマンドである。
図1に示す構成のうち、例えば、制御信号入力回路31、入出力制御回路32の入力側、およびセンスアンプ等に、本実施形態の差動増幅回路が設けられている。
以下に、本実施形態の差動増幅回路を詳しく説明する。
以下に、本実施形態の差動増幅回路を詳しく説明する。
(第1の実施形態)
本実施形態はカレントミラー型差動増幅回路の場合である。本実施形態の差動増幅回路の構成を説明する。
本実施形態はカレントミラー型差動増幅回路の場合である。本実施形態の差動増幅回路の構成を説明する。
図2は本実施形態の差動増幅回路の一構成例を示す回路図である。ここでは、図7に示した構成と同様な構成についての詳しい説明を省略する。
図2に示すように、本実施形態の差動増幅回路は、図7に示した回路において、n−chトランジスタTn1のゲート電極がキャパシタ素子C1を介して内部ノードNBと接続された構成である。
ここで、図2に示す差動増幅回路の適用例として、2つの差動増幅回路が入出力制御回路32に設けられている場合について説明する。
2つの差動増幅回路のn−chトランジスタTn1のゲート電極は共通のIO端子に接続されているが、一方の差動増幅回路のn−chトランジスタTn3のゲート電極に制御信号入力回路31からCLE信号が入力され、他方の差動増幅回路のn−chトランジスタTn3のゲート電極に制御信号入力回路31からALE信号が入力される構成である。
CLE活性化時、一方の差動増幅回路のn−chトランジスタTn3のゲート電極にCLE信号が入力され、n−chトランジスタTn1のゲート電極には入力信号Vinとしてコマンド信号COMが入力される。この場合、一方の差動増幅回路のインバータBF1から出力信号Voutとして、電位が電源電圧VDDのコマンド信号COMがコマンドレジスタ51に出力される。
ALE活性化時、他方の差動増幅回路のn−chトランジスタTn3のゲート電極にALE信号が入力され、n−chトランジスタTn1のゲート電極には入力信号Vinとしてアドレス信号ADDが入力される。この場合、他方の差動増幅回路のインバータBF1から出力信号Voutとして、電位が電源電圧VDDのアドレス信号ADDがアドレスレジスタ41に出力される。
なお、図2において、n−chトランジスタTn1のゲート電極に入力される「COM(ADD)」と、n−chトランジスタTn3のゲート電極に入力される「CLE(ALE)」は、CLE活性化時にコマンド信号COMがVinとして入力され、ALE活性化時にアドレス信号ADDがVinとして入力されることを示す。
次に、本実施形態の差動増幅回路の動作を説明する。
入力信号VinがLow側から参照電圧VREFよりも高くなってHighレベルになると、キャパシタ素子C1のカップリングにより内部ノードNBの電位が上昇する。内部ノードNBの電位が高くなると、p−chトランジスタTp1の能力が一時的に弱まり内部ノードNAにおける電位のfallが速くなる。その結果、出力信号Voutのriseが速くなる。
上述の動作とは反対に、入力信号VinがHigh側から参照電圧VREFよりも低くなってLowレベルになると、キャパシタ素子C1のカップリングにより内部ノードNBの電位が下降する。内部ノードNBの電位が低くなると、p−chトランジスタTp1の能力が一時的に強くなり内部ノードNAにおける電位のriseが速くなる。その結果、出力信号Voutのfallが速くなる。
このように入力信号の変化に対する容量カップリングによりアンプの応答速度を早くすることができる。本実施形態の差動増幅回路が入出力制御回路32に用いられている場合には、制御信号入力回路31から入力されるコマンド信号およびアドレス信号を速く増幅して出力することが可能となる。
本実施形態の差動増幅回路では、入力信号が入力される第1の入力ノードとp−chトランジスタTp1のゲート電極との間にキャパシタ素子C1を設けている。このようにして、入力信号に容量を付加することで、アンプ内のp−chトランジスタTp1のゲート電極に入力信号に応じた、容量カップリングによる信号が入力される。その結果、アンプ内の節点のrise/fallを早め、入力信号に対する出力信号の応答性を0.2〜0.3nsほど早めることができる。本実施形態は、回路を簡素に構成することができ、回路のサイズが大きくなることを抑制できる。
(第2の実施形態)
本実施形態は、カレントミラー型差動増幅回路の場合であって、第1の実施形態とは異なる構成である。
本実施形態は、カレントミラー型差動増幅回路の場合であって、第1の実施形態とは異なる構成である。
図3は本実施形態の差動増幅回路の一構成例を示す回路図である。ここでは、図7に示した構成と同様な構成の詳しい説明を省略する。
図3に示すように、本実施形態の差動増幅回路は、図7に示した回路において、n−chトランジスタTn1のゲート電極が補助駆動回路20を介して内部ノードNAと接続された構成である。
図3に示す差動増幅回路でも、図2に示した差動増幅回路と同様に入出力制御回路32に適用することが可能である。入出力制御回路32に設けられた2つの、図3に示す差動増幅回路において、CLEおよびALEのそれぞれの活性化時に応じてコマンド信号COMおよびアドレス信号ADDのそれぞれを出力する構成は、第1の実施形態と同様であるため、その詳細な説明を省略する。
図4は図3に示す補助駆動回路の一構成例を示す回路図である。
図4に示すように、補助駆動回路20は、キャパシタ素子C10、C20と、抵抗R1、R2と、p−chトランジスタTp10と、n−chトランジスタTn10とを有する。電源電圧VDDが供給される第1の電源線と電源電圧VSSが供給される第2の電源線との間にp−chトランジスタTp10とn−chトランジスタTn10が内部ノードNCを介して直列に接続されている。内部ノードNCは図3に示した差動増幅回路の内部ノードNAと接続されている。
入力信号Vinが伝送される信号線が2つに分岐し、分岐した2本の信号線のうち一方の信号線がキャパシタ素子C10を介してp−chトランジスタTp10のゲート電極に接続され、他方の信号線がキャパシタ素子C20を介してn−chトランジスタTn10のゲート電極に接続されている。
抵抗R1は2つの端子のうち、一方の端子がキャパシタ素子C10およびp−chトランジスタTp10のゲート電極の間の内部ノードNDで接続され、他方の端子にVRP電位が印加されている。VRP電位は、p−chトランジスタTp10の閾値電圧をVTPとすると、VRP≒(VDD−|VTP|)である。
抵抗R2は2つの端子のうち、一方の端子がキャパシタ素子C10およびp−chトランジスタTp10のゲート電極の間の内部ノードNEで接続され、他方の端子にVRN電位が印加されている。VRN電位は、n−chトランジスタTn10の閾値電圧をVTNとすると、VRN≒(VSS+|VTN|)である。
次に、本実施形態の差動増幅回路の動作を説明する。
入力信号VinがLow側から参照電圧VREFよりも高くなってHighレベルになると、キャパシタ素子C20のカップリングにより内部ノードNEの電位が一時的に上昇する。内部ノードNEの電位が高くなると、n−chトランジスタTn10の能力が一時的に強まる。n−chトランジスタTn10は内部ノードNAを駆動しているので、内部ノードNEの電位が上昇することにより、n−chトランジスタTn10の能力が強まり内部ノードNAのfallが速くなる。その結果、出力信号Voutのriseが速くなる。
上述の動作とは反対に、入力信号VinがHigh側から参照電圧VREFよりも低くなってLowレベルになると、キャパシタ素子C10のカップリングにより内部ノードNDの電位が一時的に下降する。内部ノードNDの電位が低下すると、p−chトランジスタTp10の能力が一時的に強まる。p−chトランジスタTp10は内部ノードNAを駆動しているので、内部ノードNDの電位が下降することにより、p−chトランジスタTp10の能力が強まり内部ノードNAのriseが速くなる。その結果、出力信号Voutのfallが速くなる。
本実施形態の差動増幅回路では、入力信号が入力される第1の入力ノードと内部ノードNAとの間に、キャパシタ素子C10、C20を含む補助駆動回路20を設けている。入力信号に容量を付加することで、補助駆動回路20内のトランジスタのゲート電極に入力信号に応じた、容量カップリングによる信号が入力される。その結果、補助駆動回路20の出力側の内部ノードNAのrise/fallを早め、入力信号に対する出力信号の応答性を早めることができる。
本実施形態では、回路のサイズが図2に示した回路よりも大きくなるが、チャージポンプされる接点をp−chトランジスタTP10、n−chトランジスタTn10で受けて増幅するため、内部ノードNAの電位レベルを第2の実施形態に比べて大きく変化させることが可能である。その結果、より高速化できる。
(第3の実施形態)
本実施形態はラッチ型差動増幅回路の場合である。本実施形態の差動増幅回路の適用例として、例えば、図1に示したセンスアンプ/ライトバッファ37のセンスアンプに用いられる場合が考えられる。
本実施形態はラッチ型差動増幅回路の場合である。本実施形態の差動増幅回路の適用例として、例えば、図1に示したセンスアンプ/ライトバッファ37のセンスアンプに用いられる場合が考えられる。
図5は本実施形態の差動増幅回路の一構成例を示す回路図である。
図5に示すように、本実施形態の差動増幅回路は、電源電圧VDDが供給される第1の電源線と、電源電圧VSSが供給される第2の電源線と、差動対回路と、インバータBF2と、p−chトランジスタTp3と、n−chトランジスタTn3と、補助駆動回路25とを有する。差動対回路は、一対のn−chトランジスタTn1、Tn2、および一対のp−chトランジスタTp1、Tp2を有する。第1の電源線にp−chトランジスタTp3が接続され、第2の電源線にn−chトランジスタTn3が接続されている。
p−chトランジスタTp3とn−chトランジスタTn3の間に内部ノードNAを介してp−chトランジスタTp1とn−chトランジスタTn1が直列に接続されている。また、p−chトランジスタTp3とn−chトランジスタTn3の間に内部ノードNBを介してp−chトランジスタTp2とn−chトランジスタTn2が直列に接続されている。
p−chトランジスタTp2とn−chトランジスタTn2のそれぞれのゲート電極が内部ノードNHを介して接続されている。ビット線の電位に対応する信号を伝送するためのデータ線Dが内部ノードNHおよび内部ノードNAと接続されている。p−chトランジスタTp1とn−chトランジスタTn1のそれぞれのゲート電極が内部ノードNFを介して接続されている。データ線Dで伝送される信号の反転信号を伝送するためのデータ反転信号線/Dが内部ノードNFおよび内部ノードNBと接続されている。
補助駆動回路25はデータ線Dとデータ反転信号線/Dの間に接続されている。n−chトランジスタTn3のゲート電極はインバータBF2を介してp−chトランジスタTp3のゲート電極と接続されている。
図5において、n−chトランジスタTn3のゲート電極およびインバータBF2に入力される「SAE」は、本実施形態の差動増幅回路がセンスアンプとして用いられた場合に、センスアンプイネーブル(SAE)信号が入力されることを示す。
図6は図5に示した補助駆動回路の一構成例を示す回路図である。
図6に示すように、補助駆動回路25は、図4に示した補助駆動回路20を2つ有する構成である。これら2つの補助駆動回路を区別して説明するために、図6では、一方の補助駆動回路に符号20aを付し、他方の補助駆動回路に符号20bを付している。
補助駆動回路20aは、Vin側がデータ反転信号線/Dに接続され、内部ノードNCがデータ線Dに接続されている。補助駆動回路20bは、Vin側がデータ線Dに接続され、内部ノードNCがデータ反転信号線/Dに接続されている。補助駆動回路20a、20bのそれぞれの構成は図4を参照して説明した構成と同様であるため、ここでは詳細な説明を省略する。
図5に示したラッチ型差動増幅回路では、データ線Dおよびデータ反転信号線/Dのうち、いずれか一方の電位が変化すると、他方も変化する。変化が生じた方を入力ノードとすれば、他方は出力ノードに相当する。本実施形態では、データ線Dを入力ノードとし、データ反転信号線/Dを出力ノードとしたとき、補助駆動回路20bが動作する。反対に、データ反転信号線/Dを入力ノードとし、データ線Dを出力ノードとしたとき、補助駆動回路20aが動作する。
なお、データ線Dの電位の変化が補助駆動回路20aの内部ノードNCにも入力されるが、補助駆動回路20aがデータ線Dの電位にほとんど影響を及ぼさないことを説明する。p−chトランジスタTp10、n−chトランジスタTn10のそれぞれについて、ゲート電極−ソース電極間に電圧を印加したときにドレイン電極−ソース電極間に所定の電流が流れるときの電圧を閾値電圧VGSp、VGSnとする。補助駆動回路20aの電流特性は主にゲート電極−ソース電極間に印加される閾値電圧VGSp、VGSnで決まるため、データ線Dの電位が変動しても電流特性は変わらない。そのため、補助駆動回路20aがデータ線Dの電位に対して与える影響はほとんどない。このことは、データ反転信号線/Dの電位に変化が生じた場合における補助駆動回路20bのデータ反転信号線/Dの電位への影響についても同様である。
次に、本実施形態の差動増幅回路の動作を、図4から図6を参照して説明する。SAE活性化時にp−chトランジスタTp3およびn−chトランジスタTn3がオンになる。
データ線Dの電位がLowレベルからHighレベル側に変化すると、補助駆動回路20bのキャパシタ素子C20のカップリングにより内部ノードNEの電位が一時的に上昇する。内部ノードNEの電位が高くなると、n−chトランジスタTn10の能力が一時的に強まる。n−chトランジスタTn10は内部ノードNBを駆動しているので、内部ノードNEの電位が上昇することにより、n−chトランジスタTn10の能力が強まり内部ノードNBのfallが速くなる。その結果、データ反転信号線/Dの電位変化のfallが速くなる。
一方、データ反転信号線/Dの電位がHighレベルからLowレベル側に変化すると、補助駆動回路20aのキャパシタ素子C10のカップリングにより内部ノードNDの電位が一時的に下降する。内部ノードNDの電位が低下すると、p−chトランジスタTp10の能力が一時的に強まる。p−chトランジスタTp10は内部ノードNAを駆動しているので、内部ノードNDの電位が下降することにより、p−chトランジスタTp10の能力が強まり内部ノードNAのriseが速くなる。その結果、データ線Dの電位変化のriseが速くなる。
本実施形態の差動増幅回路では、入力ノードと出力ノードとの間に、キャパシタ素子C10、C20を含む補助駆動回路20a、20bを設けている。入力信号に容量を付加することで、補助駆動回路20aまたは補助駆動回路20b内のトランジスタのゲート電極に入力信号に入力信号に応じた、容量カップリングによる信号が入力される。その結果、補助駆動回路20a、20bの出力側の内部ノードNCのrise/fallを早め、入力ノードの信号の変化に対する出力ノードの信号の応答性を早めることができる。
なお、上述の実施形態では、本実施形態の差動増幅回路を半導体記憶装置に利用する場合で説明したがが、半導体記憶装置に限らず、コントローラ、ASIC(Application Specific Integrated Circuit)、ディスクリート半導体等の種々のデバイスに利用することが可能である。また、本実施形態の差動増幅回路を、図1に示した制御信号入力回路31、入出力制御回路32の入力側、およびセンスアンプ等で用いる場合を説明したが、これらの機能のための利用に限定されるものではなく、一般的な差動増幅回路に適用することが可能である。
10 半導体記憶装置
20、20a、20b、25 補助駆動回路
31 制御信号入力回路
32 入出力制御回路
20、20a、20b、25 補助駆動回路
31 制御信号入力回路
32 入出力制御回路
Claims (6)
- 第1および第2の電源と、
入力ノードおよび出力ノードと、
前記第2の電源と接続され、前記入力ノードに制御端子が接続され、前記出力ノードに出力端子が接続される第1のトランジスタと、前記第1の電源から該第1のトランジスタの出力端子に電流を供給する第2のトランジスタとを含む差動対回路と、
前記第1のトランジスタの出力端子または前記第2のトランジスタの制御端子と前記入力ノードとの間に設けられたキャパシタ素子と、
を有することを特徴とする差動増幅回路。 - 第1および第2の電源と、
第1および第2の入力ノードと、
前記第1および第2の電源間に第1の内部ノードを介して互いに直列に接続される第1のトランジスタと前記第1の入力ノードが制御端子に接続される第2のトランジスタとを備える第1の電流経路と、
前記第1および第2の電源間に第2の内部ノードを介して互いに直列に接続される第3のトランジスタと前記第2の入力ノードが制御端子に接続される第4のトランジスタとを備え、前記第2の内部ノードが前記第1および第3のトランジスタのそれぞれの制御端子に接続される第2の電流経路と、
前記第1の電流経路における前記第1の内部ノードの電位に対応して第1および第2のデータのいずれか一方が出力される出力ノードと、
前記第1の入力ノードと、前記第1および第2の内部ノードのいずれか一方との間に設けられたキャパシタ素子と、
を有することを特徴とする差動増幅回路。 - 請求項2記載の差動増幅回路において、
前記キャパシタ素子が前記第1の入力ノードと前記第2の内部ノードとの間に設けられたことを特徴とする差動増幅回路。 - 請求項2記載の差動増幅回路において、
前記キャパシタ素子は前記第1の入力ノードと前記第1の内部ノードとの間に設けられ、
前記キャパシタ素子は、2つの電極のうち、一方の電極が前記第1の入力ノードに接続される第1および第2のキャパシタ素子であり、
前記第1のキャパシタ素子の2つの電極のうち、他方の電極に制御端子が接続され、出力端子が前記第1の内部ノードに接続される第5のトランジスタと、
前記第2のキャパシタ素子の2つの電極のうち、他方の電極に制御端子が接続され、出力端子が前記第1の内部ノードに接続される第6のトランジスタと、をさらに有することを特徴とする差動増幅回路。 - 第1および第2の電源と、
前記第1および第2の電源間に第1の内部ノードを介して互いに直列に接続される第1のトランジスタと第2のトランジスタとを備える第1の電流経路と、
前記第1および第2の電源間に第2の内部ノードを介して互いに直列に接続される第3のトランジスタと第4のトランジスタとを備える第2の電流経路と、
前記第3および第4のトランジスタのそれぞれの制御端子と前記第1の内部ノードを介して接続される入力ノードと、
前記第1および第2のトランジスタのそれぞれの制御端子と前記第2の内部ノードを介して接続される出力ノードと、
前記第1および第2の内部ノードの間に設けられたキャパシタ素子と、
を有することを特徴とする差動増幅回路。 - 請求項5記載の差動増幅回路において、
前記キャパシタ素子は、2つの電極のうち、一方の電極が前記第1の内部ノードに接続される第1および第2のキャパシタ素子であり、
前記第1のキャパシタ素子の2つの電極のうち、他方の電極に制御端子が接続され、出力端子が前記第2の内部ノードに接続される第5のトランジスタと、
前記第2のキャパシタ素子の2つの電極のうち、他方の電極に制御端子が接続され、出力端子が前記第2の内部ノードに接続される第6のトランジスタと、をさらに有することを特徴とする差動増幅回路。
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Application Number | Priority Date | Filing Date | Title |
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JP2013054932A JP2014182843A (ja) | 2013-03-18 | 2013-03-18 | 差動増幅回路 |
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