KR20090059658A - 버퍼 회로 - Google Patents

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Abstract

본 발명은 입력 신호를 버퍼링하는 버퍼 회로에 관한 것으로서, 기준 전압과 입력 신호의 전위차를 감지하여 상기 기준 전압에 대응되는 기준 노드와 상기 입력 신호에 대응되는 입력 노드를 차동 증폭하고, 상기 증폭된 입력 노드의 전위를 출력하는 차동 증폭부; 및 상기 입력 신호를 상기 기준 노드에 커플링하는 커플링부;를 포함하는 구성을 가짐으로써, 입력 신호 또는 기준 전압의 레벨이 낮더라도 버퍼 회로의 정상적인 동작이 가능하고, 버퍼 회로의 동작 속도가 향상될 수 있는 효과가 있다.

Description

버퍼 회로{CIRCUIT FOR BUFFERING}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 입력 신호를 버퍼링하는 버퍼 회로에 관한 것이다.
일반적으로, 반도체 장치는 데이터, 어드레스, 커맨드 등의 외부 신호를 수신하여 내부 로직에 적절한 신호로 변환시키는 버퍼 회로를 구비한다.
종래의 버퍼 회로는 도 1에 도시된 바와 같이, 기준 전압 VREF와 입력 신호 IN의 전위차를 감지 증폭하는 차동 증폭 구조로 이루어진다.
즉, 두 PMOS 트랜지스터(P1,P2)가 커런트 미러 구조를 이루어 두 노드(ND1_OLD,ND2_OLD)에 동일 전류가 공급되고, NMOS 트랜지스터(N1,N2)로 각각 입력되는 기준 전압 VREF와 입력 신호 IN의 전위차에 의해 두 노드(ND1_OLD,ND2_OLD)가 차동 증폭된다. 그리고, 증폭된 노드(ND1_OLD)의 전위가 최종적으로 출력 신호 OUT_OLD로 출력된다. 참고로, NMOS 트랜지스터(N3)는 인에이블 신호 EN에 응답하여 바이어스 전류원으로 동작한다.
하지만, 입력 신호 IN의 레벨이 낮은 경우 커런트 미러 구조의 두 PMOS 트랜지스터(P1,P2)가 입력 신호 IN에 둔감하게 반응할 수 있다. 특히, 고속 동작의 경 우 버퍼 회로에 구비되는 두 PMOS 트랜지스터(P1,P2)가 입력 신호 IN에 둔감하게 반응한다면, 버퍼 회로의 출력이 지연되어 동작 특성 열화가 발생할 수 있는 문제점이 있다.
또한, 기준 전압 VREF의 레벨이 낮은 경우(예컨대, NMOS 트랜지스터들(N1,N2)의 문턱 전압 레벨 근처인 경우), NMOS 트랜지스터들(N1,N2)이 정상적으로 턴 온되지 않을 수 있다. 이 경우, NMOS 트랜지스터들(N1,N2)에 의해 흐르는 전류가 제한되어 버퍼 회로의 동작 속도가 느려질 수 있는 문제점이 있다.
본 발명은 낮은 레벨의 입력으로도 정상적인 동작이 가능한 버퍼 회로를 제공한다.
본 발명은 동작 속도가 향상된 버퍼 회로를 제공한다.
본 발명의 일면에 따른 버퍼 회로는, 기준 전압과 입력 신호의 전위차를 감지하여 상기 기준 전압에 대응되는 기준 노드와 상기 입력 신호에 대응되는 입력 노드를 차동 증폭하고, 상기 증폭된 입력 노드의 전위를 출력하는 차동 증폭부; 및 상기 입력 신호를 상기 기준 노드에 커플링하는 커플링부;를 포함함을 특징으로 한다.
상기 구성에서, 상기 커플링부는 상기 입력 신호로써 상기 기준 노드의 전위를 조절함이 바람직하며, 특히, 상기 커플링부는 상기 입력 신호의 상태 변화에 대응하여 상기 기준 노드의 전류량을 조절함이 바람직하다. 또한, 상기 커플링부는 상기 입력단과 상기 기준 노드 사이에 커플링되는 최소한 하나의 캐패시터를 포함함이 바람직하다.
그리고, 상기 차동 증폭부는, 상기 기준 노드와 상기 입력 노드로 동일 전류를 제공하며, 상기 기준 노드의 상태에 따라 상기 동일 전류량을 조절하는 능동 부하; 상기 기준 전압과 상기 입력 신호의 전위차에 대응하여 상기 기준 노드와 상기 입력 노드를 차동 증폭하고, 상기 입력 노드의 전위에 대응되는 신호를 출력하는 차동쌍; 및 상기 증폭에 대한 인에이블 여부 및 동작 시점을 설정하는 바이어스 전류원;을 포함함이 바람직하다.
상기 구성에서, 상기 커플링부는 상기 입력 신호로써 상기 기준 노드에 대한 상기 능동 부하의 전류 공급 능력을 조절함이 바람직하다.
또한, 상기 능동 부하는 상기 기준 노드의 전위에 따라 전원에서 상기 기준 노드 및 상기 입력 노드로 흐르는 전류를 제어하는 커런트 미러 구조의 두 트랜지스터를 포함하며, 상기 커플링부는 상기 입력 신호로써 상기 두 트랜지스터 중 상기 기준 노드에 대응되는 트랜지스터의 전류 공급 능력을 조절함이 바람직하다.
본 발명의 다른 일면에 따른 버퍼 회로는, 기준 전압과 입력 신호의 전위차를 감지 증폭하는 차동 증폭부; 및 상기 입력 신호를 상기 차동 증폭부로 피드백시켜 상기 증폭에 대한 바이어스를 조절하는 커플링부;를 포함함을 특징으로 한다.
상기 구성에서, 상기 커플링부는 상기 입력 신호의 상태가 변할 때 상기 입력 신호를 상기 차동 증폭부로 피드백시켜 상기 바이어스를 조절함이 바람직하다.
그리고, 상기 차동 증폭부는, 상기 기준 전압에 대응되는 기준 노드와 상기 입력 신호에 대응되는 입력 노드로 동일 전류를 제공하며, 상기 기준 노드의 상태에 따라 상기 동일 전류량을 조절하는 능동 부하; 상기 기준 전압과 상기 입력 신호의 전위차에 대응하여 상기 기준 노드와 상기 입력 노드를 차동 증폭하고, 상기 입력 노드의 전위에 대응되는 신호를 출력하는 차동쌍; 및 상기 증폭에 대한 인에이블 여부 및 동작 시점을 설정하는 바이어스 전류원;을 포함함이 바람직하다.
상기 구성에서, 상기 커플링부는 상기 입력 신호의 상태 변화에 대응하여 상 기 바이어스를 결정하는 상기 기준 노드의 전류량을 조절함이 바람직하며, 특히, 상기 커플링부는 상기 입력 신호가 입력되는 입력단과 상기 기준 노드에 커플링된 최소한 하나의 캐패시터를 포함함이 바람직하다. 또한, 상기 커플링부는 상기 입력 신호로써 상기 기준 노드에 대한 상기 능동 부하의 전류 공급 능력을 조절하여 상기 바이어스를 조절함이 바람직하다.
그리고, 상기 능동 부하는 상기 기준 노드의 전위에 따라 전원에서 상기 기준 노드 및 상기 입력 노드로 흐르는 전류를 제어하는 커런트 미러 구조의 두 트랜지스터를 포함하며, 상기 커플링부는 상기 입력 신호로써 상기 두 트랜지스터 중 상기 기준 노드에 대응되는 트랜지스터의 전류 공급 능력을 조절함이 바람직하다.
본 발명은 입력 신호로써 기준 전압에 대응되는 기준 노드의 전류를 보완함으로써, 입력 신호 또는 기준 전압의 레벨이 낮더라도 버퍼 회로의 정상적인 동작이 가능한 효과가 있다.
본 발명은 입력 신호의 피드백을 통해 차동 증폭 동작에 대한 바이어스를 조절함으로써, 버퍼 회로의 동작 속도를 향상시킬 수 있는 효과가 있다.
본 발명은 입력 신호가 기준 전압에 대응되는 기준 노드에 커플링되어 차동 증폭에 대한 바이어스가 조절되는 버퍼 회로를 개시한다.
구체적으로, 본 발명에 따른 버퍼 회로는 도 2에 도시된 바와 같이, 기준 전압 VREF와 입력 신호 IN의 전위차를 감지 증폭하는 차동 증폭부(20), 및 입력 신호 IN을 기준 전압 VREF에 대응되는 기준 노드(ND1_NEW)에 커플링하는 커플링부(22)를 포함한다.
차동 증폭부(20)는 기준 전압 VREF와 입력 신호 IN의 전위차를 감지하여 기준 전압 VREF에 대응되는 기준 노드(ND1_NEW)와 입력 신호 IN에 대응되는 입력 노드(ND2_NEW)를 차동 증폭하고, 상기 증폭된 입력 노드(ND2_NEW)의 전위에 대응되는 신호를 출력 신호 OUT_NEW로 출력한다.
이러한 차동 증폭부(20)는 능동 부하, 차동쌍, 및 바이어스 전류원을 포함하여 구성될 수 있다.
상기 능동 부하는 기준 노드(ND1_NEW)와 입력 노드(ND2_NEW)로 동일 전류를 제공하며, 기준 노드(ND1_NEW)의 상태에 따라 상기 동일 전류량을 조절하는 구성을 갖는다. 그 예로서, 전원 전압단 VDD와 기준 노드(ND1_NEW) 사이에 연결되는 PMOS 트랜지스터(P3)와, 전원 전압단 VDD와 입력 노드(ND2_NEW) 사이에 연결되는 PMOS 트랜지스터(P4)를 포함하며, 두 PMOS 트랜지스터(P3,P4)의 게이트가 기준 노드(ND1_NEW)에 공통으로 연결되는 구성이 개시될 수 있다.
그리고, 상기 차동쌍은 기준 전압 VREF와 입력 신호 IN의 전위차에 대응하여 기준 노드(ND1_NEW)와 입력 노드(ND2_NEW)를 차동 증폭하고, 입력 노드(ND2_NEW)의 전위에 대응되는 출력 신호 OUT_NEW를 출력하는 구성을 갖는다. 그 예로서, 기준 전압 VREF을 게이트로 입력받고 기준 노드(ND1_NEW)와 공통 노드(ND_COM) 사이에 연결되는 NMOS 트랜지스터(N4)와, 입력 신호 IN을 게이트로 입력받고 입력 노드(ND2_NEW)와 공통 노드(ND_COM) 사이에 연결되는 NMOS 트랜지스터(N5)를 포함하 는 구성이 개시될 수 있다.
아울러, 상기 바이어스 전류원은 상기 증폭에 대한 인에이블 여부 및 동작 시점을 설정하며, 인에이블 신호 EN에 의해 상기 동작들이 제어되는 구성을 갖는다. 그 예로서, 인에이블 신호 EN을 게이트로 입력받고 공통 노드(ND_COM)와 접지 전압단 VSS 사이에 연결되는 NMOS 트랜지스터(N6)를 포함하는 구성이 개시될 수 있다.
커플링부(22)는 입력 신호 IN을 기준 전압 VREF에 대응되는 기준 노드(ND1_NEW)에 커플링함으로써, 차동 증폭부(20)의 바이어스를 조절하는 구성을 갖는다. 즉, 커플링부(22)는 입력 신호 IN을 차동 증폭부(20)의 기준 노드(ND1_NEW)로 피드백시켜 기준 노드(ND1_NEW)의 전위를 조절하며, 특히, 입력 신호 IN의 상태 변화에 대응하여 기준 노드(ND1_NEW)의 전류량을 조절할 수 있다.
또한, 커플링부(22)는 차동 증폭부(20)가 앞서 살펴본 구조의 능동 부하를 포함하는 경우, 상기 능동 부하의 전류 공급 능력을 조절하는 구성을 가질 수도 있다.
이러한 커플링부(22)의 일 예로서, 도 3에 도시된 바와 같이, 입력 신호 IN이 입력되는 입력단과 기준 노드(ND1_NEW)에 커플링되는 최소한 하나의 캐패시터(CP)를 포함한다.
여기서, 캐패시터(CP)는 게이트로 입력 신호 IN를 입력받고 소오스 및 드레인이 기준 노드(ND1_NEW)에 공통으로 연결되는 NMOS 트랜지스터형 캐패시터일 수 있으며, 캐패시터(CP)로서 상기 NMOS 트랜지스터형 캐패시터 뿐만 아니라 PMOS 트 랜지스터형 캐패시터 또는 다른 어떠한 종류의 캐패시터가 사용되어도 무방하다.
이하, 도 4를 참조하여 본 발명에 따른 버퍼 회로의 동작을 도 1의 종래의 버퍼 회로와 비교하여 살펴보기로 한다. 참고로, 도 4는 시간 변화에 따른 기준 전압 VREF, 입력 신호 IN, 입력 노드(ND1_OLD,ND1_NEW), 및 출력 신호 OUT_OLD, OUT_NEW의 레벨 변화를 도시한다.
우선, 입력 신호 IN가 기준 전압 VREF보다 낮은 레벨로 입력되면, NMOS 트랜지스터들(N4,N5)의 상호 구동에 의해 기준 노드(ND1_NEW)는 논리 로우 레벨로 되고, 입력 노드(ND2_NEW)는 논리 하이 레벨로 된다.
이 상태에서, 입력 신호 IN의 레벨이 상승하는 경우, 커플링부(22)를 통해 입력 신호 IN에 대응되는 전원이 기준 노드(ND1_NEW)로 공급되어 기준 노드(ND1_NEW)로 흐르는 전류량이 종래의 기준 노드(ND1_OLD)에 비해 빠르게 상승한다. 그에 따라, 차동 증폭부(20)에 구비되는 두 PMOS 트랜지스터(P3,P4)의 구동 능력이 하강하며, 특히, PMOS 트랜지스터(P4)의 구동 능력이 하강함에 따라 입력 노드(ND2_NEW)의 전위가 빠르게 논리 로우 레벨로 하강한다.
즉, 입력 신호 IN가 기준 전압 VREF보다 낮은 소정 레벨로 유지되는 상태에서 입력 신호 IN의 레벨이 상승하는 경우, 커플링부(22)를 통해 입력 신호 IN에 대응되는 전원이 기준 노드(ND1_NEW)로 공급됨에 따라 바이어스가 변하여 차동 증폭 동작 시점이 빨라진다. 그에 따라, 출력 신호 OUT_NEW가 종래의 출력 신호 OUT_OLD에 비해 빠르게 논리 로우 레벨로 하강한다.
이후, 입력 신호 IN가 기준 전압 VREF보다 높은 소정 레벨 상태로 유지되면, 커플링부(22)의 동작이 중지되어 입력 신호 IN에 대응되는 전원이 기준 노드(ND1_NEW)로 공급되지 않는다. 그리고, 기준 노드(ND1_NEW)는 논리 하이 레벨로 유지되고, 입력 노드(ND2_NEW)는 논리 로우 레벨로 유지된다.
그리고 나서, 입력 신호 IN의 레벨이 하강하면, 커플링부(22)를 통해 입력 신호 IN에 대응되는 전원이 기준 노드(ND1_NEW)에 커플링되어 기준 노드(ND1_NEW)로 흐르는 전류량이 종래의 기준 노드(ND1_OLD)에 비해 빠르게 줄어든다. 그에 따라, 차동 증폭부(20)에 구비되는 두 PMOS 트랜지스터(P3,P4)의 구동 능력이 향상되며, 특히, PMOS 트랜지스터(P4)의 구동 능력이 향상됨에 따라 입력 노드(ND2_NEW)의 전위가 빠르게 논리 하이 레벨로 상승한다.
즉, 입력 신호 IN가 기준 전압 VREF보다 높은 소정 레벨로 유지되는 상태에서 입력 신호 IN의 레벨이 하강하는 경우, 커플링부(22)를 통해 입력 신호 IN에 대응되는 전원이 기준 노드(ND1_NEW)에 커플링됨에 따라 바이어스가 변하여 차동 증폭 동작 시점이 빨라진다. 그에 따라, 출력 신호 OUT_NEW가 종래의 출력 신호 OUT_OLD에 비해 빠르게 논리 하이 레벨로 상승한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 버퍼 회로는 입력 신호 IN의 상태가 변할 때 입력 신호 IN에 대응되는 전원을 기준 노드(ND1_NEW)로 공급함으로써, 기준 노드(ND1_NEW)의 전위를 빠르게 변화시킨다.
따라서, 입력 신호 IN 또는 기준 전압 VREF의 레벨이 낮더라도 기준 노드(ND1_NEW)가 정상적인 전위를 유지할 수 있으므로, 버퍼 회로의 정상적인 동작이 가능한 효과가 있다.
또한, 본 발명에 따른 버퍼 회로는 입력 신호 IN의 상태가 변할 때 입력 신호 IN를 차동 증폭부(20)의 기준 노드(ND1_NEW)로 피드백시켜 차동 증폭 동작에 대한 바이어스를 순간적으로 변화시킨다.
이때, 바이어스가 변함에 따라 차동 증폭부(20)의 증폭 동작 시점이 빨라지므로, 버퍼 회로의 동작 속도가 향상되어 출력 신호 OUT_NEW가 타겟 레벨로 빠르게 증폭될 수 있는 효과가 있다.
도 1은 종래의 버퍼 회로를 나타내는 회로도.
도 2는 본 발명에 따른 버퍼 회로를 나타내는 회로도.
도 3은 도 2의 커플링부(22)의 상세 구성의 일 예를 나타내는 회로도.
도 4는 본 발명에 따른 버퍼 회로의 동작을 종래의 버퍼 회로와 비교하여 설명하기 위한 파형도.

Claims (14)

  1. 기준 전압과 입력 신호의 전위차를 감지하여 상기 기준 전압에 대응되는 기준 노드와 상기 입력 신호에 대응되는 입력 노드를 차동 증폭하고, 상기 증폭된 입력 노드의 전위를 출력하는 차동 증폭부; 및
    상기 입력 신호를 상기 기준 노드에 커플링하는 커플링부;를 포함함을 특징으로 하는 버퍼 회로.
  2. 제 1 항에 있어서,
    상기 커플링부는 상기 입력 신호로써 상기 기준 노드의 전위를 조절하는 버퍼 회로.
  3. 제 2 항에 있어서,
    상기 커플링부는 상기 입력 신호의 상태 변화에 대응하여 상기 기준 노드의 전류량을 조절하는 버퍼 회로.
  4. 제 1 항에 있어서,
    상기 커플링부는 상기 입력단과 상기 기준 노드 사이에 커플링되는 최소한 하나의 캐패시터를 포함하는 버퍼 회로.
  5. 제 1 항에 있어서,
    상기 차동 증폭부는,
    상기 기준 노드와 상기 입력 노드로 동일 전류를 제공하며, 상기 기준 노드의 상태에 따라 상기 동일 전류량을 조절하는 능동 부하;
    상기 기준 전압과 상기 입력 신호의 전위차에 대응하여 상기 기준 노드와 상기 입력 노드를 차동 증폭하고, 상기 입력 노드의 전위에 대응되는 신호를 출력하는 차동쌍; 및
    상기 증폭에 대한 인에이블 여부 및 동작 시점을 설정하는 바이어스 전류원;을 포함하는 버퍼 회로.
  6. 제 5 항에 있어서,
    상기 커플링부는 상기 입력 신호의 상태 변화에 대응하여 상기 능동 부하의 전류 공급 능력을 조절하는 버퍼 회로.
  7. 제 6 항에 있어서,
    상기 능동 부하는 상기 기준 노드의 전위에 따라 전원에서 상기 기준 노드 및 상기 입력 노드로 흐르는 전류를 제어하는 커런트 미러 구조의 두 트랜지스터를 포함하며, 상기 커플링부는 상기 입력 신호로써 상기 두 트랜지스터의 전류 공급 능력을 조절하는 버퍼 회로.
  8. 기준 전압과 입력 신호의 전위차를 감지 증폭하는 차동 증폭부; 및
    상기 입력 신호를 상기 차동 증폭부로 피드백시켜 상기 증폭에 대한 바이어스를 조절하는 커플링부;를 포함함을 특징으로 하는 버퍼 회로.
  9. 제 8 항에 있어서,
    상기 커플링부는 상기 입력 신호의 상태가 변할 때 상기 입력 신호를 상기 차동 증폭부로 피드백시켜 상기 바이어스를 조절하는 버퍼 회로.
  10. 제 8 항에 있어서,
    상기 차동 증폭부는,
    상기 기준 전압에 대응되는 기준 노드와 상기 입력 신호에 대응되는 입력 노드로 동일 전류를 제공하며, 상기 기준 노드의 상태에 따라 상기 동일 전류량을 조절하는 능동 부하;
    상기 기준 전압과 상기 입력 신호의 전위차에 대응하여 상기 기준 노드와 상기 입력 노드를 차동 증폭하고, 상기 입력 노드의 전위에 대응되는 신호를 출력하는 차동쌍; 및
    상기 증폭에 대한 인에이블 여부 및 동작 시점을 설정하는 바이어스 전류원;을 포함하는 버퍼 회로.
  11. 제 10 항에 있어서,
    상기 커플링부는 상기 입력 신호의 상태 변화에 대응하여 상기 바이어스를 결정하는 상기 기준 노드의 전류량을 조절하는 버퍼 회로.
  12. 제 10 항에 있어서,
    상기 커플링부는 상기 입력 신호가 입력되는 입력단과 상기 기준 노드에 커플링된 최소한 하나의 캐패시터를 포함하는 버퍼 회로.
  13. 제 10 항에 있어서,
    상기 커플링부는 상기 입력 신호의 상태 변화에 대응하여 상기 능동 부하의 전류 공급 능력을 조절함으로써 상기 바이어스를 조절하는 버퍼 회로.
  14. 제 13 항에 있어서,
    상기 능동 부하는 상기 기준 노드의 전위에 따라 전원에서 상기 기준 노드 및 상기 입력 노드로 흐르는 전류를 제어하는 커런트 미러 구조의 두 트랜지스터를 포함하며, 상기 커플링부는 상기 입력 신호로써 상기 두 트랜지스터에 대응되는 트랜지스터의 전류 공급 능력을 조절하는 버퍼 회로.
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