JP4397094B2 - コンパレータ - Google Patents
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Description
【発明の属する技術分野】
本発明は、コンパレータ、特に、A/D変換器などに用いられ、入力信号のレベルを比較し、比較結果に応じた電圧信号を出力するコンパレータに関するものである。
【0002】
【従来の技術】
A/D変換器に用いられているコンパレータは、2つの入力信号のレベルを比較し、比較結果に応じた差動電圧を出力する。2つの入力電圧の差がわずかな場合でも、この僅差を増幅し、例えば、電源電圧程度の振幅を持つ出力電圧を次段のラッチ回路などに供給する必要がある。
【0003】
図4は、従来のコンパレータの一構成例を示す回路図である。図示のように、このコンパレータは、トランジスタM1,M2からなる入力増幅段と、トランジスタM3,M4,M5,M6及びM7によって構成されている出力増幅段によって構成されている。
入力増幅段を構成するトランジスタM1とM2は、pチャネルMOSトランジスタであり、出力増幅段を構成するトランジスタM3,M4及びM5は、nチャネルMOSトランジスタであり、M6,M7は、pチャネルMOSトランジスタである。
【0004】
入力増幅段において、トランジスタM1とM2のソースがともに電流源I1に接続されている。トランジスタM1のゲートに入力信号INPが印加され、そのドレインが出力増幅段の端子Bに接続されている。トランジスタM2のゲートに入力信号INNが印加され、そのドレインが出力増幅段の端子Aに接続されている。
【0005】
出力増幅段において、端子AとBの間にトランジスタM5が接続され、そのゲートにクロック信号CK1が印加される。クロック信号CK1がハイレベルのとき、トランジスタM5が導通し、端子AとBがイコライズされる。
トランジスタM3とM4は、それぞれ端子A、Bと接地電位との間に接続され、トランジスタM3とM4のゲートがそれぞれ端子BとAに接続されている。トランジスタM3とM4によって、出力増幅段の第1次増幅段が構成され、端子AとBに入力増幅段の出力信号が入力されたとき、この第1次増幅段によって、入力信号の電圧差が一旦増幅され、端子AとBにそれぞれ保持される。
【0006】
端子Aと出力端子OUTPとの間にスイッチSW1が接続され、端子Bと出力端子OUTNとの間にスイッチSW2が接続されている。スイッチSW1とSW2は、クロック信号CK2によって制御される。
出力端子OUTPと電源電圧VDDとの間に、トランジスタM6が接続され、出力端子OUTNと電源電圧VDDとの間に、トランジスタM7が接続されている。トランジスタM6のゲートが出力端子OUTNに接続され、トランジスタM7のゲートが出力端子OUTPに接続されている。トランジスタM6とM7によって出力増幅段の第2次増幅段が構成されている。
出力端子OUTPと電源電圧VDDとの間にスイッチSW3が接続され、出力端子OUTNと電源電圧VDDとの間にスイッチSW4が接続されている。スイッチSW3とSW4は、クロック信号CK2によって制御される。
【0007】
図5は、クロック信号CK1、CK2及び入力信号INP、INN、さらに出力端子OUTP,OUTNそれぞれの信号波形を示している。以下、図5の波形図を参照しつつ、図4に示すコンパレータの動作について説明する。
【0008】
図5(a)及び(b)に示すように、クロック信号CK1とCK2は同じ周期を有するが、位相及びデューティ比が異なる。時間t1において、クロック信号CK1がハイレベルに切り換わる。これに応じてトランジスタM5が導通するので、端子AとBがイコライズされ、電圧が等しくなる。なお、クロック信号CK1がハイレベルの間に入力増幅段には信号が入力されない。
【0009】
イコライズ後、クロック信号CK1がローレベルになり、トランジスタM5が非導通となる。入力増幅段に信号INPとINNが入力され、これら入力信号が入力増幅段によって増幅され、増幅信号が端子AとBにそれぞれ印加される。トランジスタM3とM4で構成された第1次増幅段によって、端子AとBの電圧差がわずかに増幅される。なお、上述した端子AとBのイコライズ及び入力増幅段の信号入力の間、クロック信号CK2はローレベルに保持されている。これに応じて、スイッチSW1とSW2が開放され、スイッチSW3とSW4が短絡されるので、出力端子OUTPとOUTNは、電源電圧VDDにプリチャージされる。
【0010】
次に、時間t2において、クロック信号CK2がハイレベルに切り換わる。これに応じて、スイッチSW1とSW2が短絡され、スイッチSW3とSW4が開放される。このため、端子Aと出力端子OUTPが接続され、端子Bと出力端子OUTNが接続される。端子AとBの電圧がトランジスタM6,M7によって構成されている第2次増幅段によってさらに増幅され、端子Aと端子Bの電位差、即ち、出力端子OUTPとOUTNの電位差が急激に広がり、さらに出力端子OUTPとOUTNの電圧が第1次増幅段及び第2次増幅からなるラッチ回路によって保持される。端子OUTPとOUTNの電圧がコンパレータの比較結果として出力端子OUTP及びOUTNに接続されているラッチ回路取り込まれる。その後、クロック信号CK2がローレベルに戻り、出力増幅段が初期状態にリセットされる。
【0011】
上述したコンパレータにおいて、入力増幅段、即ち、トランジスタM1とM2によって構成されている差動増幅回路以外に、定常電流が流れることなく、主力増幅段では、クロック信号CK1及びCK2に同期して行われるイコライズ及びプリチャージのときのみに電流が流れるので、低消費電力化を実現できる。このため、このコンパレータは、例えば、入力信号と複数の基準電圧を同時に比較することで複数ビットの変換データを同時に決定するフラッシュ型A/D変換器、及び大容量のDRAMなどに広く用いられている。
【0012】
【発明が解決しようとする課題】
ところで、上述した従来のコンパレータでは、サンプリング周期内に位相が互いに異なる2つのクロック信号CK1,CK2を生成する必要があるので、高速なA/D変換器に適用することが困難である。また、クロック信号CK1の立ち上がりエッジ、特にクロック信号CK2の立ち上がりエッジにおいて、出力増幅段において、端子AとBの電圧が急峻に変化するので、トランジスタM1とM2の寄生容量によって、端子AとBの電圧変化が入力信号INP及びINN側に帰還される、いわゆるキックバック(Kick-back )現象が発生し、入力信号の電圧レベルが安定するまでにある程度の時間を必要とするので、高速のA/D変換器には不向きである。
【0013】
さらに、出力増幅段の出力端子OUTPとOUTNの電圧レベルが本来クロック信号CK2が立ち上がったときの入力信号INP及びINNのレベルによって決定されるべきであるが、入力信号が高周波で、かつクロック信号CK2がハイレベルになった時点に入力信号INP及びINNの電圧差が小さい場合、端子AとBが確定する前に入力信号INP及びINNの電圧が急峻に変化し、電圧関係が逆転してしまうことがあり、これによって端子AとBの電圧がオーバーライト(書き換え)され、クロック信号CK2が立ち上がった時点の値が正確に出力できないので、高速のA/D変換器などに適用する場合には、コンパレータの前段にサンプリングホールド回路を追加するなどの対策が必要となり、回路規模の増大及びそれに伴う消費電力の増加が避けられないという不利益がある。
【0014】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、増幅動作により信号レベルが急峻に変化しても、信号入力側への影響を回避でき、消費電力を増加させることなく高速動作を実現できるコンパレータを提供することにある。
【0015】
【課題を解決するための手段】
上記目的を達成するため、本発明のコンパレータは、第1及び第2の入力信号がそれぞれ制御端子に印加される第1及び第2のトランジスタを含む差動増幅回路を有し、上記第1及び第2の入力信号に応じた第1及び第2の差動増幅信号を第1及び第2の出力端子に出力する入力増幅回路と、第1及び第2の入力端子に印加される上記第1及び第2の差動増幅信号を増幅する第1次増幅段と上記第1次増幅段で増幅された信号を増幅して第1及び第2の信号出力端子に出力する第2次増幅段とを有する第1の出力増幅回路と、第1及び第2の入力端子に印加される上記第1及び第2の差動増幅信号を増幅する第1次増幅段と上記第1次増幅段で増幅された信号を増幅して第1及び第2の信号出力端子に出力する第2次増幅段とを有する第2の出力増幅回路と、上記入力増幅回路、上記第1の出力増幅回路及び上記第2の出力増幅回路に接続され、上記第1及び第2の差動増幅信号を上記第1の出力増幅回路の第1及び第2の入力端子又は上記第2の出力増幅回路の第1及び第2の入力端子に選択的に供給するための切り替え回路とを有する。
【0016】
また、本発明では、好適には、上記第1及び第2の出力増幅回路は、それぞれ、上記第1及び第2の入力端子間をイコライズするための第1のスイッチ回路と、上記第1及び第2の入力端子と上記第1及び第2の出力端子との間にそれぞれ接続されて上記第1次増幅段と上記第2次増幅段とを電気的に接続するための第2及び第3のスイッチ回路と、上記第2及び第3のスイッチ回路と相補的に動作して上記第1及び第2の信号出力端子をそれぞれプリチャージするための第4及び第5のスイッチ回路とを含み、上記第1及び第2の出力増幅回路が相補的に動作する。
【0017】
また、本発明では、好適には、上記第1次増幅段はゲート端子とソース端子とが相互に接続された第1及び第2のMOSトランジスタを含み、上記第2次増幅段はゲート端子とソース端子とが相互に接続された第3及び第4のMOSトランジスタを含む。
【0018】
また、本発明では、好適には、上記第1の出力増幅回路の第1次増幅段は上記第2の出力増幅回路の第2次増幅段が上記第2の出力増幅回路の第1次増幅段で増幅された信号を増幅しているときに上記第1及び第2の差動増幅信号を入力し、上記第1の出力増幅回路の第2次増幅段は上記第2の出力増幅回路の第1次増幅段が上記第1及び第2の差動増幅信号を入力しているときに上記第1の出力増幅回路の第1次増幅段で増幅された信号を増幅する。
【0019】
本発明によれば、切り替え回路によって、差動増幅回路の出力信号(第1及び第2の差動増幅信号)が交互に第1又は第2の出力増幅回路に入力される。それぞれの出力増幅回路において、切り替え回路から入力された信号が第1次増幅段によって増幅され、第2次増幅段によりさらに増幅される。第2次増幅段の増幅動作が、切り替え回路によって差動増幅回路の出力信号を他方の出力増幅回路に切り替えた後に開始されるので、第2次増幅段の増幅動作によって信号レベルが急峻に変化しても差動増幅回路の入力側に影響を与えることが回避される。
【0020】
【発明の実施の形態】
図1は本発明に係るコンパレータの一実施形態を示す回路図である。図示のように、本実施形態のコンパレータは、トランジスタM1とM2によって構成された入力増幅回路、スイッチSW9,SW10,SW11とSW12からなる切り替え回路、トランジスタM3,M4,M5,M6及びM7で構成された第1の出力増幅回路、さらにトランジスタM8,M9,M10,M11及びM12で構成された第2の出力増幅回路によって構成されている。
【0021】
入力増幅回路は、電流源I1、pチャネルMOSトランジスタM1とM2からなる差動増幅回路によって構成されている。トランジスタM1とM2のソースがともに電流源I1に接続され、トランジスタM1のゲートに入力信号INPが印加され、トランジスタM2のゲートに入力信号INNが印加される。また、トランジスタM1とM2のドレインにスイッチSW9,SW10,SW11及びSW12からなる切り替え回路が接続されている。
【0022】
トランジスタM1のドレインに、スイッチSW9とSW11の一方の端子がそれぞれ接続され、トランジスタM2のドレインに、スイッチSW10とSW12の一方の端子がそれぞれ接続されている。さらに、スイッチSW9とSW10の他方の端子がそれぞれ第1の出力増幅回路の端子BとAにそれぞれ接続され、スイッチSW11とSW12の他方の端子がそれぞれ第2の出力増幅回路の端子DとCにそれぞれ接続されている。
【0023】
スイッチSW11とSW12は、クロック信号CLKBによって制御され、スイッチSW9とSW10は、クロック信号CLKBの反転信号によって制御される。クロック信号CLKBがローレベルのとき、スイッチSW9とSW10が短絡され、スイッチSW11とSW12が開放され、入力増幅回路の出力信号がそれぞれ第1の出力増幅回路の端子AとBに印加される。逆に、クロック信号CLKBがハイレベルのとき、スイッチSW11とSW12が短絡され、スイッチSW9とSW10が開放され、入力増幅回路の出力信号がそれぞれ第2の出力増幅回路の端子CとDに印加される。即ち、切り替え回路によってクロック信号CLKBに同期して入力増幅回路の出力信号がそれぞれ第1と第2の出力増幅回路に交互に出力される。クロック信号CLKBがローレベルに保持されている間に、入力増幅回路の出力信号が第1の出力増幅回路に出力され、クロック信号CLKBがハイレベルに保持されている間に、入力増幅回路の出力信号が第2の出力増幅回路に出力される。
【0024】
切り替え回路を構成するスイッチSW9〜SW12は、例えば、nMOSトランジスタによって構成されている。スイッチSW9とSW10を構成するトランジスタのゲートにクロック信号CLKBの反転信号が印加され、スイッチSW11とSW12を構成するトランジスタのゲートにクロック信号CLKBが印加される。
【0025】
第1と第2の出力増幅回路は、ほぼ同じ構成を有するが、それぞれの動作タイミングを制御するクロック信号CK1,CK2,CK3及びCK4は、ともにクロック信号CLKBと同じ周期を有するが、位相が異なる。図2は、クロック信号CLKB及びクロック信号CK1〜CK4の波形を示す波形図である。
【0026】
第1の出力増幅回路において、端子AとBの間にnチャネルMOSトランジスタM5が接続されている。トランジスタM5のゲートにクロック信号CK1が印加され、クロック信号CK1がハイレベルのとき、トランジスタM5が導通し、端子AとBがイコライズされる。クロック信号CK1がローレベルのとき、トランジスタM5が遮断する。
端子Aと接地電位GNDとの間に、nチャネルMOSトランジスタM3が接続され、端子Bと接地電位GNDとの間に、nチャネルMOSトランジスタM4が接続されている。トランジスタM3のゲートが端子Bに接続され、トランジスタM4のゲートが端子Aに接続されている。トランジスタM3とM4によって、第1次増幅段が構成され、入力増幅回路の出力信号が端子AとBに入力されたとき、当該第1次増幅段によって、端子AとBの電位差が増幅される。
【0027】
端子Aと出力端子OUTP1との間に、スイッチSW1が接続され、端子Bと出力端子OUTN1との間に、スイッチSW2が接続されている。スイッチSW1とSW2がクロック信号CK2によって制御される。クロック信号CK2がローレベルのとき、スイッチSW1とSW2が開放され、クロック信号CK2がハイレベルのとき、スイッチSW1とSW2が短絡される。
【0028】
トランジスタM6とM7によって、第2次増幅段が構成されている。出力端子OUTP1と電源電圧VDDとの間に、pチャネルMOSトランジスタM6が接続され、出力端子OUTN1と電源電圧VDDとの間に、pチャネルMOSトランジスタM7が接続されている。トランジスタM6のゲートが出力端子OUTN1に接続され、トランジスタM7のゲートが出力端子OUTP1に接続されている。また、出力端子OUTP1と電源電圧VDDとの間に、スイッチSW3が接続され、出力端子OUTN1と電源電圧VDDとの間に、スイッチSW4が接続されている。スイッチSW3とSW4は、クロック信号CK2によって制御される。クロック信号CK2がローレベルのとき、スイッチSW3とSW4が短絡され、クロック信号CK2がハイレベルのとき、スイッチSW3とSW4が開放される。
【0029】
スイッチSW3とSW4が短絡状態において、出力端子OUTP1とOUTN1が電源電圧VDDにプリチャージされる。スイッチSW3とSW4が開放状態にあり、さらに、スイッチSW1とSW2が短絡状態にある場合、トランジスタM6とM7で構成された第2次増幅段が動作状態にあり、第1次増幅段によって増幅された端子AとBの電位差がさらに増幅され、出力端子OUTP1とOUTN1に出力される。
【0030】
なお、上述した第1の出力増幅回路において、スイッチSW1とSW2は、例えば、nMOSトランジスタによって構成され、これらのトランジスタのゲートにクロック信号CK2が印加される。スイッチSW3とSW4は、例えば、pMOSトランジスタによって構成され、これらのトランジスタのゲートにクロック信号CK2が印加される。
【0031】
第2の出力増幅回路は、上述した第1の出力増幅回路とほぼ同じ構成を有する。図1に示すように、第2の出力増幅回路において、nチャネルMOSトランジスタM8とM9によって、第1次増幅段が構成され、pチャネルMOSトランジスタM11とM12によって、第2次増幅段が構成される。
【0032】
端子CとDとの間に、nチャネルMOSトランジスタM10が接続されている。トランジスタM10のゲートにクロック信号CK3が印加され、クロック信号CK3がハイレベルのとき、トランジスタM10が導通され、端子CとDがイコライズされる。端子Cと出力端子OUTP2との間に、スイッチSW5が接続され、端子Dと出力端子OUTN2との間に、スイッチSW6が接続されている。スイッチSW3とSW4がクロック信号CK4によって制御され、クロック信号CK4がローレベルのとき、スイッチSW5とSW6が開放され、クロック信号CK4がハイレベルのとき、スイッチSW5とSW6が短絡される。
【0033】
また、出力端子OUTP2と電源電圧VDDとの間に、スイッチSW7が接続され、出力端子OUTN2と電源電圧VDDとの間に、スイッチSW8が接続されている。スイッチSW7とSW8がクロック信号CK4によって制御され、クロック信号CK4がローレベルのとき、スイッチSW7とSW8が短絡され、出力端子OUTP2とOUTN2が電源電圧VDDにプリチャージされる。クロック信号CK4がハイレベルのとき、スイッチSW7とSW8が開放される。
【0034】
スイッチSW5とSW6は、例えば、ゲートにクロック信号CLK4が印加されるnMOSトランジスタによって構成され、スイッチSW7とSW8は、例えば、ゲートにクロック信号CLK4が印加されるpMOSトランジスタによって構成されている。
【0035】
以下、図3の波形図を参照しながら、本実施形態のコンパレータの動作について説明する。
図3(a)に示すクロック信号CLKBに同期して、入力増幅回路の出力信号が切り替えられる。ここで、例えば、クロック信号CLKBがローレベルのとき、スイッチSW9とSW10が短絡され、スイッチSW11とSW12が開放される。これによって、入力増幅回路の出力信号が第1の出力増幅回路の端子AとBにそれぞれ出力される。一方、クロック信号CLKBがハイレベルのとき、スイッチSW9とSW10が開放され、スイッチSW11とSW12が短絡される。これによって、入力増幅回路の出力信号が第2の出力増幅回路の端子CとDにそれぞれ出力される。
【0036】
図3(b)に示すように、クロック信号CLKBがハイレベルのとき、クロック信号CK1が立ち上がり、ハイレベルになる。これに応じて第1の出力増幅回路においてトランジスタM5が導通し、端子AとBがイコライズされる。ここで、端子AとBがイコライズされた状態が、第1の出力増幅回路の初期状態とする。なお、初期状態において、同図(c)に示すように、クロック信号CK2がローレベルに保持され、スイッチSW3とSW4が短絡されるので、出力端子OUTP1とOUTN1がほぼ電源電圧VDDにプリチャージされる。
【0037】
クロック信号CLKBがローレベルに切り換わったあと、クロック信号CK1がローレベルに切り換わり、トランジスタM5が遮断する。このとき、差動増幅回路の出力信号がそれぞれスイッチSW9とSW10を通して端子BとAに入力され、トランジスタM3とM4からなる第1次増幅段によって端子AとBの電圧が増幅され、保持される(図3(d))。なお、この第1次増幅段の利得はそれほど大きくなく、端子AとBの電位差がわずかに増幅される。
【0038】
端子AとBの電圧が第1次増幅段によって保持されたあと、クロック信号CLKBが立ち上がる。これに応じて、スイッチSW9とSW10が開放され、スイッチSW11とSW12が短絡される。これに応じて差動増幅回路の出力信号が第2の出力増幅回路の端子CとDにそれぞれ出力される。図3に示すように、クロック信号CLKBの立ち上がりエッジから時間Δtが経過した後、クロック信号CK2が立ち上がる。これに応じて、スイッチSW1とSW2が短絡され、スイッチSW3とSW4が開放される。なお、上述したように、スイッチSW3とSW4が開放される前に、出力端子OUTP1とOUTN1がほぼ電源電圧VDDにプリチャージされている。なお、時間Δtはわずかでよく、例えば、100ps(ピコ秒)に設定することができる。
【0039】
スイッチSW1とSW2が導通したあと、トランジスタM6とM7からなる第2次増幅段が動作し、端子AとBの電位差がさらに増幅される。増幅された電圧がラッチされ、出力端子OUTP1とOUTN1にそれぞれ出力される。第2次増幅段によって増幅した結果、出力端子OUTP1とOUTN1の電位差が大きく保持され、図3(d)に示すように、ほぼ電源電圧VDD程度の振幅を持つ。
【0040】
上述したように、クロック信号CK2の立ち上がりがクロック信号CLKBの立ち上がりより時間Δtだけ遅れるので、第2次増幅段が動作しているとき、第1の出力増幅回路の端子AとBは差動増幅回路の出力端子から完全に切り離されている。このため、端子AとBの信号電圧が急峻に変化しても、差動増幅回路の入力側、即ち、入力信号INPとINNの供給側に影響を与えることがなく、入力信号レベルを安定に保持できる。また、差動増幅回路の入力側に入力信号INPとINNの電圧レベルを保持するためのサンプリングホールド回路を設ける必要がない。
【0041】
その後、クロック信号CK2がローレベルに切り換わり、これに応じてスイッチSW1とSW2が開放され、スイッチSW3とSW4が短絡されるので、出力端子OUTP1とOUTN1がほぼ電源電圧VDDにプリチャージされる(図3(d))。さらに、クロック信号CK1が立ち上がり、これに応じてトランジスタM5が導通するので、図3(c)に示すように、端子AとBがイコライズされ、第1の出力増幅回路が初期状態に戻る。
【0042】
第2の出力増幅回路の動作は、上述した第1の出力増幅回路の動作とほぼ同じである。ただし、この2つの出力増幅回路の動作タイミングが、クロック信号CLKBの半周期分ずれている。即ち、図3(f)に示すように、クロック信号CLKBがローレベルのとき、クロック信号CK3が立ち上がり、これ応じて第2の出力増幅回路のトランジスタM10が導通し、端子CとDがイコライズされる。また、このとき、クロック信号CK4がローレベルに保持されるので、スイッチSW7とSW8が短絡され、出力端子OUTP2とOUTN2がほぼ電源電圧VDDにプリチャージされ、第2の出力増幅回路が初期状態に保持される。
【0043】
クロック信号CLKBがハイレベルに切り換わることによって、スイッチSW9とSW10が開放され、SW11とSW12が短絡されるので、差動増幅回路の出力信号がスイッチSW11とSW12を介して第2の出力増幅回路の端子DとCにそれぞれ入力される。トランジスタM8とM9からなる第1次増幅段によって端子CとDの電位差が増幅され、保持される。その後、クロック信号CLKBがローレベルに切り換わり、これに応じて、スイッチSW9とSW10が短絡され、スイッチSW11とSW12が開放されるので、端子CとDが差動増幅回路の出力端子から切り離される。
【0044】
そして、時間Δt経過したあと、図3(g)に示すように、クロック信号CK4が立ち上がり、これに応じてトランジスタM11とM12からなる第2次増幅段が動作し、端子CとDの電位差が増幅され、端子C,D及び出力端子OUTP2とOUTN2の電圧が急峻に変化する。しかし、このとき、すでに端子C及びDが差動増幅回路の出力端子から切り離されているので、端子C及びDの電圧の変化が差動増幅回路の入力側に影響を与えることはほとんどない。
【0045】
上述したように、本実施形態のコンパレータにおいて、スイッチSW9,SW10,SW11及びSW12によって構成された切り替え回路によって、差動増幅回路の出力信号がクロック信号CLKBに同期して切り替えられ、交互に第1及び第2の出力増幅回路に出力される。それぞれの出力増幅回路において、入力された差動増幅回路の出力信号が第1次増幅段によって一旦増幅され、保持されたあと、第2次増幅段によってさらに増幅される。第2次増幅段が動作する前に、切り替え回路においてスイッチの切り替えが行われ、差動増幅回路の出力端子が他方の出力増幅回路に切り替えられる。このため、第2次増幅段の増幅によって端子電圧が急峻に変化しても、差動増幅回路の出力側にその影響を及ぼすことを回避できる。また、差動増幅回路の入力側に、入力信号INPとINNの電圧を保持するためのサンプリングホールド回路を必要とせず、その分消費電力の節約を実現できる。また、差動増幅回路に動作電流を供給する電流源以外、第1及び第2の出力増幅回路に定常な電流を流す部分がなく、出力増幅回路を2つ有しても低消費電力化を実現できる。
【0046】
さらに、切り替え回路及び第1と第2の出力増幅回路は、サンプリング周波数の半分の周波数で動作するので、動作速度の向上を容易に実現できる。このため、このコンパレータを用いることによって、高速性かつ低消費電力性を兼備し得るA/D変換器、例えば、フラッシュ型のA/D変換器を実現可能である。
【0047】
【発明の効果】
以上説明したように、本発明のコンパレータによれば、2つの出力増幅回路を用いてインターリーブに動作することによって、高速化を容易に実現できる。また、出力増幅回路に定常電流を流すことなく、低消費電力化を実現できる。切り替え回路によって、差動増幅回路の出力信号が適切なタイミングで第1と第2の出力増幅回路に切り替えられるので、出力増幅回路における増幅動作によって信号レベルが急峻に変化しても、差動増幅回路の入力側に影響を与えることなく、安定性が改善できる。
さらに、切り替え回路によってそれぞれの出力増幅回路に増幅動作を行う前に差動増幅回路の出力が他方の出力増幅回路に切り替えられることによって、サンプリングホールド回路を内蔵している場合と同様な動作が得られ、オーバーライトの発生を防止でき、余分な電力を消費することなく、高精度なサンプリングホールドを実現できる利点がある。
【図面の簡単な説明】
【図1】本発明に係るコンパレータの一実施形態を示す回路図である。
【図2】本実施形態のコンパレータに供給されるクロック信号を示す波形図である。
【図3】本実施形態のコンパレータの動作を示す波形図である。
【図4】従来のコンパレータの一例を示す回路図である。
【図5】従来のコンパレータの動作を示す波形図である。
【符号の説明】
M1,M2,M6,M7,M11,M12…pチャネルMOSトランジスタ、
M3,M4,M5,M8,M9,M10…nチャネルMOSトランジスタ、
SW1,SW2,SW3,SW4,SW5,SW6,SW7,SW8…スイッチ、
I1…電流源、
VDD…電源電圧、GND…接地電位。
Claims (4)
- 第1及び第2の入力信号がそれぞれ制御端子に印加される第1及び第2のトランジスタを含む差動増幅回路を有し、上記第1及び第2の入力信号に応じた第1及び第2の差動増幅信号を第1及び第2の出力端子に出力する入力増幅回路と、
第1及び第2の入力端子に印加される上記第1及び第2の差動増幅信号を増幅する第1次増幅段と上記第1次増幅段で増幅された信号を増幅して第1及び第2の信号出力端子に出力する第2次増幅段とを有する第1の出力増幅回路と、
第1及び第2の入力端子に印加される上記第1及び第2の差動増幅信号を増幅する第1次増幅段と上記第1次増幅段で増幅された信号を増幅して第1及び第2の信号出力端子に出力する第2次増幅段とを有する第2の出力増幅回路と、
上記入力増幅回路、上記第1の出力増幅回路及び上記第2の出力増幅回路に接続され、上記第1及び第2の差動増幅信号を上記第1の出力増幅回路の第1及び第2の入力端子又は上記第2の出力増幅回路の第1及び第2の入力端子に選択的に供給するための切り替え回路と、
を有するコンパレータ。 - 上記第1及び第2の出力増幅回路は、それぞれ、上記第1及び第2の入力端子間をイコライズするための第1のスイッチ回路と、
上記第1及び第2の入力端子と上記第1及び第2の出力端子との間にそれぞれ接続されて上記第1次増幅段と上記第2次増幅段とを電気的に接続するための第2及び第3のスイッチ回路と、
上記第2及び第3のスイッチ回路と相補的に動作して上記第1及び第2の信号出力端子をそれぞれプリチャージするための第4及び第5のスイッチ回路と
を含み、
上記第1及び第2の出力増幅回路が相補的に動作する
請求項1記載のコンパレータ。 - 上記第1次増幅段はゲート端子とソース端子とが相互に接続された第1及び第2のMOSトランジスタを含み、上記第2次増幅段はゲート端子とソース端子とが相互に接続された第3及び第4のMOSトランジスタを含む
請求項2記載のコンパレータ。 - 上記第1の出力増幅回路の第1次増幅段は上記第2の出力増幅回路の第2次増幅段が上記第2の出力増幅回路の第1次増幅段で増幅された信号を増幅しているときに上記第1及び第2の差動増幅信号を入力し、上記第1の出力増幅回路の第2次増幅段は上記第2の出力増幅回路の第1次増幅段が上記第1及び第2の差動増幅信号を入力しているときに上記第1の出力増幅回路の第1次増幅段で増幅された信号を増幅する
請求項2又は3記載のコンパレータ。
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