KR19980702223A - 논리 레벨 출력 데이터의 가속 래칭을 위한 풀업 회로를 갖는 검출 증폭기 - Google Patents

논리 레벨 출력 데이터의 가속 래칭을 위한 풀업 회로를 갖는 검출 증폭기 Download PDF

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윤티 왕
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로버트 에프.도노휴
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Abstract

검출 증폭기 회로는, 제 1 및 제 2 데이터 입력(din1, din2)을 수신하고, 활성 상태(로우)인 제 1 제어 신호(Φ1)에 따라서 제 1 및 제 2 데이터 입력(din1, din2) 사이의 전압 차를 나타내는 제 1 및 제 2 노드 양단의 차동 전압을 생성하는 차동 입력 회로와, 활성 상태인 제 2 제어 신호(Φ2)에 따라서 높은 상태의 전압(Vdd)을 제 1 및 제 2 노드 모두에 연결하는 풀업 회로와, 상기 차동 입력과 상기 풀업 회로에 의해 상기 제 1 및 제 2 노드 상에 제공된 전압에 따라서, 제 1 및 제 2 래치된 데이터 출력을 생성하고 래치하는 래칭 회로와, 활성 상태(로우)가 되는 제 3 제어 신호(Φ0)에 따라서, 각각 제 1 및 제 2 데이터 출력에 연결된 데이터 라인상의 전압을 등화시키는 등화(equalizing) 회로를 포함한다. 활성 상태(로우)인 제 1 및 제 2 제어 신호(Φ1, Φ2)의 타이밍은, 제 1 제어 신호(Φ1)의 초기 활성화에 뒤이은 유한한 기간 이후, 및 제 2 제어 신호(Φ2)가 활성화(로우) 상태가 되도록 한다. 제 1 및 제 2 제어 신호(Φ1, Φ2)가 비활성 상태(하이)일 때, 제 3 제어 신호(Φ0)는 양호하게 활성 상태(로우)가 된다.

Description

논리 레벨 출력 데이터의 가속 래칭을 위한 풀업 회로를 갖는 검출 증폭기
도 1은 예로서, 두 개의 입력 신호(din1, din2) 사이의 전압차이를 검출하고, 검출된 전압 차이 값을 나타내는 두 개의 출력 신호(dout1', dout2')를 생성하기 위한 종래의 검출 증폭기 회로(2)를 포함하는 종래 기술의 회로(1)의 블록도를 도시한다. 아날로그 회로인 검출 증폭기 회로(2)는 두 개의 출력 전압(dout1', dout2')을 종래의 논리 레벨 전압, 예컨대 5 볼트(논리 레벨 하이(HIGH)를 표시)와 0 볼트(논리 레벨 로우(LOW)를 표시)로 생성하지 않는다. 따라서, 종래 기술의 회로(1)는 종래의 레벨 이동 회로(3)를 포함하는데, 상기 회로(3)는 검출 증폭기 회로(2)의 출력(dout1', dout2')을 수신하고, 그들의 각 신호를 변환 또는 증폭하여, 레벨 이동 회로(3)의 대응하는 출력(dout1, dout2)이 상기 검출 증폭기 회로(2)에 의해 검출된 전압 차이 값을 나타낼 뿐만 아니라 디지털 처리를 위한 적절한 논리 레벨로 생성되도록 한다. 최종적으로, 종래 기술의 회로(1)는 레벨 이동 회로(3)의 출력(dout1, dout2)을 래칭하기 위한 래치(4)를 포함한다.
본 발명은 일반적으로 검출(sense) 증폭기 회로에 관한 것으로서, 특히 논리 레벨 출력 데이터의 가속 래칭(latching)을 위한 래치 및 풀업(pull-up) 회로를 포함하는 검출 증폭기에 관한 것이다.
도 1은 종래 기술의 검출 증폭기 회로를 포함하는 회로의 블록도의 예를 도시하는 도면이다.
도 2는 본 발명의 양태를 사용하는 검출 증폭기의 예를 도시하는 도면이다.
도 3은 본 발명의 양태를 사용하는 도 2의 검출 증폭기의 일정한 입력, 출력 및 선택된 노드의 타이밍도의 예를 도시하는 도면이다.
도 4는 본 발명의 양태를 사용하는 회로가 있는 경우와 없는 경우의 검출 증폭기 회로 출력의 타이밍도의 예를 도시하는 도면이다.
일반적으로 바람직한 설계의 목적은, 회로를 설계할 때, 회로의 성능 또는 속도의 최대화, 및 회로의 크기와 전력 소비의 최소화를 포함한다.
따라서, 본 발명의 목적은 종래 기술의 회로보다 래치된 출력 데이터를 보다 빠르게 제공하는 레벨 이동 및 래칭 기능을 포함하는 검출 증폭기 회로를 제공하는데 있다.
본 발명의 다른 목적은 보다 적은 직류 전류를 소모하여 결과적으로 종래 기술의 회로보다 보다 낮은 전력을 소모하는 레벨 이동 및 래칭 기능을 포함하는 검출 증폭기 회로를 제공하는데 있다.
본 발명의 또 다른 목적은 종래 기술의 회로보다 보다 빠르게 동작하고 적은 전력을 소모하며, 이러한 장점을 제공하기 위해 회로의 크기와 복잡도를 최소화하는 레벨 이동 및 래칭 기능을 포함하는 검출 증폭기 회로를 제공하는데 있다.
이들 및 부가적인 목적은 본 발명의 다양한 양태에 의해 달성되며, 여기에서 본 발명의 한 양태는 제 1 및 제 2 신호 라인 사이의 차동 전압을 나타내는 래치된 논리 레벨 출력을 제공하는 검출 증폭기로서,
활성화되는 제 1 제어 신호에 응답하여, 제 1 및 제 2 신호 라인 사이의 차동 전압을 나타내는 제 1 및 제 2 노드 양단의 차동 전압을 생성하기 위한, 제 1 및 제 2 신호 라인에 연결된 제 1의 수단과,
상기 제 1 제어 신호가 초기에 활성화된 후 활성화되는 제 2 제어 신호에 응답하여 제 1 기준 전압을 상기 제 1 및 제 2 노드에 연결하여 상기 제 1 수단이 상기 제 1 및 제 2 노드 양단의 차동 전압의 생성을 중지하도록 하는, 상기 제 1 및 제 2 노드에 연결된 제 2의 수단과,
래치된 논리 레벨 출력의 논리 상태가 상기 제 1 수단에 의해 생성된 차동 전압에 의해 결정되고, 래치된 논리 레벨 출력의 전압 레벨이 상기 제 2 수단에 의해 상기 제 1 및 제 2 노드에 연결된 상기 제 1 기준 전압에 의해 결정되도록, 래치된 논리 레벨 출력을 제공하기 위한, 상기 제 1 및 제 2 노드에 연결된 제 3의 수단을 포함하는 검출 증폭기이다.
본 발명의 다른 양태는 메모리 셀의 프로그램된 상태를 검출하기 위한 검출 증폭기로서,
상기 메모리 셀과 접속된 제 1 데이터 라인에 연결된 소스, 드레인 및 게이트를 구비한 제 1 트랜지스터와,
상기 메모리 셀과 접속된 제 2 데이터 라인에 연결된 소스, 드레인 및 게이트를 구비한 제 2 트랜지스터와,
활성화되는 제 1 제어 신호에 응답하여, 제 1 기준 전압을 제 1 및 제 2 트랜지스터의 드레인에 연결하기 위한 제 1 스위칭 수단과,
제 1 제어 신호가 초기에 활성화된 후 활성화되는 제 2 제어 신호에 응답하여, 상기 제 1 기준 전압을 제 1 및 제 2 트랜지스터의 소스에 연결하기 위한 제 2 스위칭 수단과,
입력 및 출력과, 상기 제 1 트랜지스터의 소스에 연결된 제 1 전원 입력을 구비한 제 1 인버터와,
상기 제 1 인버터의 출력에 연결된 입력, 상기 제 1 인버터의 입력에 연결된 출력, 및 상기 제 2 트랜지스터의 소스에 연결된 제 2 전력 입력을 구비하여, 데이터 래치로부터의 상기 제 1 및 제 2 인버터가 제 2 제어 신호가 활성일 때 상기 메모리 셀의 프로그램된 상태를 나타내는 논리 레벨 출력을 래칭하도록 하는, 제 2 인버터를 포함하는 검출 증폭기이다.
본 발명의 또 다른 양태는 제 1 및 제 2 데이터 라인 사이의 전압 차이를 나타내는 래치된 데이터 출력을 생성하는 방법으로서,
제 1 인버터의 출력을 제 2 인버터의 입력에 연결하고, 상기 제 1 인버터의 입력을 상기 제 2 인버터의 출력에 연결함으로써 데이터 래치를 형성하는 단계로서, 상기 제 1 인버터는, 상기 제 1 인버터의 입력을 형성하기 위해 제 1 p-MOS 트랜지스터의 게이트를 제 1 n-MOS 트랜지스터의 게이트와 함께 연결하고, 상기 제 1 인버터의 출력을 형성하기 위해 제 1 p-MOS 트랜지스터와 제 1 n-MOS 트랜지스터의 드레인을 함께 연결함으로써 형성되는데 상기 제 1 p-MOS 트랜지스터의 소스는 상기 제 1 인버터의 기준 전압 입력으로 작용하고, 상기 제 2 인버터는 상기 제 2 인버터의 입력을 형성하기 위해 제 2 p-MOS 트랜지스터와 제 2 n-MOS 트랜지스터의 게이트를 함께 연결하고, 상기 제 2 인버터의 출력을 형성하기 위해 제 2 p-MOS 트랜지스터와 제 2 n-MOS 트랜지스터의 드레인을 함께 연결함으로써 형성되고, 상기 제 2 p-MOS 트랜지스터의 소스는 상기 제 2 인버터의 기준 전압 입력으로 작용하는 데이터 래치를 형성하는 단계와,
활성중인 제 1 제어 신호에 응답하여, 상기 제 1 데이터 라인에 대응하는 제 1 전압을 상기 제 1 인버터의 기준 전압 입력에 연결하고, 상기 제 2 데이터 라인에 대응하는 제 2 전압을 상기 제 2 인버터의 기준 전압 입력에 연결하는 단계와,
상기 제 1 제어 신호가 초기에 활성화된 후 활성화되는 제 2 제어 신호에 응답하여, 기준 전압을 상기 제 1 및 제 2 인버터의 기준 전압 입력에 연결하여, 래치된 데이터 출력의 논리 상태가 상기 제 1 및 제 2 데이터 라인에 각각 대응하는 상기 제 1 및 제 2 전압의 차이 값에 의해 결정되고, 상기 래치된 데이터 출력의 전압 레벨은 상기 기준 전압에 의해 결정되도록 함으로써, 상기 제 1 및 제 2 인버터의 출력에서 상기 제 1 및 제 2 데이터 라인 사이의 전압 차이 값을 나타내는 래치된 데이터 출력을 생성하는 단계를 포함하는 래치된 데이터 출력을 생성하는 방법이다.
본 발명의 다양한 양태의 부가적인 목적, 특성 및 장점은 첨부된 도면을 참조하여 설명되는 양호한 실시예의 다음 설명으로부터 명백해질 것이다.
검출 증폭기 회로는 많은 회로 응용에 유용하다. 이들은 예컨대, 개별 메모리 셀에 연결된 비트 라인 쌍 사이의 전압 차를 검출함으로써 메모리 셀의 프로그램된 상태를 판독하기 위한 메모리 판독에 유용하다. 다른 예로서, 이들은 두 개의 전압 사이의 전압 차를 검출함으로써 한 데이터 라인 상의 전압을 다른 전압과 비교하기 위한 비교기 회로 내에서 유용하다.
도 2는, 제 1 및 제 2 데이터 입력(din1,din2)을 수신하고, 제어 신호(Φ0,Φ1,Φ2)에 따라서 제 1 및 제 2 데이터 입력(din1, din2)사이의 차동 전압에 의해 결정된 논리 상태를 갖는 제 1 및 제 2 래치된 데이터 출력(dout1, dout2)과, 하이 및 로우 기준 전압(Vdd, GND)에 의해 결정된 전압 레벨을 생성하는 검출 증폭기 회로(10)를 도시한다. 제 1 및 제 2 데이터 입력(din1, din2)은 통상적으로 각각 제 1 및 제 2 데이터 라인(예컨대, 도 1에서 6-1, 6-2)을 통해 예컨대, 메모리 셀(예컨대, 도 1의 5)과 같은 아날로그 회로로부터 수신되고, 제 1 및 제 2 래치된 데이터 출력(dout1, dout2)은 통상적으로 각각 제 1 및 제 2 출력 데이터 라인(예컨대, 도 1에서 7-1, 7-2)을 통해 예컨대, 마이크로 프로세서(예컨대, 도 1의 8)와 같은 디지털 회로에 제공된다.
p-MOS FET(102), n-MOS FET(106) 및 n-MOS FET(108)을 포함하는 제 1 스테이지 즉, 차동 입력 회로는 제 1 및 제 2 데이터 입력(din1, din2)을 수신하고, 활성 상태(로우)인 제 1 제어 신호(Φ1)에 따라서 제 1 및 제 2 데이터 입력(din1, din2) 사이의 전압 차를 나타내는 제 1 및 제 2 노드(110, 112) 양단의 차동 전압을 생성한다. p-MOS FET(102)는 제 1 제어 신호(Φ1)에 연결된 게이트, 높은 상태의 기준 전압(Vdd)에 연결된 소스 및 노드(104)에서 n-MOS FET(106, 108)에 함께 연결된 드레인을 구비한다. n-MOS FET(106)는 제 1 데이터 입력(din1)에 연결된 게이트, p-MOS FET(102)의 드레인에 연결된 드레인 및 노드(110)에 연결된 소스를 구비한다. n-MOS FET(108)는 제 2 데이터 입력(din2)에 연결된 게이트, p-MOS FET(102)의 드레인에 드레인 및 노드(112)에 연결된 소스를 구비한다.
제 1 제어 신호(Φ1)가 비활성 상태(하이)(HIGH)인 동안, p-MOS FET(102)는 턴오프되어 노드(104)가 플로트(float)상태가 되게 한다. 그러나, 제 1 제어 신호(Φ1)가 활성 상태(로우)(LOW)가 될 때, p-MOS FET(102)는 턴온되어 높은 기준 전압(Vdd)을 n-MOS FET(106, 108)의 드레인에 연결한다. 그 후 즉시, n-MOS FET(106, 108)가 턴온되는 것과 함께, n-MOS FET(106)의 소스(즉, 제 1 노드(110))에서의 전압은 n-MOS FET(106)의 임계 전압보다 낮은 n-MOS FET(106)의 게이트에서의 전압과 동일하게 되고, n-MOS FET(108)의 소스(즉, 제 2 노드(112))에서의 전압은 n-MOS FET(108)의 임계 전압보다 낮은 n-MOS FET(108)의 게이트에서의 전압과 동일하게 된다. n-MOS FET(106, 108)의 임계 전압이 양호하게 동일하므로(즉, 두 트랜지스터가 부합),제 1 및 제 2 노드(110, 112) 양단의 제 1 스테이지에 의해 생성된 전압 차는 실질적으로 제 1 및 제 2 데이터 입력(din1, din2) 사이의 전압 차와 동일하다.
p-MOS FET(128, 130)를 포함하는 2 스테이지 즉, 풀업 회로는 활성 상태인 제 2 제어 신호(Φ2)에 따라서 높은 상태의 전압(Vdd)을 제 1 및 제 2 노드(110, 112) 모두에 연결한다. 특히, p-MOS FET(128, 130)의 소스는 높은 기준 전압(Vdd)에 연결되고, p-MOS FET(128, 130)의 게이트는 제 2 제어 신호(Φ2)에 연결되며, p-MOS FET(128)의 드레인은 노드(110)에 연결되고, p-MOS FET(130)의 드레인은 노드(112)에 연결된다. 제 2 제어 신호(Φ2)의 타이밍은, 제 1 제어 신호(Φ1)의 초기 활성화에 뒤이은 유한 기간(즉, 시간 지연) 이후, 양호하게 활성 상태(로우)가 되도록 한다. 유한 기간의 지속 기간은 회로 설계의 시뮬레이션중, 출력 데이터의 잘못된 래칭이 검출 증폭기 회로(10)에 의해 회피되도록, 선택된다.
p-MOS FET(114, 116)와 n-MOS FET(118, 120)를 포함하는 제 3의 스테이지 즉, 래칭 회로는, 제 1 및 제 2 스테이지에 의해 제 1 및 제 2 노드(110, 112) 상에 제공된 전압에 따라서, 제 1 및 제 2 래치된 데이터 출력(dout1, dout2)을 생성하고 래치한다. 상기 래칭 회로는 제 1 및 제 2 교차 접속된 인버터로 양호하게 구성되고, 여기에서 상기 제 1 인버터의 출력은 상기 제 2 인버터의 입력에 연결되고, 상기 제 2 인버터의 출력은 상기 제 1 인버터의 입력에 연결된다. 상기 제 1 인버터는 p-MOS FET(114)와 n-MOS FET(118)을 포함하고, 여기에서 p-MOS FET(114)의 소스는 상기 제 1 노드(110)에 연결되고, n-MOS FET(118)의 소스는 낮은 상태의 기준 전압(GND)에 연결되고, p-MOS FET(114)와 n-MOS FET(118)의 게이트는 상기 제 1 인버터의 입력을 형성하기 위해 함께 연결되고, p-MOS FET(114)와 n-MOS FET(118)의 드레인은 상기 제 1 인버터의 출력을 형성하기 위해 함께 연결된다. 상기 제 2 인버터는 p-MOS FET(116)와 n-MOS FET(120)을 포함하고, 여기에서 p-MOS FET(116)의 소스는 상기 제 2 노드(112)에 연결되고, n-MOS FET(120)의 소스는 낮은 상태의 기준 전압(GND)에 연결되며, p-MOS FET(116)와 n-MOS FET(120)의 게이트는 상기 제 2 인버터의 입력을 형성하기 위해 함께 연결되고, p-MOS FET(116)와 n-MOS FET(120)의 드레인은 상기 제 2 인버터의 출력을 형성하기 위해 함께 연결된다.
p-MOS FET(132)와 n-MOS FET(134)를 포함하는 등화(equalizing) 회로는, 활성 상태(로우)가 되는 제 3 제어 신호(Φ0)에 따라서, 노드(136, 138)에서 각각 제 1 및 제 2 데이터 출력(dout1, dout2)에 연결된 데이터 라인(도시 안됨)상의 전압을 등화시킨다. 특히, p-MOS FET(132)와 n-MOS FET(134)는, 제 3 제어 신호(Φ0)가 활성 상태(로우)일 때 노드(136, 138)를 쇼트(연결)시키는 전송 게이트를 형성하고, 제 3 제어 신호(Φ0)가 비활성 상태(하이)일 때 서로 노드(136, 138)를 분리(연결 해제)시킨다. 제 3 제어 신호(Φ0)의 타이밍은, 전력을 절약하기 위해 제 1 및 제 2 제어 신호(Φ1, Φ2)가 비활성 상태(하이)일 때, 양호하게 활성 상태(로우)가 되도록 한다. 양호하게 제 3 제어 신호(Φ0)는 입력에 연결된 제 1 제어 신호(Φ1)를 갖는 인버터(도시 안됨)의 출력에서 생성되어, 제 3 제어 신호(Φ0)는 제 1 제어 신호(Φ1)의 반전된 형태가 된다.
도 3은 검출 증폭기 회로(10)의 동작을 설명하기 위해 유용한 타이밍도를 도시한다. 시간(t0, t2) 사이에서, 검출 증폭기 회로(10)는 등화 모드로 동작하는데, 여기에서 제 1 및 제 2 데이터 라인(도시 안됨)상의 전압을 등화시키고, 상기 데이터 라인은 각각 제 1 및 제 2 데이터 출력(dout1, dout2)에 연결된다. 이 모드 중, 제 3 제어 신호(Φ0)는 활성 상태(로우)이고, 제 1 및 제 2 제어 신호(Φ1, Φ2)는 양호하게 비활성 상태(하이)가 된다. 제 1 및 제 2 제어 신호(Φ1, Φ2)를 비활성 상태(하이)가 되게 함으로써, p-MOS FET(102, 128, 130)는 턴오프되어 효과적으로 높은 상태의 전압(Vdd)을 회로부터 분리시킨다. 이것은 상기 회로내의 직류 전류의 흐름을 최소화하고, 결과적으로 상기 회로에 의해 소비되는 전력을 최소화한다. 반면, 제 3 제어 신호(Φ0)를 활성 상태(로우)가 되게 함으로써, p-MOS FET(132)와 n-MOS FET(134)는 모두 턴온되어, 제 1 및 제 2 데이터 라인(도시 안됨)을 효과적으로 노드(136, 138)에 함께 연결한다. 이것은 노드(136)(제 1 데이터 라인에 연결된)에서의 전압을 노드(138)(제 2 데이터 라인에 연결된)에서의 전압과 동일하게 한다.
시간(t1)에서, 입력 전압은 제 1 및 제 2 데이터 입력(din1, din2)상에 제공된다. 제 1 및 제 2 데이터 입력(din1, din2)상에 제공된 전압 사이의 차이는 검출 증폭기 회로(10)에 의해 래치된 출력 데이터의 논리 상태를 결정한다. 예컨대, 제 1 데이터 입력(din1)상에 제공된 전압이 5.0 볼트이고, 제 2 데이터 입력(din2)상에 제공된 전압이 4.7볼트이면(즉, 3.0볼트의 전압 차), 제 1 래치된 데이터 출력(dout1)은 양호하게 하이 논리 상태가 되고, 제 2 래치된 데이터 출력(dout2)은 양호하게 로우 논리 상태가 된다, 역으로 제 1 데이터 입력(din1)상에 제공된 전압이 4.7 볼트이고, 제 2 데이터 입력(din2)상에 제공된 전압이 5.0볼트이면(즉, -3.0볼트의 전압 차), 제 1 래치된 데이터 출력(dout1)은 양호하게 로우 논리 상태가 되고, 제 2 래치된 데이터 출력(dout2)은 양호하게 하이 논리 상태가 된다,
시간(t2, t3) 사이에서 검출 증폭기 회로(10)는 평가 모드로 동작하는데 제 1 및 제 2 노드(110, 112) 양단의 차동 전압을 생성하고, 상기 두 노드는 제 1 및 제 2 데이터 입력(din1, din2) 사이의 전압 차이를 나타낸다. 시간(t2)에서, 제 3 제어 신호(Φ0)는 p-MOS FET(132)와 n-MOS FET(134)를 턴오프시키는 비활성 상태(하이)가 되어, 노드(136)를 노드(138)로부터 분리시킨다. 시간(t2)에서 또는 이 직후에, 제 1 제어 신호(Φ1)는 활성 상태(로우)가 되어, p-MOS FET(102)를 턴온시킨다. 결과적으로, n-MOS FET(106, 108)는 턴온되고, 이들의 소스 양단의(즉, 제 1 및 제 2 노드(110, 112) 양단) 차동 전압은 이들에 게이트 양단(즉, 제 1 및 제 2 데이터 입력(din1, din2) 양단)에 인가된 차동 전압을 따르게 된다.
특히, n-MOS FET(106)의 게이트 상의 전압이 5.0 볼트이고, n-MOS FET(106)의 임계 전압이 1.0 볼트이면, n-MOS FET(106)의 소스(및 제 1 노드(110))상의 전압은 4.0 볼트(즉,Vsource= Vgate- Vthreshold)가 된다. 마찬가지로, n-MOS FET(108)의 게이트 상의 전압이 4.7 볼트이고, n-MOS FET(108)의 임계 전압이 1.0 볼트이면, n-MOS FET(108)의 소스(및 제 2 노드(112))상의 전압은 3.7 볼트(즉,Vsource= Vgate- Vthreshold)가 된다. 또한, 검출 증폭기 회로(10)의 래칭 회로를 포함하는 제 1 및 제 2 인버터 각각의 전원 입력(즉, 제 1 및 제 2 노드(110, 112))에 인가되는 차동 전압으로 인해, 대응 차동 전압은 교차 접속된 인버터의 각 출력(dout1, dout2) 양단에 출력된다. 상기 예에 연속하여, 제 1 노드(110)상의 전압이 4.7볼트가 되고, 제 2 노드(112)상의 전압이 3.7볼트가 되면, 제 1 인버터는 효과적으로 제 2 인버터를 압도하여(이들의 크기를 동일 크기로 간주하면), 제 1 출력(dout1)은, 제 1 노드(110)에 인가된 전압에 의해 제한되는 논리 전압을 갖고, n-MOS FET(106)의 소스로부터 p-MOS FET(114) 양단의 보다 적은 전압 강하를 갖는 하이 논리 상태로 상승하도록 하고, 제 2 출력(dout2)은 적절히 낮은 상태의 기준 전압(GND)에 의해 결정되는 논리 전압을 갖는 로우 상태가 되도록 한다. 역으로, 제 2 노드(112)상의 전압이 4.7볼트가 되고, 제 1 노드(110)상의 전압이 3.7볼트가 되면, 제 2 인버터는 효과적으로 제 1 인버터를 압도하여(이들의 크기를 동일 크기로 간주하면), 제 2 출력(dout2)은, 노드(112)에 인가된 전압에 의해 제한되는 논리 전압을 갖고, n-MOS FET(108)의 소스로부터 p-MOS FET(116) 양단의 보다 적은 전압 강하를 갖는 하이 논리 상태로 상승하도록 하고, 제 1 출력(dout1)은 적절히 낮은 상태의 기준 전압(GND)에 의해 결정되는 논리 전압을 갖는 로우 상태가 되도록 한다.
시간(t3, t4) 사이에서 검출 증폭기 회로(10)는 데이터 래칭 모드로 동작하는데, 하이 논리 상태로 상승하는 출력(dout1 또는 dout2)이 상승하는 속도를 가속시키고, 하이 논리 상태로 상승하는 출력(dout1 또는 dout2)이 상승하려는 전압 레벨을 증가시키고, 하이 논리 상태로 상승하는 출력(dout1 또는 dout2)을 증가된 전압 레벨에서의 하이 논리 상태로 래칭함으로써 또한 낮은 논리 상태가 되게 되는 출력(dout2와 dout1)을 실질적으로 낮은 상태의 기준 전압(GND)과 동일한 전압 레벨에서의 낮은 논리 상태로 래칭함으로써 래치된 데이터 출력을 생성하고, 상기 래칭 모드중 회로에 의해 소모되는 전력을 최소화하기 위해 회로를 통해 흐르는 직류 전류를 최소화한다.
시간(t3)에서, 제 2 제어 신호(Φ2)는 활성 상태(로우)가 되어 p-MOS FET(128)이 턴온되게 하고, 결과적으로 높은 상태의 기준 전압(Vdd)은 제 1 노드(110)에 연결되고, p-MOS FET(130)는 턴온되어 높은 상태의 기준 전압(Vdd)이 제 2 노드(112)에 연결된다. p-MOS FET(114)와 n-MOS FET(118)를 포함하는 제 1 인버터의 전원 입력(즉, 제 1 노드(110))은 높은 상태의 기준 전압(Vdd)으로 풀업(pull-up)되고, p-MOS FET(116)와 n-MOS FET(120)을 포함하는 제 2 인버터의 전원 입력(즉, 제 2 노드(112))도 높은 상태의 기준 전압(Vdd)으로 풀업되고, n-MOS FET(106, 108)는 통상적으로 턴오프된다. 결과적으로, 하이 논리 상태로 상승하는 인버터의 출력(dout1 또는 dout2)은, 검출 증폭기 회로(10)의 차동 입력 회로의 대응하는 n-MOS 트랜지스터(도 2의 106 또는 108)의 소스에서의 전압 대신에, 높은 상태의 기준 전압(Vdd)을 향해 상승하고, p-MOS FET(128, 130)를 통해 제공되는 부가적인 전류 때문에 평가 모드 중에서보다 빠른 속도로 상승한다.
부가적으로, 검출 증폭기 회로(10)를 통해 흐르는 직류 전류는 회로의 전력 소모를 최소화하기 위하여 데이터 래칭 모드 중 최소화된다. 특히, 데이터 래칭 모드 중, 검출 증폭기 회로(10)의 p-MOS FET(102)와 n-MOS FET(106, 108)를 포함하는 차동 입력 회로와, 검출 증폭기 회로(10)의 p-MOS FET(114, 116)와 n-MOS FET(118, 120)를 포함하는 래칭 회로를 통해서는 통상적으로 어떠한 직류 전류도 흐르지 않는다. n-MOS FET(106, 108)가 통상적으로 턴오프되기 때문에 차동 입력 회로를 통해 어떠한 직류 전류도 흐르지 않는다. 예컨대, 높은 상태의 기준 전압(Vdd)이 5.0볼트이고, n-MOS FET(106, 108)의 게이트상의 전압은 각각 5.0 및 4.7 볼트이고, n-MOS FET(106, 108)의 각 임계 전압은 1.0 볼트라면, n-MOS FET(106, 108)은 턴오프된다. 이 예에 있어서, n-MOS FET(106, 108)는 이들의 게이트 전압이 그들의 소스 전압을 임계 전압 이상으로 초과하지 않기 때문에 둘 모두 턴오프된다. 제 1 및 제 2 인버터의 각각을 포함하는 직렬 연결된 p-MOS 및 n-MOS FET를 통해 어떠한 직류 전류가 흐르지 않기 때문에, 래칭 회로를 통해 어떠한 직류 전류도 흐르지 않는다. 예컨대, p-MOS FET(114)가 턴온되면, n-MOS FET(118)가 턴오프되고, p-MOS FET(114)와 n-MOS FET(118)를 포함하는 제 1 인버터를 통해 어떠한 직류 전류도 흐르지 않는다. 역으로, p-MOS FET(114)가 턴오프되면, n-MOS FET(118)가 턴온되어, 또 다시 어떠한 직류 전류도 제 1 인버터를 통해 흐르지 않는다. 유사한 예가 검출 증폭기 회로(10)의 래칭 회로의 p-MOS FET(116)와 n-MOS FET(120)을 포함하는 제 2 인버터에 대해 구성될 수 있다.
시간(t4 내지 t8)중에, 검출 증폭기 회로(10)의 상술한 동작은 반복되는데, 제 1 및 제 2 데이터 입력(din1, din2)과 검출 증폭기 회로(10)에 인가되는 전압이 반전되는 점이 다르다. 도 3에 도시된 바와 같이, 제 1 및 제 2 데이터 입력(din1, din2)에 인가되는 전압을 반전시킴으로써, 래치된 데이터 출력(dout1, dout2)이 반전된다. 특히, 시간 기간(t0 내지 t4)에 의해 표시되는 제 1 주기 내에서 도시되는 바와 같이, 5.0 및 4.7 볼트가 각각 예컨대 제 1 및 제 2 데이터 입력(din1, din2)에 인가될 때, 제 1 래치된 데이터 출력(dout1)은 하이 논리 상태(예, 5.0볼트의 논리 레벨 전압)로 래치되고 제 2 래치된 데이터 출력(dout2)은 로우 논리 상태(예, 0.0볼트의 논리 레벨 전압)로 래치되며, 시간 기간(t4 내지 t8)에 의해 표시되는 제 2 주기 내에서 도시되는 바와 같이, 4.7 및 5.0 볼트의 각 전압이 각각 제 1 및 제 2 데이터 입력(din1, din2)에 인가될 때, 제 1 래치된 데이터 출력(dout1)은 로우 논리 상태로 래치되고 제 2 래치된 데이터 출력(dout2)은 하이 논리 상태로 래치된다.
도 4는 비교를 위하여 예컨대 도 1에 도시된 바와 같은 종래 기술의 회로에 대응하는 래치된 신호 응답(206, 306)과 검출 증폭기 회로(10)에 대응하는 래치된 신호 응답(202, 302)을 도시한다. 도 1의 종래 기술의 회로보다 보다 적은 직류 전류를 도시하는 것에 덧붙여, 검출 증폭기 회로(10)는, 출력 데이터를 래칭할 때 검출 증폭기 회로(10)의 p-MOS FET(128, 130)를 포함하는 제 2 스테이지, 즉 풀업 회로에 의해 제공되는 부가적인 전류로 인해, 도 1의 종래 기술의 회로보다 빠르게 래치된 신호 응답(202, 302)을 제공한다. 신호 응답(204)은 예로서 p-MOS FET(128, 130)를 포함하는 풀업 회로가 없을 경우의 검출 증폭기 회로(10)의 응답을 도시한다.
본 발명의 다양한 양태가 양호한 실시예를 참조하여 설명되었지만, 본 발명은 부가된 특허청구범위의 완전한 범주 내에서 완전히 보호받을 권리가 있음을 이해해야 한다.

Claims (16)

  1. 제 1 및 제 2 신호 라인 사이의 차동 전압을 나타내는 래치된 논리 레벨 출력을 제공하는 검출 증폭기 회로에 있어서,
    활성화되는 제 1 제어 신호에 응답하여, 상기 제 1 및 제 2 신호 라인 사이의 상기 차동 전압을 나타내는 제 1 및 제 2 노드 양단의 차동 전압을 생성하기 위하여, 상기 제 1 및 제 2 신호 라인에 연결된 제 1 수단과,
    상기 제 1 제어 신호가 초기에 활성화된 후 활성화되는 제 2 제어 신호에 응답하여, 제 1 기준 전압을 상기 제 1 및 제 2 노드에 연결하여 상기 제 1 수단이 상기 제 1 및 제 2 노드 양단의 차동 전압의 생성을 중지하도록 하기 위하여, 상기 제 1 및 제 2 노드에 연결된 제 2의 수단과,
    상기 래치된 논리 레벨 출력의 논리 상태가 상기 제 1 수단에 의해 생성된 상기 차동 전압에 의해 결정되고, 상기 래치된 논리 레벨 출력의 전압 레벨이 상기 제 2 수단에 의해 상기 제 1 및 제 2 노드에 연결된 상기 제 1 기준 전압에 의해 결정되도록 상기 래치된 논리 레벨 출력을 제공하기 위하여, 상기 제 1 및 제 2 노드에 연결된 제 3의 수단을 포함하는 것을 특징으로 하는 검출 증폭기 회로.
  2. 제 1항에 있어서, 상기 제 1 수단은,
    상기 제 1 노드에 연결된 소스, 드레인 및 상기 제 1 신호 라인에 연결된 게이트를 구비한 제 1 트랜지스터와,
    상기 제 2 노드에 연결된 소스, 드레인 및 상기 제 2 신호 라인에 연결된 게이트를 구비한 제 2 트랜지스터와,
    활성 상태인 상기 제 1 제어 신호에 응답하여, 상기 기준 전압을 상기 제 1 및 제 2 트랜지스터의 상기 드레인에 연결하기 위한 제 1 스위칭 수단을 포함하는 것을 특징으로 하는 검출 증폭기 회로.
  3. 제 1항에 있어서, 상기 제 2 수단은,
    상기 제 1 기준 전압에 연결된 소스, 상기 제 1 노드에 연결된 드레인 및 상기 제 2 제어 신호에 연결된 게이트를 구비한 제 1 트랜지스터와,
    상기 제 1 기준 전압에 연결된 소스, 상기 제 2 노드에 연결된 드레인 및 상기 제 2 제어 신호에 연결된 게이트를 구비한 제 2 트랜지스터를 포함하는 것을 특징으로 하는 검출 증폭기 회로.
  4. 제 1항에 있어서, 상기 제 3 수단은,
    상기 제 1 노드상의 전압에 의해 동작하고, 하나의 입력과 출력을 갖는 제 1 인버터와,
    상기 제 2 노드상의 전압에 의해 동작하고, 하나의 입력과 출력을 갖는 제 2 인버터로서, 상기 제 1 인버터의 상기 입력은 상기 제 2 인버터의 상기 출력에 연결되고, 상기 제 2 인버터의 상기 입력은 상기 제 1 인버터의 출력에 연결되어, 상기 제 1 및 제 2 인버터가, 상기 제 2 제어 신호가 활성일 때, 상기 논리 레벨 출력을 래칭하는 데이터 래치를 구성하도록 하는, 제 2의 인버터를 포함하는 것을 특징으로 하는 검출 증폭기 회로.
  5. 제 4항에 있어서, 제 3 제어 신호가 활성일 때, 상기 제 1 및 제 2 인버터의 상기 출력상의 각 전압을 등화(equalizing)시키기 위하여, 제 3 제어 신호에 응답하고, 상기 제 1 및 제 2 인버터의 상기 출력에 연결된 등화 수단을 더 포함하는 것을 특징으로 하는 검출 증폭기 회로.
  6. 제 5항에 있어서, 상기 제 3 제어 신호는 상기 제 1 제어 신호의 반전된 형태인 것을 특징으로 하는 검출 증폭기 회로.
  7. 제 1항에 있어서, 상기 제 1 수단은,
    상기 제 1 기준 전압에 연결된 소스, 상기 제 1 제어 신호에 연결된 게이트 및 드레인을 구비한 제 1 p-MOS 트랜지스터와,
    상기 제 1 p-MOS 트랜지스터의 상기 드레인에 연결된 드레인, 상기 제 1 신호 라인에 연결된 게이트 및 상기 제 1 노드에 연결된 소스를 구비한 제 1 n-MOS 트랜지스터와,
    상기 제 1 p-MOS 트랜지스터의 상기 드레인에 연결된 드레인, 상기 제 2 신호 라인에 연결된 게이트 및 상기 제 2 노드에 연결된 소스를 구비한 제 2 n-MOS 트랜지스터를 포함하는 것을 특징으로 하는 검출 증폭기 회로.
  8. 제 7항에 있어서, 상기 제 2 수단은,
    상기 제 1 기준 전압에 연결된 소스, 상기 제 2 제어 신호에 연결된 게이트 및 상기 제 1 노드에 연결된 드레인을 구비한 제 2 p-MOS 트랜지스터와,
    상기 제 1 기준 전압에 연결된 소스, 상기 제 2 제어 신호에 연결된 게이트 및 상기 제 2 노드에 연결된 드레인을 구비한 제 3 p-MOS 트랜지스터를 포함하는 것을 특징으로 하는 검출 증폭기 회로.
  9. 제 8항에 있어서, 상기 제 3 수단은,
    상기 제 1 노드에 연결된 소스와, 게이트 및 드레인을 구비한 제 4 p-MOS 트랜지스터와, 상기 제 4 p-MOS 트랜지스터의 상기 드레인에 연결된 드레인, 상기 제 4 p-MOS 트랜지스터의 상기 게이트에 연결된 게이트 및 제 2 기준 전압에 연결된 소스를 구비한 제 3의 n-MOS 트랜지스터를 포함하는 제 1 인버터로서, 상기 제 4 p-MOS 트랜지스터와 상기 제 3 n-MOS 트랜지스터의 상기 연결된 게이트는 상기 제 1 인버터의 입력을 형성하고, 상기 제 4 p-MOS 트랜지스터와 상기 제 3 n-MOS 트랜지스터의 상기 연결된 드레인은 상기 제 1 인버터의 출력을 형성하는, 제 1 인버터와,
    상기 제 2 노드에 연결된 소스와, 게이트 및 드레인을 구비한 제 5 p-MOS 트랜지스터와, 상기 제 5 p-MOS 트랜지스터의 상기 드레인에 연결된 드레인, 상기 제 5 p-MOS 트랜지스터의 상기 게이트에 연결된 게이트 및 제 2 기준 전압에 연결된 소스를 구비한 제 4의 n-MOS 트랜지스터를 포함하는 제 1 인버터로서, 상기 제 5 p-MOS 트랜지스터와 상기 제 4 n-MOS 트랜지스터의 상기 연결된 게이트는 상기 제 2 인버터의 입력을 형성하고, 상기 제 5 p-MOS 트랜지스터와 상기 제 4 n-MOS 트랜지스터의 상기 연결된 드레인은 상기 제 2 인버터의 출력을 형성하고, 상기 제 1 인버터의 상기 출력은 상기 제 2 인버터의 상기 입력에 연결되고, 상기 제 2 인버터의 상기 출력은 상기 제 1 인버터의 상기 입력에 연결되어, 상기 제 1 및 제 2 인버터가 상기 제 2 제어 신호가 활성일 때 상기 래치된 논리 레벨 출력을 래치하는 데이터 래치를 형성하는, 제 2 인버터를 포함하는 것을 특징으로 하는 검출 증폭기 회로.
  10. 제 9항에 있어서, 상기 제 2 인버터의 상기 출력에 연결된 드레인, 제 3 제어 신호에 연결된 게이트 및 상기 제 1 인버터의 상기 출력에 연결된 소스를 구비한 제 5 n-MOS 트랜지스터와,
    상기 제 2 인버터의 상기 출력에 연결된 소스, 상기 제 3 제어 신호의 반전된 형태에 연결된 게이트 및 상기 제 1 인버터의 상기 출력에 연결된 드레인을 구비하여, 상기 제 1 인버터의 상기 출력상의 전압이, 상기 제 3 제어 신호가 활성 상태일 때, 상기 제 2 인버터의 상기 출력상의 전압과 등화되도록 하는, 제 6 p-MOS 트랜지스터를 더 포함하는 것을 특징으로 하는 검출 증폭기 회로.
  11. 메모리 셀의 프로그램된 상태를 검출하기 위한 검출 증폭기에 있어서,
    소스 및 드레인과 상기 메모리 셀에 연결된 제 1 데이터 라인에 연결된 게이트를 구비한 제 1 트랜지스터와,
    소스 및 드레인과 상기 메모리 셀에 연결된 제 2 데이터 라인에 연결된 게이트를 구비한 제 2 트랜지스터와,
    활성 상태인 제 1 제어 신호에 응답하여, 제 1 기준 전압을 상기 제 1 및 제 2 트랜지스터의 상기 드레인에 연결하기 위한 제 1 스위칭 수단과,
    상기 제 1 제어 신호가 초기에 활성화된 후 활성화되는 제 2 제어 신호에 응답하여, 상기 제 1 기준 전압을 상기 제 1 및 제 2 트랜지스터의 상기 소스에 연결하기 위한 제 2 스위칭 수단과,
    입력 및 출력과 상기 제 1 트랜지스터의 상기 소스에 연결된 제 1 전원 입력을 구비한 제 1 인버터와,
    상기 제 1 인버터의 상기 출력에 연결된 입력, 상기 제 1 인버터의 상기 입력에 연결된 출력 및 상기 제 2 트랜지스터의 상기 소스에 연결된 제 2 전원 입력을 구비한 제 2 인버터로서, 상기 제 2 제어 신호가 활성일 때, 상기 제 1 및 제 2 인버터는 상기 메모리 셀의 상기 프로그램된 상태를 나타내는 논리 레벨 출력을 래칭하는 데이터 래치를 형성하는, 제 2 인버터를 포함하는 것을 특징으로 하는 검출 증폭기.
  12. 제 11항에 있어서, 상기 제 1 및 제 2 제어 신호를 활성화시키기 전에 활성화된 제 3 제어 신호에 응답하고, 상기 제 1 및 제 2 인버터의 상기 출력에 연결되어, 상기 제 3 제어 신호가 활성일 때, 상기 제 1 및 제 2 인버터의 상기 출력상의 각 전압을 등화시키기 위한 등화 수단을 더 포함하는 것을 특징으로 하는 검출 증폭기 회로.
  13. 제 12항에 있어서, 상기 제 3 제어 신호는 상기 제 1 제어 신호의 반전된 형태인 것을 특징으로 하는 검출 증폭기 회로.
  14. 제 1 및 제 2 데이터 라인 사이의 전압 차이를 나타내는 래치된 데이터 출력을 생성하는 방법에 있어서,
    제 1 인버터의 출력을 제 2 인버터의 입력에 연결하고, 상기 제 1 인버터의 입력을 상기 제 2 인버터의 출력에 연결함으로써 데이터 래치를 형성하는 단계로서, 상기 제 1 인버터는, 상기 제 1 인버터의 입력을 형성하기 위해 제 1 p-MOS 트랜지스터와 제 1 n-MOS 트랜지스터의 게이트를 함께 연결하고, 상기 제 1 인버터의 출력을 형성하기 위해 상기 제 1 p-MOS 트랜지스터와 상기 제 1 n-MOS 트랜지스터의 드레인을 함께 연결함으로써 형성되는데, 상기 제 1 p-MOS 트랜지스터의 소스는 상기 제 1 인버터의 기준 전압 입력으로 작용하고, 상기 제 2 인버터는, 상기 제 2 인버터의 입력을 형성하기 위해 제 2 p-MOS 트랜지스터와 제 2 n-MOS 트랜지스터의 게이트를 함께 연결하고, 상기 제 2 인버터의 출력을 형성하기 위해 상기 제 2 p-MOS 트랜지스터와 상기 제 2 n-MOS 트랜지스터의 드레인을 함께 연결함으로써 형성되고, 상기 제 2 p-MOS 트랜지스터의 소스는 상기 제 2 인버터의 기준 전압 입력으로 작용하는, 데이터 래치를 형성하는 단계와,
    활성중인 제 1 제어 신호에 응답하여, 상기 제 1 데이터 라인에 대응하는 제 1 전압을 상기 제 1 인버터의 상기 기준 전압 입력에 연결하고, 상기 제 2 데이터 라인에 대응하는 제 2 전압을 상기 제 2 인버터의 상기 기준 전압 입력에 연결하는 단계와,
    상기 제 1 제어 신호가 초기에 활성화된 후 활성화되는 제 2 제어 신호에 응답하여, 기준 전압을 상기 제 1 및 제 2 인버터의 상기 기준 전압 입력에 연결하여, 상기 래치된 데이터 출력의 논리 상태가 상기 제 1 및 제 2 데이터 라인에 각각 대응하는 상기 제 1 및 제 2 전압의 차이에 의해 결정되고, 상기 래치된 데이터 출력의 전압 레벨은 상기 기준 전압에 의해 결정되도록 함으로써, 상기 제 1 및 제 2 인버터의 출력에서 상기 제 1 및 제 2 데이터 라인 사이의 상기 전압 차이를 나타내는 상기 래치된 데이터 출력을 생성하는 단계를 포함하는 것을 특징으로 하는 래치된 데이터 출력 생성 방법.
  15. 제 14항에 있어서, 상기 제 1 인버터의 상기 출력을 제 1 출력 데이터 라인에 연결하고, 상기 제 2 인버터의 상기 출력을 제 2 출력 데이터 라인에 연결하는 단계와,
    활성 상태인 제 3 제어 신호에 응답하여 상기 제 1 및 제 2 출력 데이터 라인상의 각각 전압을 등화시키는 단계를 더 포함하는 것을 특징으로 하는 래치된 데이터 출력 생성 방법.
  16. 제 15항에 있어서, 상기 제 1 제어 신호를 반전시킴으로써 상기 제 3 제어 신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 래치된 데이터 출력 생성 방법.
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