JPS58154925A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
- Publication number
- JPS58154925A JPS58154925A JP3769682A JP3769682A JPS58154925A JP S58154925 A JPS58154925 A JP S58154925A JP 3769682 A JP3769682 A JP 3769682A JP 3769682 A JP3769682 A JP 3769682A JP S58154925 A JPS58154925 A JP S58154925A
- Authority
- JP
- Japan
- Prior art keywords
- current
- switches
- pulse
- logical
- glitch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデジタル値をアナログ値に変換するＤ／Ａ変侠
器に関するもので、高速Ｄ／Ａ変換器で特に問題となる
グリツチの発生を抑制したＤ／Ａ変換器に関する。
器に関するもので、高速Ｄ／Ａ変換器で特に問題となる
グリツチの発生を抑制したＤ／Ａ変換器に関する。
近年、ビデオ回路のデジタル化に伴い、デジタル入力を
ビデオ信号に変換する高速のＤ／Ａ変換器の開発が急務
とされている。現在、各種のＤ／Ａ変換器が市場に出て
いるが、殆んどの場合グリッジを発生し所定のＳ／Ｎ比
が得られないばかりかＤ／Ａ変換器によシ再生さ扛た映
像は画面上に不用な縞を発生したり偽輪郭と呼ばｎる現
象を発生させる。通常このグリッジを防止するため、ハ
イブリッド型Ｄ／Ａ変換器においてはデグリッチャーと
呼ばｎる一種のサンプルホールド回Ｍｌ付加してグリッ
ジの発生を抑制したものが多いが、通常高速のサンプル
ホールド回路は作り一く、変換速度が目下２０Ｍサンダ
ル程度に制限さ扛ているのが塊状である。またサンプル
ホールド回路のモノリシック化は困難であり、このため
モノリシックＤ／Ａ変換器にはデグリッチャーが付加さ
れておらず、モノリシックのＤ／Ａ変換器はかなり大き
なグリッジを発生しているのが現状である。以上のよう
にグリッジの抑制は高速のＤ／Ａ変換器開発の重要なポ
イントであり、符にモノリシックＤ／Ａ変換器の開発に
不可欠なものである。
ビデオ信号に変換する高速のＤ／Ａ変換器の開発が急務
とされている。現在、各種のＤ／Ａ変換器が市場に出て
いるが、殆んどの場合グリッジを発生し所定のＳ／Ｎ比
が得られないばかりかＤ／Ａ変換器によシ再生さ扛た映
像は画面上に不用な縞を発生したり偽輪郭と呼ばｎる現
象を発生させる。通常このグリッジを防止するため、ハ
イブリッド型Ｄ／Ａ変換器においてはデグリッチャーと
呼ばｎる一種のサンプルホールド回Ｍｌ付加してグリッ
ジの発生を抑制したものが多いが、通常高速のサンプル
ホールド回路は作り一く、変換速度が目下２０Ｍサンダ
ル程度に制限さ扛ているのが塊状である。またサンプル
ホールド回路のモノリシック化は困難であり、このため
モノリシックＤ／Ａ変換器にはデグリッチャーが付加さ
れておらず、モノリシックのＤ／Ａ変換器はかなり大き
なグリッジを発生しているのが現状である。以上のよう
にグリッジの抑制は高速のＤ／Ａ変換器開発の重要なポ
イントであり、符にモノリシックＤ／Ａ変換器の開発に
不可欠なものである。
本発明においては、サンプルホールド１ｐｊＪ Ｍ ｋ
ｑｆ用せずに、殆んどグリッジを発生させないＤ／Ａ
変換器°と提供し、特に高速のモノリシックｉ） ／
Ａ変換器の大幅な特性向上を可能とするものである。
ｑｆ用せずに、殆んどグリッジを発生させないＤ／Ａ
変換器°と提供し、特に高速のモノリシックｉ） ／
Ａ変換器の大幅な特性向上を可能とするものである。
以下、初めにグリッジの発生原因について述べ、その問
題点を明かにして、次に本発明の概要全説明する。
題点を明かにして、次に本発明の概要全説明する。
第１図は２進化亘み電流源を有するＤ／Ａ変換器の回路
図であり、１対のトランジスタにより形成さｎた電流ス
イッチ１Ａ〜１Ｅ１２進化に重みづけさ扛た電匠源２Ａ
〜２Ｅ１論理入力端３Ａ〜３Ｅ、負荷抵抗４．出力端５
．動作電源６．論理しきい値電圧７から構成さ扛ている
。第１図の回路において各電流源の電流を ＲＬ出出力幅幅圧１Ｖｏｕｔすると、出力電圧は次式で
与えら扛る。
図であり、１対のトランジスタにより形成さｎた電流ス
イッチ１Ａ〜１Ｅ１２進化に重みづけさ扛た電匠源２Ａ
〜２Ｅ１論理入力端３Ａ〜３Ｅ、負荷抵抗４．出力端５
．動作電源６．論理しきい値電圧７から構成さ扛ている
。第１図の回路において各電流源の電流を ＲＬ出出力幅幅圧１Ｖｏｕｔすると、出力電圧は次式で
与えら扛る。
そ扛ゆえ出力端６には論理入力に対応する′電圧が発生
する。
する。
ところで、実除の動作においては、論理状態の切り換え
時において過渡的に大きな誤差を発生し、とｎがグリッ
ジと呼ばｎている。通常はいわゆるＩＶＩＳｔ３の切９
換え時に大きなグリッジが発生し、例えば第１式におい
て論理状態〔Ｓｌ、Ｓ２．Ｓ３・・・・・−８ｎ）＝［
ｏ、１，１．１・・・・・１］の状態と［１、Ｏ，Ｏ，
・・・・０〕の切り僕えのように１ビツトしか変化せず
とも、ｂ４８Ｂが切り換るときは過渡的に（１，１，１
−−−−１）あるいは′−ｃｏ、０゜０、・・・・・・
０〕などの状ｄｋ全発生、大きな誤差となることが多い
。
時において過渡的に大きな誤差を発生し、とｎがグリッ
ジと呼ばｎている。通常はいわゆるＩＶＩＳｔ３の切９
換え時に大きなグリッジが発生し、例えば第１式におい
て論理状態〔Ｓｌ、Ｓ２．Ｓ３・・・・・−８ｎ）＝［
ｏ、１，１．１・・・・・１］の状態と［１、Ｏ，Ｏ，
・・・・０〕の切り僕えのように１ビツトしか変化せず
とも、ｂ４８Ｂが切り換るときは過渡的に（１，１，１
−−−−１）あるいは′−ｃｏ、０゜０、・・・・・・
０〕などの状ｄｋ全発生、大きな誤差となることが多い
。
この論理切り換え時の出力を示したものが第２図である
。横軸に時刻ｔを取り、縦軸に出力電圧を取っている。
。横軸に時刻ｔを取り、縦軸に出力電圧を取っている。
ｔｓヲ論理の切り換え時刻とす扛ば、その前後で同図の
ようにピークやゲップを生じる。こ扛がグリッジである
。グリッジの発生原因はいくつかあり、以下に列記す扛
ば、（１）各ビットの論理切り換えタイミングが等しく
ないこと、（９）゛成婚スイッチのスイッチング速度が
等しくないこと、（３）電流スイッチに寄生容量が存在
し、この容量を介して論理人力パルスが負荷に漏ｎるこ
と（４）成流スイッチの立上り特性と立ち下り特性が等
しくないこと、などが考えらｎる。゛グリッジを抑制す
るために通常はより高速のトランジスタを用いて電流ス
イッチのスイッチング速度を同上させているが不充分で
あり、第２図から理解されるように、より高速の０７Ａ
変侯器ではグリッジのセトリングタイムと変換４度が近
づいてくるためにより大きな誤差となって現扛る。現状
では前記４条件を満足させることは不可能と言ってよい
。
ようにピークやゲップを生じる。こ扛がグリッジである
。グリッジの発生原因はいくつかあり、以下に列記す扛
ば、（１）各ビットの論理切り換えタイミングが等しく
ないこと、（９）゛成婚スイッチのスイッチング速度が
等しくないこと、（３）電流スイッチに寄生容量が存在
し、この容量を介して論理人力パルスが負荷に漏ｎるこ
と（４）成流スイッチの立上り特性と立ち下り特性が等
しくないこと、などが考えらｎる。゛グリッジを抑制す
るために通常はより高速のトランジスタを用いて電流ス
イッチのスイッチング速度を同上させているが不充分で
あり、第２図から理解されるように、より高速の０７Ａ
変侯器ではグリッジのセトリングタイムと変換４度が近
づいてくるためにより大きな誤差となって現扛る。現状
では前記４条件を満足させることは不可能と言ってよい
。
本発明は上記点にかんがみ２つ以上の電流出力Ｄ／Ａ変
換器を有し、この出力電流を交互に選択して負荷抵抗°
に流す電流スイッチを設け、グリッジを除外した時間域
でのみ負荷抵抗に電流を流すように切り候えタイミング
を設定することによりグリッジの殆んど発生しないＤ／
Ａコンバータを構成している。
換器を有し、この出力電流を交互に選択して負荷抵抗°
に流す電流スイッチを設け、グリッジを除外した時間域
でのみ負荷抵抗に電流を流すように切り候えタイミング
を設定することによりグリッジの殆んど発生しないＤ／
Ａコンバータを構成している。
以下本毛明の実施列を第３図及び第４図等を用いて説明
する。第３図において、一対のトランジスタ１ａ、１ｂ
Ｋ工り形成された電流スイッチ列と、２進化重み電流源
２ａ、２ｂにて篭ηを出力Ｄ／Ａ変換４を形成しており
、３は論理入力端、４は負荷抵抗、５は出力端、６は動
作電源、７゜８は論理しきい値′電圧、９ａ、９ｂは負
荷抵抗に流す′電流経路を切り換える電流スイッチ、１
０ａ。
する。第３図において、一対のトランジスタ１ａ、１ｂ
Ｋ工り形成された電流スイッチ列と、２進化重み電流源
２ａ、２ｂにて篭ηを出力Ｄ／Ａ変換４を形成しており
、３は論理入力端、４は負荷抵抗、５は出力端、６は動
作電源、７゜８は論理しきい値′電圧、９ａ、９ｂは負
荷抵抗に流す′電流経路を切り換える電流スイッチ、１
０ａ。
１０ｂは１１ｔ流スイッチ１ａ、１ｂに対し夫々論理を
与える論理回路、１１は論理状態のタイミングを与える
クロックパルスの入力端、１２は与えらｎたクロックパ
ルスから必要なパルスを形成する論理回路である。第３
図において、ａ、ｂの添字は夫々相補的に構成された２
つのブロックを示している。
与える論理回路、１１は論理状態のタイミングを与える
クロックパルスの入力端、１２は与えらｎたクロックパ
ルスから必要なパルスを形成する論理回路である。第３
図において、ａ、ｂの添字は夫々相補的に構成された２
つのブロックを示している。
次に、第３図及び第４図に従って、動作を説明する。初
めに、ａ、ｂ両ブロックにおける電流値を設定する電流
スイッチ１ａ、１ｂの切り換えタイミングは５ｇＡ図に
示されるごとく周期で動作しており、しかもクロックパ
ルス−周期交互にずれている。このような論理状態を形
成する方法はいくつか考えらしるが一例としては、５ｇ
４図で示されるクロックパルスＣＫを論理回路１２にお
いて１−に−Ｆ、Ｆ等を用いて分周し、分局パルス及び
この相補パルスを作９出し、この分周パルスで論理回路
１ｏａＪ補パルスで論理１路１０ｂに、論理入力端３の
論理状態を取り込み一時記憶する。
めに、ａ、ｂ両ブロックにおける電流値を設定する電流
スイッチ１ａ、１ｂの切り換えタイミングは５ｇＡ図に
示されるごとく周期で動作しており、しかもクロックパ
ルス−周期交互にずれている。このような論理状態を形
成する方法はいくつか考えらしるが一例としては、５ｇ
４図で示されるクロックパルスＣＫを論理回路１２にお
いて１−に−Ｆ、Ｆ等を用いて分周し、分局パルス及び
この相補パルスを作９出し、この分周パルスで論理回路
１ｏａＪ補パルスで論理１路１０ｂに、論理入力端３の
論理状態を取り込み一時記憶する。
次に、同様に記憶清報を１０ａ、１０ｂ交互に出力す扛
ばパルス９ａ、９ｂのタイミングで電流スイッチ１ａ、
１ｂの論理入力のタイミングが与えら扛る。次に２進電
み電流源２ａ 、２ｂ及び電流スイッチ１ａ、１ｂによ
り形成さｎた電流の波形ＩＡ、 Ｉ、は第４図のように
なり、従来例で述べたように論理の切り換え時点でグリ
ッジが発生している。そこでこの電流の流れる経路を′
ζ流スイッチｓａ、ｓｂｌ用いて、切り換えることによ
り、負荷抵抗４を流扛る電流にブリッヂが現牡ないよう
に制御する。つ゛まり、第４図で示したパルス９ａ、９
ｂの波形における頑ｄを引いた時間域だけ′Ａ荷低抵抗
４岨訛が流れるようにす扛ば、電流スイッチ９ａ、ｓｂ
の負荷抵抗４側金流ｎる電流’ＬＡＷ ’Ｌｔ３は第４
図に示すパルス’ＬＡ−ＩＬＢのような波形となり、グ
リッジ部は負荷抵抗４に男牡ない。第４図の”ＬＡ−Ｉ
ＩＢに示した２つの’ｉｔ 流は合成さｎて負荷抵抗４
に流ｎ込み出力電圧は第４図のＶｏｕｔに示したように
なる。電流スイッチ１ａ、１ｂの論理入力のタイミング
に対し負荷抵抗に接続さｎている電流スイッチ９ａ、９
ｂのゲーティングのタイミング’ｔｆＩＪＡ図の如くず
らしているが、こ扛はより有効にグリッジ部を除くため
であり設計王者ばれるべきことである。
ばパルス９ａ、９ｂのタイミングで電流スイッチ１ａ、
１ｂの論理入力のタイミングが与えら扛る。次に２進電
み電流源２ａ 、２ｂ及び電流スイッチ１ａ、１ｂによ
り形成さｎた電流の波形ＩＡ、 Ｉ、は第４図のように
なり、従来例で述べたように論理の切り換え時点でグリ
ッジが発生している。そこでこの電流の流れる経路を′
ζ流スイッチｓａ、ｓｂｌ用いて、切り換えることによ
り、負荷抵抗４を流扛る電流にブリッヂが現牡ないよう
に制御する。つ゛まり、第４図で示したパルス９ａ、９
ｂの波形における頑ｄを引いた時間域だけ′Ａ荷低抵抗
４岨訛が流れるようにす扛ば、電流スイッチ９ａ、ｓｂ
の負荷抵抗４側金流ｎる電流’ＬＡＷ ’Ｌｔ３は第４
図に示すパルス’ＬＡ−ＩＬＢのような波形となり、グ
リッジ部は負荷抵抗４に男牡ない。第４図の”ＬＡ−Ｉ
ＩＢに示した２つの’ｉｔ 流は合成さｎて負荷抵抗４
に流ｎ込み出力電圧は第４図のＶｏｕｔに示したように
なる。電流スイッチ１ａ、１ｂの論理入力のタイミング
に対し負荷抵抗に接続さｎている電流スイッチ９ａ、９
ｂのゲーティングのタイミング’ｔｆＩＪＡ図の如くず
らしているが、こ扛はより有効にグリッジ部を除くため
であり設計王者ばれるべきことである。
ところで、本発明を実施した場合、実際の波形は第４図
のＶｏｕｔに示したような理想的波形にはならず電流ス
イッチｓａ、ｓｂの負荷抵抗４１１１！Ｉ’を流ｎる電
流ＩＬａ、ＩＬｂＬｖ接続時間領域にｉＡ波的に何らか
のスパイクノイズが発生し易いことは充分ットの切り換
えを含むために発生するノイズのような非常に目立つノ
イズは原理的に発生しないのでいわゆる単調性は保た扛
、映像信号の発生器として非常に好ましい特性である。
のＶｏｕｔに示したような理想的波形にはならず電流ス
イッチｓａ、ｓｂの負荷抵抗４１１１！Ｉ’を流ｎる電
流ＩＬａ、ＩＬｂＬｖ接続時間領域にｉＡ波的に何らか
のスパイクノイズが発生し易いことは充分ットの切り換
えを含むために発生するノイズのような非常に目立つノ
イズは原理的に発生しないのでいわゆる単調性は保た扛
、映像信号の発生器として非常に好ましい特性である。
またＤ／Ａ変換器が信号を発生するタイミングのバラツ
キはいわゆるアパチャージッターと呼ば扛、再生信号に
位相ノイズを生じさせるが、このアパチャージッター量
も従来のＤ ／ Ａ変換器に比べて少ない。
キはいわゆるアパチャージッターと呼ば扛、再生信号に
位相ノイズを生じさせるが、このアパチャージッター量
も従来のＤ ／ Ａ変換器に比べて少ない。
本発明ではこのアパチャージッターを決めるものは第４
図に示した電流スイッチ９ａ、９ｂのスイッチングスピ
ードのバラツキであるのでこｎを少なくするのは容易で
ある。アパチャージッタ〜は高速の再生を行う場合に特
に問題になるので本発明は先に述べたグリッジの少なさ
とあいまって、高速度の０／Ａ変換器の特性向上に非常
に有効な手段な提供するものである。
図に示した電流スイッチ９ａ、９ｂのスイッチングスピ
ードのバラツキであるのでこｎを少なくするのは容易で
ある。アパチャージッタ〜は高速の再生を行う場合に特
に問題になるので本発明は先に述べたグリッジの少なさ
とあいまって、高速度の０／Ａ変換器の特性向上に非常
に有効な手段な提供するものである。
尚、以上の説明においては２つの電流出方Ｄ／Ａ変換器
を用いた実施例を示したが、２個以上の場合も構成可能
である。また、バイポーラトランジスタと限らずＭＯＳ
型などでも同様に本発明の回Ｎｒｄ成が町ａとである。
を用いた実施例を示したが、２個以上の場合も構成可能
である。また、バイポーラトランジスタと限らずＭＯＳ
型などでも同様に本発明の回Ｎｒｄ成が町ａとである。
以上説明したように、本発明はビデオ信号再生用高速Ｄ
／ Ａ変換器として良好な特性を実現する手段を提供
し、モノリシック化に適し低価格で高品質のＤ／Ａ変換
器を提供することができる。
／ Ａ変換器として良好な特性を実現する手段を提供
し、モノリシック化に適し低価格で高品質のＤ／Ａ変換
器を提供することができる。
第１図は従来のＤ／Ａ変換器を説明する回路図第２図は
グリッジを説明する波形図、第３図は本発明の実施例を
示す回路図、５ｇ４図は本発明の実施例の各部の波形図
である。 １ａ、１ｂ・・・・・・電流スイッチ、２ａ、２ｂ・・
・・・・・２進重み電流源、９ａ、９ｂ・・川・′電流
スイッチ、１０ａ、１０ｂ・・・・・・論理回路。
グリッジを説明する波形図、第３図は本発明の実施例を
示す回路図、５ｇ４図は本発明の実施例の各部の波形図
である。 １ａ、１ｂ・・・・・・電流スイッチ、２ａ、２ｂ・・
・・・・・２進重み電流源、９ａ、９ｂ・・川・′電流
スイッチ、１０ａ、１０ｂ・・・・・・論理回路。
Claims (1)
- デジタル入力を順次サンプリングし、少くとも２つ以上
のデーダー列を出力として発生させる論理回路と、前記
−理回路の出力値をデジタル入力とし、対応する電流値
に変換する少くとも２つ以上の変換回路と、前記変換回
路の出力酸流をクロックに同期して交互に切り換える電
流スイッチとを有することを特許とするＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3769682A JPS58154925A (ja) | 1982-03-09 | 1982-03-09 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3769682A JPS58154925A (ja) | 1982-03-09 | 1982-03-09 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58154925A true JPS58154925A (ja) | 1983-09-14 |
Family
ID=12504708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3769682A Pending JPS58154925A (ja) | 1982-03-09 | 1982-03-09 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58154925A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS615609A (ja) * | 1984-05-18 | 1986-01-11 | Yokogawa Hewlett Packard Ltd | パルス化電流源 |
| JPS63114422A (ja) * | 1986-10-31 | 1988-05-19 | Yokogawa Electric Corp | 高速デジタル／アナログ変換回路 |
| JP2014135601A (ja) * | 2013-01-09 | 2014-07-24 | Asahi Kasei Electronics Co Ltd | 電流出力型デジタル−アナログ変換器および電流出力型δςデジタル−アナログ変換装置 |
| JP2021111981A (ja) * | 2020-01-06 | 2021-08-02 | 株式会社デンソー | ゲート駆動回路 |
-
1982
- 1982-03-09 JP JP3769682A patent/JPS58154925A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS615609A (ja) * | 1984-05-18 | 1986-01-11 | Yokogawa Hewlett Packard Ltd | パルス化電流源 |
| JPS63114422A (ja) * | 1986-10-31 | 1988-05-19 | Yokogawa Electric Corp | 高速デジタル／アナログ変換回路 |
| JP2014135601A (ja) * | 2013-01-09 | 2014-07-24 | Asahi Kasei Electronics Co Ltd | 電流出力型デジタル−アナログ変換器および電流出力型δςデジタル−アナログ変換装置 |
| JP2021111981A (ja) * | 2020-01-06 | 2021-08-02 | 株式会社デンソー | ゲート駆動回路 |
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