JP2009294164A

JP2009294164A - 半導体装置

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Publication number: JP2009294164A
Application number: JP2008150396A
Authority: JP
Inventors: Mikio Asai; 幹生浅井; Shoichi Oshita; 昌一大下; Hiroshi Noda; 寛野田
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2008-06-09
Filing date: 2008-06-09
Publication date: 2009-12-17
Anticipated expiration: 2028-06-09
Also published as: JP5074300B2

Abstract

【課題】Ｌｏｏｐｂａｃｋテストの際に電圧振幅マージン不足の半導体装置が次工程へと流出するのを防止する。
【解決手段】シリアライザ１７は、テストモード期間にクロック信号ＣＬＫ１に応じてパタン発生器２０が出力するパラレルのテストパタン信号をシリアル信号に変換して出力バッファ１６よりテスト治具側の外部ループバックパスへ出力する。ＣＰＵ２１は、遅延制御信号ＤＬＣ１，ＤＬＣ２によって一方の可変遅延素子ＶＤＬ１，ＶＤＬ２の遅延時間を制御する。入力バッファ１０の出力であるテストパタン信号ＶＲｘとＬＳＩテスタ等より印加される外部基準電圧Ｖｒｅｆとの差動信号ＶＲｘ１がＣＤＲ１２に印加され、クロック信号ＣＬＫ２が生成される。両信号ＶＲｘ，ＣＬＫ２の一方の位相が変更されて、外部基準電圧Ｖｒｅｆの値毎にタイミングマージンがチェックされる。
【選択図】図２

Description

この発明は、数Ｇｂｐｓで動作する高速ＩＯバッファのテストを例えば１００Ｍｂｐｓの低速で動作するＬＳＩテスタ等の外部機器を用いて実施可能なＬｏｏｐｂａｃｋＢＩＳＴ(Ｂｕｉｌｔ−ｉｎＳｅｉｆＴｅｓｔ)回路をその内部に搭載する半導体装置に関する。

ＰＣＩ−Ｅｘｐｒｅｓｓ（ＰＣＩｅ）又はＳｅｒｉａｌ−ＡＴＡ（ＳＡＴＡ）等は、数Ｇｂｐｓ（例えば３Ｇｂｐｓ〜６Ｇｂｐｓ）で動作する高速ＩＯバッファである。この様な高速ＩＯバッファをチップ内に搭載している半導体装置は、高速ＩＯバッファ部の量産ａｔ−ｓｐｅｅｄテストを、安価なＬＳＩテスタ（例えば１００ＭＨｚで動作可能な低速動作ＬＳＩテスタ）を用いても実施出来る様にするために、ＬｏｏｐｂａｃｋＢＩＳＴ回路を、そのチップ内に搭載している。

従来のＬｏｏｐｂａｃｋＢＩＳＴ回路は、Ｔｘ側（出力バッファ側）にランダムな信号であるテストパタンを発生し得るパタンジェネレータを備え、Ｒｘ側（入力バッファ側）に発生したテストパタンに応じた期待値比較回路を内蔵している。

そして、タイミング方向のマージンチェックは、デバイス内蔵のＣＤＲ（ＣｌｏｃｋＤａｔａＲｅｃｏｖｅｒｙ）が生成するクロックの位相を順次にずらして、当該クロックをＬＳＩテスタのストローブの様に機能させることによって実施している。

特開２００７−２７１４９６号公報特開２００３−７８０２０号公報

従来のＬｏｏｐｂａｃｋＢＩＳＴ回路は、出力バッファから外部のループバックパスを通して入力バッファに入力するテストパタンの電圧振幅を当該入力バッファの電源電圧の１／２の電圧値に固定した状態に於いてのタイミング方向のマージンテストしか実施できず、電圧振幅方向のマージンチェックをテストすることは出来ない。そのため、電圧振幅マージンが不足した半導体デバイスが、生産工程の次工程へ流出する可能性があり、この点を防止することが必要である。

この発明は、斯かる技術的問題点を克服すべく成されたものである。その目的は、テストパタンの電圧振幅が任意の電圧値である場合に於いてもタイミング方向のマージンテストを行えるＬｏｏｐｂａｃｋＢＩＳＴ回路を備える半導体装置を提供することにある。

本発明の主題に係る半導体装置では、ＬＳＩテスタ等の外部機器からテストモード選択信号を受信してタイミングマージンチェックテストモードとなると、上記外部機器からパッドに或る値の外部基準電圧が印加され、ＣＰＵは第１及び第２可変遅延素子の一方の遅延時間を設定する。例えば、ＣＤＲ回路の出力に接続された第２可変遅延素子の遅延時間が可変設定されるものとする。その後に、パタン発生器はパラレル信号のテストパタン信号を出力し、シリアライザは、第１クロック信号に応じて、パラレル信号のテストパタン信号をシリアル信号のテストパタン信号に変換する。変換後のテストパタン信号は出力バッファからテスト治具の配線から構成される外部ループバックパスへ出力され、外部ループバックパスを伝達した後に入力バッファに入力する。入力バッファより出力されるテストパタン信号の電圧は、入力バッファの電源電圧の１／２である。入力バッファより出力されるテストパタン信号は、第１差動バッファのプラス端子及び第２差動バッファのマイナス端子に入力される一方、上記の外部基準電圧の値は第１差動バッファのマイナス端子及び第２差動バッファのプラス端子に入力される。上記の外部基準電圧の値が入力バッファより出力されるテストパタン信号の電圧未満の場合には、セレクタは第１差動バッファの差動信号を選択する一方、外部基準電圧の値が入力バッファより出力されるテストパタン信号の電圧以上の場合には、セレクタは第２差動バッファの差動信号を選択する。ＣＤＲ回路は、セレクタが出力する差動信号のエッジよりクロックを検出した上で、その位相を９０度遅延させて、第２クロック信号を生成する。そして、第２可変遅延素子は、順次に第２クロック信号の位相を変更する。デシリアライザは、第２クロック信号に応じて、入力バッファより出力されるテストパタン信号を、再びパラレル信号のテストパタン信号に変換する。パタン比較器は、変換後のテストパタン信号と、比較用パタン信号とを比較して両パタン信号が所定の範囲内で一致するか否かを判断する。エラー計測器は、パタン比較器に於いて判断されたエラーの有無を記憶する。全ての外部基準電圧の値に関する第２クロック信号の各位相に対するエラーの有無がエラー計測器に記憶されると、ＣＰＵはエラー計測器より結果を読み出して外部機器に出力する。外部機器は、受信したエラー計測器の結果よりアイパタンをマッピングして、半導体装置の良否をアイパタンのアイ開口の寸法より判断する。

本発明の主題によれば、ＣＤＲ回路への入力電圧を可変な差動電圧としているので、各差動電圧のタイミングマージンをチェックすることが出来るため、電圧マージン不良品の検出が可能となる。

以下、この発明の主題の様々な具体化を、添付図面を基に、その効果・利点と共に、詳述する。

（実施の形態１）
図１は、半導体装置５の半導体チップ内に形成された高速ＩＯバッファ（数Ｇｂｐｓで動作）２の量産ａｔ−ｓｐｅｅｄテストを、例えば１００Ｍｂｐｓの低速度で動作するＬＳＩテスタ４を用いて実施する際の回路配置関係を模式的に示すブロック図である。ここでは、数Ｇｂｐｓ（例えば３Ｇｂｐｓ〜６Ｇｂｐｓ）の高速度信号のタイミング方向のマージンテストを、半導体装置５側に設けるピン数をより少なくしつつも、安価なＬＳＩテスタ４を用いて実施可能とするために、半導体装置５は、その半導体チップ内に形成されたＬｏｏｐｂａｃｋＢＩＳＴ回路１を、搭載している。

ＬｏｏｐｂａｃｋＢＩＳＴ回路１は、全２重通信（ＦｕｌｌＤｕｐｌｅｘ）の構成を採用しており、その出力側はＴｘポートと称され、その入力側はＲｘポートと称される。そして、後述するＬｏｏｐｂａｃｋＢＩＳＴ回路１のＴｘ差動バッファ及びＲｘ差動バッファには、電源電圧ＶＤＤが供給される。タイミング方向のマージンテスト（ジッタ測定テスト）時に於いてＬｏｏｐｂａｃｋＢＩＳＴ回路１のＴｘポートから出力されたテストパタン信号は、テスト治具３内の回路配線より成る外部ループバックパスを伝送した後に、ＬｏｏｐｂａｃｋＢＩＳＴ回路１のＲｘポートに入力される。そのため、Ｔｘポートから出力されたテストパタン信号の電圧振幅及び位相は、外部ループバックパスの通過を通して、変動される。従って、ＲｘポートよりＬｏｏｐｂａｃｋＢＩＳＴ回路１内に入力したテストパタン信号の電圧振幅毎に、当該テストパタン信号のタイミング方向のマージンテスト（ジッタ測定テスト）を行う必要性がある。

ＬＳＩテスタ４は、テスト治具３を介して、ＬｏｏｐｂａｃｋＢＩＳＴ回路１に対して、後述する各種の低速信号ＳＥＬ，ＴＳＥＬ，ＴＳＳ（何れもその周波数は数百ＭＨｚ。）を出力する。又、ＬｏｏｐｂａｃｋＢＩＳＴ回路１は、テスト治具３を介して、外部基準電圧信号Ｖｒｅｆの印加及び変更を要求する低速信号ＲＥＱを、ＬＳＩテスタ４に出力する。その結果、ＬＳＩテスタ４は、ＤＣ信号である外部基準電圧信号Ｖｒｅｆを、テスト治具３を介して、信号ＲＥＱを受信する毎に、その電圧値を段階的に変更しつつ、ＬｏｏｐｂａｃｋＢＩＳＴ回路１に印加する。更に、ＬｏｏｐｂａｃｋＢＩＳＴ回路１は、外部基準電圧信号Ｖｒｅｆの電圧値毎に行ったタイミング方向のマージンテストで得られたエラーの有無の結果（低速信号）ＥＳを、テスト治具３を介して、ＬＳＩテスタ４に出力する。その結果、結果信号ＥＳの内容を受けたＬＳＩテスタ４は、エラー無しの場合にはＰａｓｓと判断し、エラー発生の場合にはＦａｉｌと判断することで、図５に示す様なアイパタンを作成する。そして、ＬＳＩテスタ４は、作成されたアイパタンのアイ開口（Ｐａｓｓと判断された領域）の値（アイ開口の幅寸法）が予め決定された所望値以上を有するか否かを判定する。即ち、ＬＳＩテスタ４は、アイ開口値が所望値以上のアイパタンが得られている場合には半導体装置５は良品であると判定する一方、アイ開口値が所望値未満のアイパタンしか得られない場合には、半導体装置５は不良品であると判定する。

図２は、本実施の形態の核心部を成すＬｏｏｐｂａｃｋＢＩＳＴ回路１の内部構成を示すブロック図である。図２に於いて、Ｒｘバッファ（入力バッファ）１０の出力信号と外部基準電圧信号Ｖｒｅｆとの差動信号を、ＣＤＲ（ＣｌｏｃｋＤａｔａＲｅｃｏｖｅｒｙ）回路１２の入力信号とした点が、本実施の形態の特徴点である。図２中、参照記号ＰＡＤ１〜ＰＡＤ１２は、ＬｏｏｐｂａｃｋＢＩＳＴ回路１の入出力ピンを成すパッドである。ＬｏｏｐｂａｃｋＢＩＳＴ回路１の各構成要素は、次の通りである。

パタン発生器２０は、そのレベルが“１”にあるテストスタート信号ＴＳＳの受信に応じて、テストモード期間中、Ｎビットのパラレル信号であるテストパタン信号（数ＧＨｚの周波数を有するテストパタン信号）を発生・出力する。テストモード選択信号ＴＳＥＬは、タイミングマージンテスト、即ち、テストパタン信号のジッタ測定テストの開始を示す信号であり、そのレベルが“１”にある期間中、テストモードを実行することを指令する。従って、セレクタ１９は、テストモード選択信号ＴＳＥＬのレベルが“１”にある期間中、パタン発生器２０から出力されるテストパタン信号を選択・出力する。それに対して、テストモード選択信号ＴＳＥＬのレベルが“０”にある期間中は、通常動作時であり、セレクタ１９は、高速ＩＯバッファ２から入力された通常入力データＩＤを選択・出力する。尚、以下では、通常動作時に於ける本回路１内の各素子の記載は割愛し、ジッタ測定テスト期間であるテストモード期間に於ける本回路１内の各素子の構成・動作を記載することとする。

ＰＬＬ回路１８は、ＬＳＩテスタ４より入力される数百ＭＨｚの低速のクロック信号を逓倍することで、位相同期された高速（周波数は数ＧＨｚ。）の第１クロック信号ＣＬＫ１を生成する。シリアライザ１７は、ＰＬＬ回路１８が出力する第１クロック信号ＣＬＫ１の立ち上がりタイミングに応じて、セレクタ１９から出力されるＮビットのパラレル信号をシリアル信号に変換し、変換後のシリアル信号を差動バッファであるＴｘバッファ（出力バッファ）１６へ出力する。その結果、出力バッファ１６は、テストモード期間中で且つテストスタート信号ＴＳＳのレベルが“１”にある期間中、シリアル信号であるテストパタン信号を既述した外部ループバックパスへ出力する。尚、ＰＬＬ回路１８が出力する第１クロック信号ＣＬＫ１はジッタを有しており、第１クロック信号ＣＬＫ１のジッタは、シリアライザ１７内部のフリップフロップ（図示せず。）を経由して、シリアライザ１７から出力されるシリアル信号のテストパタン信号に重畳される。

差動バッファである入力バッファ１０は、上記外部ループバックパスを通過して来たテストパタン信号を受信して、そのタイミングマージンが最も大きくなる、電圧振幅の中心値である電圧ＶＤＤ／２を有するＲｘ出力信号ＶＲｘを出力する。

パッドＰＤ５は、図１のＬＳＩテスタ４から出力される、ＤＣ信号である外部基準電圧信号Ｖｒｅｆを受信する。ＬＳＩテスタ４は、外部基準電圧信号Ｖｒｅｆが或るレベルにあるときのテストパタン信号のタイミングマージンチェックテストが終了する毎に、ＬｏｏｐｂａｃｋＢＩＳＴ回路１内のＣＰＵ２１からパッドＰＤ１０を介して出力される、タイミングマージンチェックテスト終了を伝え且つ外部基準電圧信号Ｖｒｅｆの変更を要求するクロックＲＥＱの受信に応じて、外部基準電圧信号Ｖｒｅｆのレベルを変更する。

第１及び第２差動バッファＤＡ１，ＤＡ２は、Ｒｘ出力信号ＶＲｘと外部基準電圧信号Ｖｒｅｆとの差分値を与える基準電圧の差動信号を求めて、当該差動信号をセレクタ１１へ出力する。

セレクタ１１のセレクト信号ＳＥＬのレベル設定は、ＬＳＩテスタ４に於いて、次の通りに設定される。即ち、図５の（ａ）に示す様に、設定された外部基準電圧信号ＶｒｅｆがＲｘ出力信号ＶＲｘの電圧値ＶＤＤ／２よりも小さい場合には、ＬＳＩテスタ４は、セレクト信号ＳＥＬのレベルを“１”に設定する。他方、図５の（ｂ）に示す様に、設定された外部基準電圧信号ＶｒｅｆがＲｘ出力信号ＶＲｘの電圧値ＶＤＤ／２以上の場合には、ＬＳＩテスタ４は、セレクト信号ＳＥＬのレベルを“０”に設定する。その結果、セレクタ１１は、レベルが“１”のセレクト信号ＳＥＬの印加に応じて、第１差動バッファＤＡ１が出力する差動信号を、基準電圧の差動信号ＶＲｘ１に設定する。この場合には、基準電圧の差動信号ＶＲｘ１の電圧振幅値が電圧値ＶＤＤ／２に対してマイナスとなる範囲に於けるタイミングマージンチェックテストが実施されることとなる。逆に、レベルが“０”のセレクト信号ＳＥＬの印加に応じて、セレクタ１１は、第２差動バッファＤＡ２が出力する差動信号を、基準電圧の差動信号ＶＲｘ１に設定する。この場合には、基準電圧の差動信号ＶＲｘ１の電圧振幅値が電圧値ＶＤＤ／２に対して０又はプラスとなる範囲に於けるタイミングマージンチェックテストが実施されることとなる。

尚、通常動作時には於いては、パッドＰＤ５にはグランド電位が常に印加され、パッドＰＤ６にはレベルが“１”の電圧が印加され、ＶＲｘ＝ＶＲｘ１となる。

ＣＤＲ回路１２は、図３に示す様に、ジッタを有する基準電圧の差動信号ＶＲｘ１のデータ列からエッジを検出し、検出されたエッジのタイミングを基準としてその位相を９０度シフトすることで、高速（その周波数は数ＧＨｚ。）の第２クロック信号ＣＬＫ２を生成・出力する。従って、第２クロック信号ＣＬＫ２もまた、ジッタを含んでいる。

第１可変遅延素子（第１位相変更部）ＶＤＬ１（ＶＤＬ：ＶａｒｉａｂｌｅＤｅｌａｙＬｉｎｅ）は、本回路１内のＣＰＵ２１からｃｏｄｅ化されて出力される第１遅延制御信号ＤＬＣ１の入力に応じて、その遅延時間を変更可能な遅延素子である。即ち、第１可変遅延素子ＶＤＬ１は、第１遅延制御信号ＤＬＣ１の入力毎に変更される遅延時間だけ、入力バッファ１０から入力されるテストパタン信号の位相を変更する。その際、ＣＰＵ２１は、第１遅延制御信号ＤＬＣ１の出力回数をその内部のカウンタ２２で計測しており、第１遅延制御信号ＤＬＣ１が出力される毎にカウンタ２２のカウント値を１ずつインクリメントし、カウント値がカウンタ２２内に設定された上限値に達すると、第１遅延制御信号ＤＬＣ１の出力を停止すると共に、カウンタ２２のカウント値を０にリセットする。この時点が、後述するＶＤＬｃｏｄｅインクリメントの終了時点に相当する。

同様に、第２可変遅延素子（第１位相変更部）ＶＤＬ２も、ＣＰＵ２１からｃｏｄｅ化されて出力される第２遅延制御信号ＤＬＣ２の入力に応じて、その遅延時間を変更可能な遅延素子である。即ち、第２可変遅延素子ＶＤＬ２は、第２遅延制御信号ＤＬＣ２の入力毎に変更される遅延時間だけ、ＣＤＲ１２から入力される第２クロック信号ＣＬＫ２の位相を変更する。その際、ＣＰＵ２１は、第２遅延制御信号ＤＬＣ２の出力回数をその内部のカウンタ２２で計測しており、第２遅延制御信号ＤＬＣ２が出力される毎にカウンタ２２のカウント値を１ずつインクリメントし、カウント値がカウンタ２２内に設定された上限値に達すると、第２遅延制御信号ＤＬＣ２の出力を停止すると共に、カウンタ２２のカウント値を０にリセットする。この時点が、後述するＶＤＬｃｏｄｅインクリメントの終了時点に相当する。

或る外部基準電圧信号Ｖｒｅｆに於けるテストパタン信号のタイミングマージンチェックテストの実行時に於いては、上記の第１可変遅延素子ＶＤＬ１及び第２可変遅延素子ＶＤＬ２の内の何れか一方が動作される。従って、第２遅延制御信号ＤＬＣ２が出力されて第２クロック信号ＣＬＫ２の位相が第２可変遅延素子ＶＤＬ２によって順次に変更されている場合には、ＣＰＵ２１は、第１遅延制御信号ＤＬＣ１を出力しない。この様に、ＣＰＵ２１は、第１及び第２遅延制御信号ＤＬＣ１，ＤＬＣ２の何れか一方を出力することで、テストパタン信号（入力バッファ１０の出力信号ＶＲｘ）と第２クロック信号ＣＬＫ２のとの相対的な位相関係を任意に変更している。尚、第１及び第２可変遅延素子ＶＤＬ１，ＶＤＬ２は、何れも、例えば、それぞれが既知の遅延値を有する複数個のバッファが直列接続されることで構成されている。

デシリアライザ１３は、第２クロック信号ＣＬＫ２の入力タイミングに応じて、入力バッファ１０より入力されるシリアルデータのテストパタン信号を、Ｎビットのパラレルデータとしてのテストパタン信号ＯＤに変換して出力する。ここで、図４は、デシリアライザ１３の入力部の構成を示すブロック図である。図４に示す様に、デシリアライザ１３の入力部は、シリアルに接続された２個のフリップフロップＦＦ１，ＦＦ２より成るシフトレジスタを有している。従って、デシリアライザ１３の入力部は、第２クロック信号ＣＬＫ２の立ち上がりタイミングに応じて、上記シフトレジスタの動作により入力データをキャプチャする。よって、第１及び第２可変遅延素子ＶＤＬ１，ＶＤＬ２が遅延動作を行わない通常動作モードにおいては、デシリアライザ１３の入力部は、最も大きなタイミングマージンが得られるポイントで、入力データ信号をキャプチャする。これに対して、第１及び第２可変遅延素子ＶＤＬ１，ＶＤＬ２の一方が遅延動作を行うテストモード期間に於いては、遅延時間が長くなる程にないしは位相変動量が大きくなる程に、デシリアライザ１３の入力部が入力したテストパタン信号をキャプチャした時点でのタイミングマージンは、より小さくなる。このため、正常にテストパタン信号をキャプチャ出来るか否かは、入力バッファ１０の出力信号ＶＲｘのジッタ特性及び第２クロック信号ＣＬＫ２のジッタ特性に依存する。従って、高速の第１及び第２クロック信号ＣＬＫ１，ＣＬＫ２を生成するＰＬＬ回路１８及びＣＤＲ回路１２のジッタ特性が規格外であるときには、正常なシステム動作を保証することが出来ないため、その様なＰＬＬ回路１８及びＣＤＲ回路１２は不良品として扱われる。

パタン比較器１４は、テストスタート信号ＴＳＳが“１”レベルにある期間中、比較処理とその比較結果の出力処理とを実行する。即ち、パタン比較器１４は、パタン発生器２０が発生するテストパタン信号と同等の比較用パタン信号を予め記憶している。そして、パタン比較器１４は、デシリアライザ１３より入力した位相変更後のテストパタン信号ＯＤと上記比較用パタン信号とのパタン比較を行い、両パタン信号が所望の範囲内で合致しているか否かを判定する。若し両パタン信号が所望の範囲内で合致している場合には、パタン比較器１４は、当該差動信号ＶＲｘ１の値及び当該位相の値（一方の遅延制御信号ＤＬＣ１，ＤＬＣ２のｃｏｄｅ値）に於いてはエラー無しとの結果を、例えばメモリより成るエラー計測器１５に保持する。それに対して、両パタン信号が所望の範囲内で合致していない場合には、パタン比較器１４は、当該差動信号ＶＲｘ１の値及び当該位相の値（一方の遅延制御信号ＤＬＣ１，ＤＬＣ２のｃｏｄｅ値）に於いてはエラー有りの結果を、エラー計測器１５に保持する。

エラー計測器１５は、テストモード選択信号ＴＳＥＬのレベルが“１”から“０”に移行するタイミングに応じてＣＰＵ２１が出力する読出し制御信号ＲＣＳの制御の下で、入力電圧毎（各外部基準電圧Ｖｒｅｆ毎）のタイミング方向に於けるエラー計測収集結果信号ＥＳを、ＬＳＩテスタ４へ出力する。

以下では、図２のＬｏｏｐｂａｃｋＢＩＳＴ回路１に於けるタイミングマージンチェックテストの処理内容を、その処理手順を示す図６のフローチャートに基づいて記載する。

先ず、ステップＳ１では、ＬＳＩテスタ４（図１）は、外部基準電圧Ｖｒｅｆ毎のタイミングマージンチェックテストを行うテストモードの選択を行う。その結果、ＬＳＩテスタ４は、テスト治具３を介して、パッドＰＤ７に、“０”レベルから“１”レベルに立ち上がったテストモード選択信号ＴＳＥＬを入力する。これにより、テストモード選択信号ＴＳＥＬが“１”レベルにある期間中、セレクタ１９は、端子１を選択し続ける。又、“１”レベルのテストモード選択信号ＴＳＥＬの受信に応じて、ＣＰＵ２１は、本回路１の動作が通常動作からタイミングマージンチェックテストモードに切り替わったことを認識する。

次のステップＳ２では、外部基準電圧Ｖｒｅｆの設定処理が行われる。即ち、本回路１の動作モードがテストモードに移行したことに応じて、ＣＰＵ２１は、パッドＰＤ１０及びテスト治具３を介して、ＬＳＩテスタ４に対して、外部基準電圧Ｖｒｅｆの発生・出力を要求する信号ＲＥＱを出力する。この信号ＲＥＱの要求に応じて、ＬＳＩテスタ４は、外部基準電圧Ｖｒｅｆを初期値に設定した上で、初期値の外部基準電圧Ｖｒｅｆを、テスト治具３を介して、パッドＰＤ５に印加する。この場合、ＬＳＩテスタ４は、外部基準電圧Ｖｒｅｆの初期値を入力バッファ１０の出力信号ＶＲｘの電圧値ＶＤＤ／２に設定した上で、その後は信号ＲＥＱの受信毎に上下方向に変更することとしても良い。或いは、ＬＳＩテスタ４は、所定の最小値（＜ＶＤＤ／２）を外部基準電圧Ｖｒｅｆの初期値に設定した上で、それ以後は、信号ＲＥＱの受信毎に、外部基準電圧Ｖｒｅｆの値をその所定の最大値（＞ＶＤＤ／２）に向けて段階的に変更する様にしても良い。或いは、ＬＳＩテスタ４は、所定の最大値を外部基準電圧Ｖｒｅｆの初期値に設定した上で、それ以後は、信号ＲＥＱの受信毎に、外部基準電圧Ｖｒｅｆの値をその所定の最小値に向けて段階的に変更する様にしても良い。その上で、ＬＳＩテスタ４は、設定した外部基準電圧Ｖｒｅｆの値と、入力バッファ１０の出力信号ＶＲｘの電圧値ＶＤＤ／２との大小関係に応じて、選択信号ＳＥＬのレベルを“０”又は“１”に設定した上で、テスト治具３を介して、選択信号ＳＥＬをパッドＰＤ６に印加する。例えば、外部基準電圧Ｖｒｅｆの初期値が所定の最小値に設定されている場合には、ＬＳＩテスタ４は、そのレベルが“１”である選択信号ＳＥＬを出力する。この場合には、セレクタ１１は、第１差動バッファＤＡ１の出力信号を差動信号ＶＲｘ１として選択・出力する。その後、ＬＳＩテスタ４は、外部基準電圧Ｖｒｅｆを出力・印加したことを本回路１側に伝えるための信号（図示せず。）を、テスト治具３を介して、ＣＰＵ２１へ出力する。

次のステップＳ３では、ＣＰＵ２１は、ＶＤＬｃｏｄｅの設定を行う。即ち、ＣＰＵ２１は、第１及び第２遅延制御信号ＤＬＣ１，ＤＬＣ２の何れか一方の信号のｃｏｄｅ値を初期値に設定し、第１及び第２可変遅延素子ＶＤＬ１，ＶＤＬ２の内で対応する可変遅延素子で発生させる遅延時間を設定する。その上で、ＣＰＵ２１内部のリセット済みのカウンタ２２は、そのカウント値を１にカウントする。

次のステップＳ４に於いて、テストパタンの走行及び比較処理が実行される。先ず、ＣＰＵ２１は、ＬＳＩテスタ４側にテストスタートを促すために、テスト治具３を介して、テストスタート信号出力要求信号ＴＳＳＲＥＱを、ＬＳＩテスタ４に出力する。この要求信号ＴＳＳＲＥＱの受信に応じて、ＬＳＩテスタ４は、テスト治具３を介して、そのレベルを“０”から“１”に立ち上げたテスタスタート信号ＴＳＳをパッドＰＤ８に印加する。そして、テスタスタート信号ＴＳＳが“１”レベルにある期間中、パタン発生器２０は、既述したＮビットのパラレル信号であるテストパタン信号を発生し、セレクタ１９はテストパタン信号を選択し、シリアライザ１７は入力したパラレルのテストパタン信号をシリアル信号であるテストパタン信号に変換する。変換後のシリアルのテストパタン信号は、出力バッファ１６から、テスト治具３内に配線された外部ループバックパスへ出力され、外部ループバックパスを通って来たテストパタン信号は、入力バッファ１０に入力される。今、外部基準電圧信号Ｖｒｅｆの電圧値が入力バッファ１０の出力信号の電圧値ＶＤＤ／２よりも小さい場合には、選択信号ＳＥＬのレベルは“１”に設定されており、第１差動バッファＤＡ１の出力がセレクタ１１によって差動信号ＶＲｘ１として選択され、ＣＤＲ回路１２に入力される。又、第２可変遅延素子ＶＤＬ２が、第２遅延制御信号ＤＬＣ２が与えるｃｏｄｅ値に応じた遅延時間を発生させているものとすると、ＣＤＲ回路１２が出力する第２クロック信号ＣＬＫ２の位相は、ＣＤＲ回路１２に於いて差動信号ＶＲｘ１の立ち上がりエッジに同期したクロックが生成されてその位相が９０度遅延されているので、更に遅延される。その後、位相が遅延されたパラレル信号としてのテストパタン信号が、デシリアライザ１３から出力される。

パタン比較器４は、受信したテストパタン信号と上記の比較用パタン信号との比較処理を行い、エラーの有無を示すエラー計測結果をエラー計測器１５に保持すると共に、当該ＶＤＬｃｏｄｅ値でのエラー計測が終了したことを伝達するエラー計測完了信号ＥＥＳをＣＰＵ２１へ出力する（ステップＳ５）。そして、ＣＰＵ２１は、テスト治具３を介して、エラー計測が終了したことを伝達する信号ＴＳＳＥＮＤをＬＳＩテスタ４に出力し、ＬＳＩテスタ４は、信号ＴＳＳＥＮＤの受信に応じて、テストスタート信号ＴＳＳのレベルを“０”に変更する。

次のステップＳ６では、エラー計測完了信号ＥＥＳの受信に応じて、ＣＰＵ２１は、或る外部基準電圧信号Ｖｒｅｆでのタイミングマージンチェックテストが完了したか否かを判定する。即ち、上記の例では、ＣＰＵ２１は、カウンタ２２のカウント値が上限値に至っているか否かを判断し、上限値に至っていない場合には、或る外部基準電圧信号Ｖｒｅｆでのタイミングマージンチェックテストはまだ完了していないと判定して、第２遅延制御信号のｃｏｄｅ値をインクリメントすると共に、カウンタ２２のカウント値をもインクリメントする。そして、既述したステップＳ４及びＳ６が繰り返される。他方、カウンタ２２のカウント値が上限値に至っている場合には、ＣＰＵ２１は、或る外部基準電圧信号Ｖｒｅｆでのタイミングマージンチェックテストは完了したものと判定して、カウンタ２２のカウント値及び可変制御している方の遅延制御信号のｃｏｄｅ値をリセットする。この時点で、例えば、図５の（ａ）に於いて矢印及び破線で示す様に、ＶＤＤ／２よりも小さい或る外部基準電圧信号Ｖｒｅｆに於けるタイミング方向に於けるエラーの有無の結果が得られる。その後、ＣＰＵ２１は、外部基準電圧信号Ｖｒｅｆの電圧値を１ステップだけ変更する様に要求する信号ＲＥＱを、テスト治具３を介して、ＬＳＩテスタ４へ出力する。

ステップＳ７では、外部基準電圧信号Ｖｒｅｆが変更後の値が最終値に到達したか否かが判定される。即ち、ＣＰＵ２１は、テスト治具３を介して、外部基準電圧信号Ｖｒｅｆの更なる変更を要求する信号ＲＥＱを、ＬＳＩテスタ４へ出力する。斯かる信号ＲＥＱを受信して、ＬＳＩテスタ４は、現在の外部基準電圧信号Ｖｒｅｆの電圧値が最終値でないことを確認した場合には、外部基準電圧信号Ｖｒｅｆの電圧値を所定の値だけ変更した上で、テスト治具３を介して、変更後の新たな外部基準電圧信号ＶｒｅｆをパッドＰＤ５に印加する（ステップＳ２）。以降、同様のステップＳ３〜Ｓ６が繰り返される。その結果、例えば、図５の（ｂ）に於いて矢印及び破線で示す様に、ＶＤＤ／２よりも大きな或る外部基準電圧信号Ｖｒｅｆに於けるタイミング方向に於けるエラーの有無の結果が得られる。

他方、ＬＳＩテスタ４は、現在の外部基準電圧信号Ｖｒｅｆの値が変更後の最終値に達していることを確認した場合には、各外部基準電圧信号Ｖｒｅｆの電圧値に於けるタイミングマージンチェックテストは完了したものと判断し、テストモード選択信号ＴＳＥＬのレベルを“１”から“０”に変更する。斯かるレベル変更を受信したＣＰＵ２２は、各外部基準電圧信号Ｖｒｅｆの電圧値に於けるタイミングマージンチェックテストが既に完了したことを認識する。

その結果、ＣＰＵ２１は、読出し制御信号ＲＣＳを出力して、エラー計測器１５から、全ての計測結果を、即ち、入力電圧毎のエラー計測収集結果信号ＥＳを読み出して、テスト治具３を介して、同信号ＥＳをＬＳＩテスタ４へ送信する（ステップＳ８）。その際に、ＣＰＵ２１は、ＬＳＩテスタ４に対して、可変遅延素子ＶＤＬ１，ＶＤＬ２のｃｏｄｅ設定回数の情報を、上記信号ＥＳと共に、送信する。この情報に基づいて、ＬＳＩテスタ４は、受信した信号ＥＳの中から、入力電圧毎のエラー計測結果を各々識別することが可能となる。その結果、入力電圧毎のエラー計測収集結果信号ＥＳを受信したＬＳＩテスタ４は、既述した様なアイパタン（図５参照。）を作成して、アイパタンのアイ開口の寸法が所望値以上ある場合にのみ、タイミングマージンチェックテストを行った半導体装置５を良品であると、判定する。

以上に記載した本実施の形態の構成・動作によれば、ＣＤＲ回路１２への入力電圧を電圧振幅の中心値ＶＤＤ／２にだけ固定することなく可変としているので、ある電圧限定のタイミングマージンのチェックだけでなく、ＣＤＲ回路１２への入力電圧毎にタイミングマージンのチェックを行えることが可能となる。その結果、図５に例示した様なアイパタンを作成して半導体装置５の良否を判定すると言うテストの実行が可能となり、電圧マージンが過不足である不良品の検出が可能になる。

尚、差動バッファＤＡ１，ＤＡ２からの信号は、差動データである信号ＶＲｘとＤＣ信号である外部基準電圧信号Ｖｒｅｆとの差分信号であるため、その波形タイミング幅を伸縮するが、ＣＤＲ回路１２は差動信号ＶＲｘ１の立ち上がりエッジだけを使用するので、その影響は無い。

又、本実施の形態に於ける各構成要素ＤＡ１，ＤＡ２，１１から成る回路部を、「入力バッファ１０より出力されるテストパタン信号ＶＲｘと、外部より印加される外部基準電圧信号Ｖｒｅｆとの差分信号ＶＲｘ１を求める差分バッファ部」と定義する。又、両可変遅延素子ＶＤＬ１，ＶＤＬ２を、「入力バッファ１０より出力されるテストパタン信号ＶＲｘと第２クロック信号ＣＬＫ２との間の相対的な位相関係を順次に変更する位相変更部」と総称する。

（実施の形態２）
図７は、本実施の形態に係るＬｏｏｐｂａｃｋＢＩＳＴ回路１の内部構成を示すブロック図である。図７に於いて、図２と同一参照符号の構成要素は、同一又は相当のものを示す。本実施の形態に於いても、基本的に図１を援用する。但し、図１に於ける信号Ｖｒｅｆ，信号ＲＥＱ及び信号ＳＥＬは不要と成る。本実施の形態の特徴点は、図２に於ける外部基準電圧信号Ｖｒｅｆに代えて、ＬｏｏｐｂａｃｋＢＩＳＴ回路１の内部に、基準電圧信号を可変的に発生し得るＣｏｄｅ毎基準電圧発生器３０を設けた点にある。従って、セレクタ１１の選択信号ＳＥＬは、ＣＰＵ２１によって生成され、且つ、そのレベル変更（“０”→“１”）はＣＰＵ２１内部のカウンタ２２のカウント値に応じて実行される。

図８は、Ｃｏｄｅ毎基準電圧発生器３０の構成例を示す図である。同基準発生器３０はラダー抵抗体より成り、図７のＣＰＵ２１が出力する基準電圧ｃｏｄｅ選択信号ＣＳＥＬのｃｏｄｅ値に応じた電圧を、基準電圧信号として、第１及び第２差動バッファＤＡ１，ＤＡ２に出力する。その際、基準電圧ｃｏｄｅ選択信号ＣＳＥＬのｃｏｄｅ値は、ＣＰＵ２１のカウンタ２２によってカウントされている。尚、通常動作時に於いては、ＣＰＵ２１はｃｏｄｅ値０を与える基準電圧ｃｏｄｅ選択信号ＣＳＥＬを出力するので、Ｃｏｄｅ毎基準電圧発生器３０の出力信号のレベルは常にグランドレベルにあり、パッドＰＤ６のレベルは“１”に保持されるため、その結果、ＶＲｘ＝ＶＲｘ１となる。

しかも、基準電圧ｃｏｄｅ選択信号ＣＳＥＬは、図７のエラー計測器１５にも印加される。その結果、エラー計測器（メモリ等）１５は、基準電圧ｃｏｄｅ選択信号ＣＳＥＬのｃｏｄｅ値毎に、タイミングマージンチェックテストのパタン比較結果を保持する。

図９は、図７のＬｏｏｐｂａｃｋＢＩＳＴ回路１が基準電圧値毎にタイミングマージンチェックテストを行う動作を示すタイミングチャートである。図９の動作手順が図６のそれと相違する点は、ステップＳ７及びＳ８にある。即ち、図９のステップＳ７では、ＣＰＵ２１は、その内部のカウンタ２２がカウントしている信号ＣＳＥＬのｃｏｄｅ値が上限値に達しているか否かを判断し、ｃｏｄｅ値が上限値に達しているときにはタイミングマージンチェックテストを終了する。そして、ステップＳ８に於いて、ＣＰＵ２１は、エラー計測器１５より、ｃｏｄｅ値毎のエラー計測収集結果信号ＥＳを出力すると共に、各ｃｏｄｅ値と基準電圧値との対応関係を示す情報データを、ＬＳＩテスタ４に出力する。

図７のＬｏｏｐｂａｃｋＢＩＳＴ回路１によれば、図２のパッド（外部端子）ＰＤ５，ＰＤ６，ＰＤ１０が不要となるので、半導体装置５のピン数の増加を回避することが出来ると言う利点が得られる。

（実施の形態２の変形例）
図７に示す様に、エラー計測器１５は、パッドＰＤ９から信号ＥＳをＬＳＩテスタ４に対して出力する代わりに、ｃｏｄｅ値毎のエラー計測収集結果信号ＥＳ１をＣＰＵ２１自体に出力することとしても良い。この場合には、ＣＰＵ２１内部の判定部２３が、ＬＳＩテスタ４に代わって、ｃｏｄｅ値毎のエラー計測収集結果信号ＥＳ１に基づき図５に示す様なアイパタンを作成した上で、得られたアイ開口の幅寸法に基づき当該半導体装置５の良否を判定することとなる。

この場合には、印加基準電圧毎のテスト結果を外部機器（ＬＳＩテスタ等）で処理する必要性がなくなり、半導体装置５自体が各基準電圧（ｃｏｄｅ）毎にタイミングマージンのマッピングを行うことが可能となる。

（付記）
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。

この発明は、例えば、ＰＣＩｅ又はＳＡＴＡ等のＳｅｒＤｅｓ系高速ＩＰを搭載する製品に適用して好適である。

本発明の実施の形態１に係る半導体装置のタイミングマージンチェックテストを行う際の回路配置を示すブロック図である。本発明の実施の形態１に係る半導体装置内のＬｏｏｐｂａｃｋＢＩＳＴ回路の構成を示すブロック図である。ＣＤＲ回路の動作を示すタイミングチャートである。デシリアライザの入力部の構成を示すブロック図である。アイパタン結果を示す図である。本発明の実施の形態１に於けるタイミングマージンチェックテストの手順を示すフローチャートである。本発明の実施の形態２に係る半導体装置内のＬｏｏｐｂａｃｋＢＩＳＴ回路の構成を示すブロック図である。Ｃｏｄｅ毎基準電圧発生器の内部構成例を示す図である。本発明の実施の形態２に於けるタイミングマージンチェックテストの手順を示すフローチャートである。

符号の説明

１ＬｏｏｐｂａｃｋＢＩＳＴ回路、２高速ＩＯバッファ、３テスト治具、４ＬＳＩテスタ、５半導体装置、１０入力バッファ、ＤＡ１，ＤＡ２差動バッファ、１１セレクタ、１２ＣＤＲ回路、１３デシリアライザ、１４パタン比較器、１５エラー計測器、１６出力バッファ、１７シリアライザ、１８ＰＬＬ回路、２０パタン発生器、２１ＣＰＵ、２３判定部、３０Ｃｏｄｅ毎基準電圧発生器、ＶＤＬ１，ＶＤＬ２可変遅延素子。

Claims

パラレル信号であるテストパタン信号を発生するパタン発生器と、
第１クロック信号を生成するクロック生成回路と、
前記第１クロック信号に応じて前記パラレル信号のテストパタン信号をシリアル信号のテストパタン信号に変換するシリアライザと、
前記シリアル信号のテストパタン信号を外部ループバックパスへ出力する出力バッファと、
前記外部ループバックパスを伝送して来たテストパタン信号を受信する入力バッファと、
前記入力バッファより出力されるテストパタン信号と、外部より印加される外部基準電圧信号との差分信号を求める差分バッファ部と、
前記差分信号のエッジに基づき第２クロック信号を生成するＣＤＲ回路と、
前記入力バッファより出力されるテストパタン信号と前記第２クロック信号との間の相対的な位相関係を順次に変更する位相変更部と、
前記第２クロック信号に応じて前記入力バッファより出力されるテストパタン信号をパラレル信号のテストパタン信号に変換するデシリアライザと、
前記デシリアライザが出力するテストパタン信号と比較用パタン信号とを比較してエラーの有無を検出するパタン比較器と、
前記外部基準電圧信号の値に対する前記相対的な位相関係毎の前記エラーの有無を記憶するエラー計測器とを備え、
外部より前記外部基準電圧信号が変更されて入力される毎に且つ前記入力バッファより出力されるテストパタン信号と前記第２クロック信号との間の前記相対的な位相関係が設定される毎に、前記パタン発生器は前記テストパタン信号を発生することを特徴とする、
半導体装置。
パラレル信号であるテストパタン信号を発生するパタン発生器と、
第１クロック信号を生成するクロック生成回路と、
前記第１クロック信号に応じて前記パラレル信号のテストパタン信号をシリアル信号のテストパタン信号に変換するシリアライザと、
前記シリアル信号のテストパタン信号を外部ループバックパスへ出力する出力バッファと、
前記外部ループバックパスを伝送して来たテストパタン信号を受信する入力バッファと、
基準電圧ｃｏｄｅ選択信号を生成する基準電圧ｃｏｄｅ選択信号生成部と、
前記基準電圧ｃｏｄｅ選択信号が与える各ｃｏｄｅに対応した基準電圧を有する信号を発生するｃｏｄｅ毎基準電圧発生器と、
前記入力バッファより出力されるテストパタン信号と、前記ｃｏｄｅ毎基準電圧発生器より出力される基準電圧信号との差分信号を求める差分バッファ部と、
前記差分信号のエッジに基づき第２クロック信号を生成するＣＤＲ回路と、
前記入力バッファより出力されるテストパタン信号と前記第２クロック信号との間の相対的な位相関係を順次に変更する位相変更部と、
前記第２クロック信号に応じて前記入力バッファより出力されるテストパタン信号をパラレル信号のテストパタン信号に変換するデシリアライザと、
前記デシリアライザが出力するテストパタン信号と比較用パタン信号とを比較してエラーの有無を検出するパタン比較器と、
前記基準電圧ｃｏｄｅ選択信号が与える各ｃｏｄｅに対する前記相対的な位相関係毎の前記エラーの有無を記憶するエラー計測器とを備え、
前記基準電圧ｃｏｄｅ選択信号のｃｏｄｅが設定される毎に且つ前記入力バッファより出力されるテストパタン信号と前記第２クロック信号との間の前記相対的な位相関係が設定される毎に、前記パタン発生器は前記テストパタン信号を発生することを特徴とする、
半導体装置。
請求項２記載の半導体装置であって、
前記エラー計測器が出力する前記エラーの有無に基づきアイパタンを作成し、前記アイパタンのアイ開口の寸法が所定の値以上の場合に前記半導体装置を良品と判定する判定部を更に備えることを特徴とする、
半導体装置。