KR20130112611A

KR20130112611A - 데이터 수신장치 및 그 테스트 방법

Info

Publication number: KR20130112611A
Application number: KR1020120035127A
Authority: KR
Inventors: 채현수; 신종신
Original assignee: 삼성전자주식회사
Priority date: 2012-04-04
Filing date: 2012-04-04
Publication date: 2013-10-14
Also published as: CN103364716A; US8949680B2; US20130268819A1; KR101918627B1; CN103364716B

Abstract

데이터 수신장치 및 그 테스트 방법이 제공된다. 본 발명의 실시예들에 따른 데이터 수신장치는 입력핀, 출력핀 및 테스트 모드시 기준클락신호를 입력받는 기준클락 입력핀을 포함하는 다수의 핀들, 상기 테스트 모드시 테스트 패턴신호를 발생하고 테스트 결과신호를 수신하며, 상기 테스트 패턴신호와 상기 테스트 결과신호를 비교하는 테스트 평가를 하는 로직부, 상기 로직부로부터 입력받은 분주비로 상기 기준클락신호를 분주하여 테스트클락을 출력하는 영상 주파수 제어회로, 상기 테스트클락에 기초하여 상기 테스트 패턴신호를 시리얼라이징하는 시리얼라이저, 상기 시리얼라이징된 테스트 패턴신호를 드라이빙한 출력신호를 상기 출력핀을 통해 출력하는 테스트 드라이버, 상기 출력신호을 궤환한 입력신호의 주파수 범위를 이퀄라이징하는 이퀄라이저, 상기 이퀄라이징된 입력신호로부터 데이터신호와 데이터클락을 복원하는 클락 데이터 복원부 및 상기 데이터클락을 기준으로 상기 데이터신호를 디시리얼라이징하여 상기 테스트 결과신호를 출력하는 디시리얼라이저를 포함한다.

Description

데이터 수신장치 및 그 테스트 방법{DATA RECEIVER DEVICE AND TESTING METHOD THEREOF}

본 발명은 빌트-인 셀프 테스트를 위한 데이터 수신 장치 및 그 테스트 방법에 관한 것이다.

빌트-인 셀프 테스트(Built-in Self Test; 이하 BIST) 평가는 칩(chip)의 불량여부를 칩 자체적으로 판정하는 테스트이다. BIST 평가는 칩의 양산 단계에서 개발된 칩의 성능을 검증하기 위해 반드시 거쳐야 하는 과정이며, 대표적인 평가 항목으로는 BER(Bit Error Rate) 평가, 주파수 평가 등이 있다.

칩 자체적으로 BIST 평가를 가능하게 하기 위해, 칩 내에 BIST 기능블럭들을 집적화한다. 이 때 상기 칩이 송신기,수신기가 함께 존재하는 트랜시버 칩(tranceiver chip)인지, 송신기만 존재하는 칩인지 또는 수신기만 존재하는 칩인지에 따라 집적화되는 BIST 기능블럭들의 구현 방법이 달라진다.

트랜시버 칩 및 송신기만 존재하는 칩의 경우 BIST 기능블럭은 칩 면적을 크게 증가시키지 않고서도 집적화할 수 있다. 그러나 수신기만 존재하는 칩의 경우 BIST 기능을 집적화하지 못하거나 혹은 집적화를 위해 칩 면적 및 설계 리소스 측면에서 많은 비용을 치러야 하는 문제점이 있다.

수신기 단독으로 존재하는 칩의 BIST 검증을 위해서 별도의 송신단 위상동기 회로(Tx PLL), 시리얼라이저 및 출력 드라이버 등으로 구성된 송신기를 수신기 칩 안에 탑재하기도 한다. 이 경우 송신기에 들어가는 위상 동기 회로는 다수의 단위 블록들을 포함하여 넓은 면적을 차지한다. 즉, BIST 평가를 위해 실제 수신기 본연의 기능과 무관한 송신용 위상동기 회로를 BIST 검증을 위해 칩 안에 집적함으로써 설계를 위한 인력 리소스 낭비 및 칩 면접 증대 등의 문제가 있다.

한편 별도의 송신기를 수신기 외부에 설치하여 송신기와 수신기 사이에서 커뮤케이션을 하며 BIST 검증을 진행한다. 이 경우 BIST 검증을 위한 추가 설계 블럭이 없다는 장점은 있으나 수신기 자체만으로는 평가할 수 없고 웨이퍼 레벨이 아닌 패키지 레벨에서만 평가할 수 밖에 없는 한계가 있고 양산단계에서 평가비용이 높아지는 문제가 있다.

본 발명은 최소한의 추가블록을 내재화 하여 빌트-인 셀프 테스트가 가능한 데이터 수신 장치 및 그 테스트 방법을 제공하는 것이다.

상술한 기술적 과제를 해결하기 위하여, 본 발명의 일실시예에 따른 디스플레이 포트 수신장치는 입력핀, 출력핀 및 상기 테스트 모드시 기준클락신호를 입력받는 기준클락 입력핀을 포함하는 다수의 핀들, 상기 테스트 모드시 테스트 패턴신호를 발생하고 테스트 결과신호를 수신하며, 상기 테스트 패턴신호와 상기 테스트 결과신호를 비교하는 테스트 평가를 하는 로직부, 상기 로직부로부터 입력받은 체배비로 상기 기준클락신호를 체배하여 체배체배테스트클락을 출력하는 영상 주파수 제어회로, 상기 테스트클락에 기초하여 상기 테스트 패턴신호를 시리얼라이징하는 시리얼라이저, 상기 시리얼라이징된 테스트 패턴신호를 드라이빙한 출력신호를 상기 출력핀을 통해 출력하는 테스트 드라이버, 상기 출력신호을 궤환한 입력신호의 주파수 범위를 이퀄라이징하는 이퀄라이저, 상기 이퀄라이징된 입력신호로부터 데이터신호와 데이터클락을 복원하는 클락 데이터 복원부, 상기 데이터클락을 기준으로 상기 데이터신호를 디시리얼라이징하여 상기 테스트 결과신호를 출력하는 디시리얼라이저를 포함한다.

디스플레이 포트 수신장치는 상기 입력핀과 상기 이퀄라이저 사이에 연결되고, 상기 로직부의 제어에 따라 상기 시리얼라이징된 테스트 패턴신호와 상기 입력신호 중 어느 하나를 선택하여 출력하는 선택부를 더 포함할 수 있다.

상기 선택부는 상기 테스트 모드시 상기 시리얼라이징된 테스트 패턴신호를 선택하여 출력할 수 있다.

상기 입력신호는 상기 출력핀을 통해 출력된 상기 출력신호를 상기 입력핀으로 입력받은 신호일 수 있다.

상기 출력핀은 보조채널 입출력핀일 수 있다.

상기 로직부는 상기 테스트 패턴신호에 따라 기설정된 체배비를 상기 영상 주파수 제어회로로 출력할 수 있다.

상기 로직부는 상기 테스트 패턴신호와 상기 테스트 결과신호의 패턴을 비교하여 상기 테스트 결과신호의 비트 에러율을 평가할 수 있다.

상기 디스플레이 포트 수신 장치는 상기 디스플레이 포트 수신 장치 내에서 발생하는 모든 신호들 중 적어도 어느 하나의 신호를 모니터링한 신호를 상기 테스트 드라이버로 출력하는 모니터 블럭(300)을 더 포함할 수 있다.

상기 영상 주파수 제어 회로는 위상동기루프 회로(Phase Locked Loop) 또는 지연동기 루프 회로(Delayed Locked Loop)일 수 있다.

상술한 기술적 과제를 해결하기 위하여, 본 발명의 다른 일실시예에 따른 데이터 수신 장치는 테스트 모드시 테스트 패턴신호를 발생하고 테스트 결과신호를 수신하며, 상기 테스트 패턴신호와 상기 테스트 결과신호를 비교하는 테스트 평가를 하는 로직부, 상기 로직부로부터 입력받은 체배비로 기준클락신호를 체배하여 테스트클락을 출력하는 시스템 주파수 제어 회로, 상기 테스트클락에 기초하여 상기 테스트 패턴신호를 시리얼라이징하여 출력신호로 출력하는 출력단 및 상기 출력신호에 기초한 입력신호로부터 데이터신호와 데이터클락을 복원하고, 상기 데이터클락에 기초하여 상기 데이터신호를 디시리얼라이징하여 상기 테스트 결과신호를 상기 로직부로 출력하는 입력단을 포함한다.

상술한 기술적 과제를 해결하기 위하여, 본 발명의 실시예들에 따른 데이터 수신 장치의 테스트 방법은 테스트 모드인지 정상 모드인지 판단하는 단계, 상기 테스트 모드인 경우, 테스트 패턴신호와 상기 테스트 패턴신호에 상응하는 기설정된 체배비를 출력하는 단계, 기준클락신호를 상기 체배비로 체배하여 테스트클락을 생성하는 단계, 상기 테스트클락에 기초하여 상기 테스트 패턴신호를 시리얼라이징하는 단계, 상기 시리얼라이징된 테스트 패턴신호를 드라이빙한 출력신호를 출력하는 단계, 상기 테스트 패턴신호에 기초한 입력신호를 이퀄라이징하는 단계, 상기 이퀄라이징된 입력신호로부터 데이터신호와 데이터클락을 복원하는 단계, 상기 데이터클락에 기초하여 상기 데이터신호를 디시리얼라이징하여 테스트 결과신호를 생성하는 단계, 및 상기 테스트 결과신호를 상기 테스트 패턴신호와 비교하여 평가하는 단계를 포함한다.

본 발명의 실시예들에 따른 데이터 수신 장치 및 그 테스트 방법은 수신 장치 내에 이미 집적되어 있는 주파수 제어 회로를 송신 장치로 이용함으로써 별도의 추가 설계블럭 없이 BIST 검증이 가능하다. 본 발명의 실시예들에 따른 데이터 수신 장치 및 그 테스트 방법은 칩 면접을 절약할 수 있을 뿐 아니라 이미 집적되어 있는 주파수 제어 회로를 송신 장치로 이용함으로써 웨이퍼 레벨 및 패키지 레벨 모두에서 BIST 검증이 가능하다.

도 1은 디바이스 테스트 시스템을 나타낸 전체 개념도이다.
도 2는 테스트 모드시의 본 발명의 실시예들에 따른 데이터 수신장치의 블럭도를 나타낸 것이다.
도 3은 테스트 모드시 내부 경로를 이용하여 테스트를 하는 본 발명의 일실시예에 따른 데이터 수신 장치를 나타낸 것이다.
도 4는 테스트 모드시 외부 경로를 이용하여 테스트를 하는 본 발명의 다른 일실시예에 따른 데이터 수신 장치를 나타낸 것이다.
도 5는 정상 모드시의 본 발명의 실시예들에 따른 디스플레이 포트 수신 장치를 구체적으로 나타낸 블럭도이다.
도 6은 본 발명의 실시예들에 따른 데이터 수신 장치의 테스트 방법을 나타낸 흐름도이다.
도 7은 본 발명의 또다른 일실시예에 따른 데이터 수신 장치를 나타낸 블럭도이다.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.

본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.

도 1은 디바이스 테스트 시스템을 나타낸 전체 개념도이다.

도 1을 참조하면, 디바이스 테스트 시스템은 적어도 하나의 ATE(Automatic Test Equipment;이하 ATE,1)와 다수의 DUT(100)들을 포함한다.

ATE(1)는 DUT(100)에 포함되는 복수의 코어들 각각을 그 특성에 따라 정확하게 동작하는지 테스트하는 IEEE 표준 규격에 따른 테스트장치이다. ATE(1)는 다수 개의 채널로 DUT(100)와 연결되는데, 예를 들면, 테스트입력데이터신호(Test Data Input), 테스트모드인풋신호(Test Mode Input), 클락신호(Test Clock) 및 리셋신호(Test Reset)를 인가받는 4개의 입력핀들과 테스트출력데이터(Test Data Output)를 출력하는 1개의 출력핀을 포함할 수 있다.

DUT(100)는 다양한 기능을 갖는 복수개의 코어를 포함하는 피시험디바이스로써, 일례로 SoC(System on Chip),마이크로프로세서, VLSI(Very Large System Ingetration) 등이 있다. DUT(100)는 다수 개의 채널로 ATE(2)와 연결된다.

본 발명의 실시예들에 따른 테스트를 위해 DUT(Device Under Test;이하 DUT)들 각각은 데이터 수신 장치로서, 일례로 디스플레이 포트 장치일 수 있다. 이는 비디오전자공학표준위원회(VESA)에 의해 정해진 디스플레이 포트 인터페이스에 따른다. 즉, 기존 내부 인터페이스 표준인 LVDS와 외부 연결 표준인 디지털 비주얼 인터페이스(Digital Visual Interface, DVI)를 통합하여 하나로 연결할 수 있는 인터페이스 방식을 지원한다.

디스플레이 포트 인터페이스는 칩과 칩 사이를 연결하는 내부연결은 물론 제품과 제품 사이를 연결하는 외부연결까지 모두 디지털로 연결할 수 있는 기술이다. 데이터 대역 폭을 넓혀 더 높은 색 심도(color depth)와 해상도를 지원할 수 있다.또한 디스플레이 포트 인터페이스는 양방향 보조채널을 탑재, 별도의 인터페이스 없이 화상채팅ㆍ인터넷전화(VoIP) 등의 애플리케이션을 함께 지원할 수 있다.

상기 디스플레이 포트 인터페이스를 지원하는 디스플레이 포트 장치의 테스트는 링크 클럭 락 테스트(link clock lock test), 심볼 락 테스트(symbol lock test), PRBS(Psudo Random Bit Sequence) 카운터 테스트, 그리고 BER(Bit Error Rate) 테스트 등을 포함한다.

디스플레이 포트 장치는 송신기,수신기가 함께 존재하는 트랜시버 (tranceiver) 장치, 송신기만 존재하는 디스플레이 포트 송신장치 또는 수신기만 존재하는 디스플레이 포트 수신장치를 포함한다. 설명의 편의를 위해, 본 발명의 실시예들에 따른 DUT(100)는 디스플레이 포트 수신 장치를 위주로 설명하나, 본 발명의 실시예가 이에 한정되는 것은 아니고, 다양한 실시예에 따라 구현가능하다.

도 2는 테스트 모드시의 본 발명의 실시예들에 따른 데이터 수신장치의 블럭도를 나타낸 것이다.

도 2를 참조하면, 데이터 수신 장치(100)는 입력핀(P1) 및 출력핀(P2)을 포함하는 다수 개의 핀들, 입력단(101), 시스템 주파수 제어 회로(140), 출력단(102) 및 로직부(200)를 포함한다.

입력단(101)은 정상모드시 또는 테스트 모드시 출력신호에 기초한 입력신호로부터 데이터신호와 데이터클락을 복원하고, 상기 데이터클락에 기초하여 상기 데이터신호를 디시리얼라이징하여 상기 테스트 결과신호(S3)를 상기 로직부(200)로 출력한다.

시스템 주파수 제어회로(140)는 로직부(200)로부터 입력받은 체배비(M)로 상기 데이터클락(CLK)을 체배하여 동작클락(C)을 출력한다. 이때 시스템 주파수 제어회로(140)는 상기 데이터클락을 그대로 사용할 수도 있고, 각각의 시스템 구성요소들에 적합하도록 기설정된 체배비(M_T)로 체배한 동작클락을 출력할 수도 있다. 또한 상기 체배비(M_T)는 사용자의 설정에 의하여 설정될 수도 있고, 테스트 패턴신호 또는 테스트 결과신호에 응답하여 변경될 수도 있다.

출력단(102)은 정상모드시 동작클락(CK)에 기초하여 패턴신호를 시리얼라이징하여 출력신호로 출력한다.

로직부(200)는 정상모드시에는 패턴 신호를 발생하고 결과신호를 수신한다. 로직부(200)는 데이터 수신 장치(100)의 동작에 필요한 각 구성요소들을 제어할 수 있다.

도 3은 테스트 모드시 내부 경로를 이용하여 테스트를 하는 본 발명의 일실시예에 따른 데이터 수신 장치를 나타낸 것이다.

도 3을 참조하면, 데이터 수신 장치(100a)는 입력핀(P1), 출력핀(P2) 및 기준클락입력핀(P3)을 포함하는 다수 개의 핀들, 이퀄라이저(110), 클락 데이터 복원부(120), 디시리얼라이저, 영상 주파수 제어 회로(141), 시리얼라이저(150), 테스트 드라이버(160) 및 로직부(200)를 포함한다.

입력단(101)은 테스트 모드시 출력신호에 기초한 입력신호로부터 데이터신호와 데이터클락을 복원하고, 상기 데이터클락에 기초하여 상기 데이터신호를 디시리얼라이징하여 상기 테스트 결과신호를 상기 로직부로 출력한다. 입력단(101)은 이퀄라이저(Equalizer, 110), 클락 데이터 복원부(Clock Data Recover Unit, 120) 및 디시리얼라이저(De-Serializer,130)를 포함한다. 입력단은 선택기(101)를 더 포함할 수 있다.

출력단(102)은 테스트모드시 테스트클락에 기초하여 테스트 패턴신호를 시리얼라이징하여 출력신호로 출력한다.

출력단(102)은 시리얼라이저(Serializer,150) 및 테스트 드라이버(Test Driver,160)를 포함한다.

로직부(200)는 데이터 수신 장치(100)가 테스트 모드인지 정상 모드인지 확인한다. 로직부(200)는 데이터 수신 장치(100)의 동작 모드가 확인되면, 각 모드에 따라 데이터 수신 장치(100)의 각 구성요소들을 제어한다.

로직부(200)는 테스트 모드시에는 테스트 패턴신호(R1)를 발생하고, 테스트 결과신호(S3)를 수신한다. 또한 로직부(200)는 영상 주파수 제어 회로(141)로부터 픽셀클락(CKp)을 수신한다.

로직부(200)는 테스트 모드시 테스트 패턴신호(R1)와 테스트 결과신호(S3)를 비교하여 테스트 평가를 한다. 이때 테스트 평가는 PRBS(Psudo Random Bit Sequence) 카운터 테스트, 그리고 BER(Bit Error Rate) 테스트 등을 포함한다. 일례로 로직부(200)는 상기 테스트 패턴신호와 상기 테스트 결과신호의 패턴을 비교하여 상기 테스트 결과신호의 비트 에러율을 평가할 수 있다.

로직부(200)는 상기 테스트 패턴신호(R1)에 따라 기설정된 체배비 M_T를 상기 위상동기루프회로로 출력한다. 또한 로직부(200)는 내부 경로를 이용하기 위해 제어신호(SEL)를 출력할 수 있다. 상기 제어신호(SEL) 출력은 사용자의 설정에 의하거나 테스트 동작에 의한 것일 수 있다.

데이터 수신 장치(100a)는 내부 경로를 이용하여 빌트인 셀프 테스트를 수행하기 위해 선택기(101)를 더 포함할 수 있다. 선택기(10)는 상기 입력핀(P1)과 상기 이퀄라이저(110) 사이에 연결되어 로직부(200)의 제어신호(SEL)에 따라 상기 시리얼라이징된 테스트 패턴신호(R2)와 상기 입력신호 중 어느 하나를 선택하여 출력할 수 있다.

이퀄라이저(Equalizer, 110)는 데이터 수신 장치(100a)가 수신한 입력신호(S1) 또는 시리얼라이징된 패턴신호(R2) 중 어느 하나를 이퀄라이징한다. 로직부(200)는 내부경로를 이용한 테스트 모드시 선택기(101)가 시리얼라이징된 패턴신호(R2)를 이퀄라이저(110)로 출력하도록 제어한다. 로직부(200)는 정상 모드시 또는 외부 경로를 이용한 테스트 모드시 선택기(101)가 입력신호(S1)를 이퀄라이저(110)로 출력하도록 제어한다.

CDR(120)은 이퀄라이징된 상기 신호로부터 데이터클락(CK)과 데이터신호(D)를 각각 복원한다.

디시리얼라이저(130)는 데이터클락(CK)을 기준으로 상기 데이터신호(D)를 디시리얼라이징하여 결과신호(S3)를 출력한다. 즉, 직렬신호였던 데이터신호(D)를 데이터클락(CK)을 이용하여 병렬신호로 디시리얼라이징하여 결과신호를 로직부(200)로 출력한다.

데이터 수신 장치(100a)는 테스트 모드시에는 테스트를 위한 기준클락신호(RefCLK)를 기준클락입력핀(P3)을 통하여 입력받는다.

영상 주파수 제어회로(141)는 로직부(200)로부터 입력받은 체배비(M_T)로 기준 클락(Ref CLK)신호를 체배하여 테스트클락(C)을 출력한다. 이때 영상 주파수 제어회로(141)는 상기 기준클락신호를 그대로 사용한 테스트클락을 출력할 수도 있고, 각각의 시스템 구성요소들에 적합하도록 기설정된 체배비(M_T)로 체배한 테스트클락(C)을 출력할 수도 있다.

시리얼라이저(150)는 로직부(200)에서 출력된 테스트 패턴신호(R1)를 입력받아 상기 테스트클락(C)을 기초로 테스트 패턴신호(R1)를 시리얼라이징한다. 즉, 병렬신호였던 테스트 패턴신호(R1)를 테스트클락(C)을 이용하여 직렬신호로 시리얼라이징하여 테스트 드라이버(160)로 출력한다.

테스트 드라이버(160)는 시리얼라이징된 테스트 패턴신호(R2)를 드라이빙하여 출력핀(P2)을 통해 출력한다.

그 결과, 데이터 수신 장치(100a)는 입출력용 핀을 추가로 설치하지 않고도 내부 경로를 이용함으로써 웨이퍼레벨 뿐 아니라 패키지 레벨에서의 빌트-인 셀프 테스트가 가능하다. 또한 데이터 수신 장치(100a)는 수신 장치 내에 이미 집적되어 있는 주파수 제어 회로를 송신 장치로 이용함으로써 별도의 추가 설계블럭 없이 빌트-인 셀프 테스트가 가능하다.

도 4는 테스트 모드시의 외부 경로를 이용하여 테스트를 하는 본 발명의 다른 일실시예에 따른 디스플레이 포트 수신 장치를 나타낸 것이다.

도 4를 참조하면, 데이터 수신 장치(100b)는 입력핀(P1), 출력핀(P2) 및 보조채널핀(P3)을 포함하는 다수 개의 핀들, 이퀄라이저(110), 클락 데이터 복원부(120), 디시리얼라이저, 영상 주파수 제어 회로(141), 시리얼라이저(150), 테스트 드라이버(160) 및 로직부(200)를 포함한다.

로직부(200)는 테스트 모드시 테스트 패턴신호(R1)와 테스트 결과신호(S3)를 비교하여 테스트 평가를 한다. 이때 테스트 평가는 PRBS(Psudo Random Bit Sequence) 카운터 테스트, 그리고 BER(Bit Error Rate) 테스트 등을 포함한다.

데이터 수신 장치(100b)는 외부 경로를 이용하여 빌트인 셀프 테스트(BIST)를 수행하기 위해 선택기(미도시)를 더 포함할 수 있다.

이퀄라이저(Equalizer, 110)는 데이터 수신 장치(100b)가 수신한 입력신호(S1)를 이퀄라이징한다.

선택기를 이용하지 않을 경우, 이퀄라이저(110)는 출력핀(P2)을 통해 출력된 출력신호를 입력핀(P1)을 통해 궤환된 입력신호(S1)를 이퀄라이징한다. 선택기를 이용할 경우 로직부(200)는 정상 모드시 또는 외부 경로를 이용한 테스트 모드시 선택기(101)가 입력신호(S1)를 이퀄라이저(110)로 출력하도록 제어한다. 이때 출력핀(P2)은 보조채널핀(AUX P/N)일 수 있다.

데이터 수신 장치(100b)는 테스트 모드시에는 테스트를 위한 기준클락신호(RefCLK)를 기준클락입력핀(P3)을 통하여 입력받는다.

영상 주파수 제어회로(141)는 로직부(200)로부터 입력받은 체배비(M_T)로 기준 클락(Ref CLK)신호를 체배하여 테스트클락(C)을 출력단으로 출력한다. 또한 영상 주파수 제어회로(141)는 수신된 기준클락 신호에 따른 픽셀클락(CKp)을 로직부(200)로 출력한다.

이때 영상 주파수 제어회로(141)는 상기 기준클락신호를 그대로 사용한 테스트클락을 출력할 수도 있고, 각각의 시스템 구성요소들에 적합하도록 기설정된 체배비(M_T)로 체배한 테스트클락(C)을 출력할 수도 있다.

그 결과, 데이터 수신 장치(100b)는 보조채널핀(AUX P/N) 등을 통한 외부 경로를 이용함으로써 웨이퍼레벨 뿐 아니라 패키지레벨에서의 빌트-인 셀프 테스트 평가가 가능하다. 또한 데이터 수신 장치(100b)는 수신 장치 내에 이미 집적되어 있는 주파수 제어 회로를 송신 장치로 이용함으로써 별도의 추가 설계블럭 없이 빌트-인 셀프 테스트 평가가 가능하다.

도 5는 정상 모드시의 본 발명의 실시예들에 따른 디스플레이 포트 수신 장치를 구체적으로 나타낸 블럭도이다.

도 5를 참조하면, 데이터 수신장치(100c)는 정상모드시 입력단의 구성요소들은 이용하나 BIST 평가를 위해 구성된 출력단의 구성요소들(즉, 시리얼라이저, 테스트 드라이버 등)은 이용하지 않을 수 있다.

이퀄라이저(Equalizer, 110)는 데이터 수신 장치(100c)가 수신한 입력신호(S1)를 이퀄라이징한다.

CDR(120)은 이퀄라이징된 상기 입력신호로부터 데이터클락(CK)과 데이터신호(D)를 분리한다. CDR(120)은 정상모드시 복원한 데이터클락(CK)을 주파수 제어회로(140)로 전송한다.

디시리얼라이저(De-Serializer,130)는 데이터클락(CK)을 기준으로 상기 데이터신호(D)를 디시리얼라이징하여 결과신호(S3)를 출력한다. 즉, 직렬신호였던 데이터신호(D)를 데이터클락(CK)을 이용하여 병렬신호로 디시리얼라이징하여 결과신호를 로직부(200)로 출력한다.

영상 주파수 제어회로(141)는 로직부(200)로부터 입력받은 체배비(M_N)로 상기 데이터클락(CK)을 체배하여 동작클락(C)을 출력한다. 또한 영상 주파수 제어회로(141)는 상기 데이터클락(CK)에 기초하여 생성한 픽셀클락(CKp)을 로직부(200)로 출력한다.

이때 영상 주파수 제어회로(141)는 위상동기루프 회로(Phase Locked Loop) 또는 지연동기루프 회로(Delayed Locked Loop)로 구현될 수 있다.

즉, 정상모드시의 데이터 수신 장치(100c)는 CDR(120)이 복원한 데이터클락(CK)을 영상 주파수 제어 회로(141)의 기초(base) 클락신호로 사용한다. 그 결과 정상모드시의 데이터 수신 장치(100c)는 상기 픽셀클락(CKp) 및 상기 디시리얼라이징한 결과신호(S3)를 기초로 한 신호(R4)를 외부로 출력한다.

도 6은 본 발명의 또다른 일실시예에 따른 데이터 수신 장치의 테스트 방법을 나타낸 흐름도이다.

데이터 수신 장치(100)는 현재 동작상태가 테스트 모드인지 정상 모드인지 판단한다(S10).

데이터 수신 장치(100)가 테스트 모드이면, 로직부(200)는 테스트 패턴신호(R1)와 상기 테스트 패턴신호에 상응하는 기설정된 체배비를 출력한다(S11). 데이터 수신 장치(100)는 기준클락신호(Ref CLK)를 상기 체배비(M)로 체배하여 테스트클락(C)을 생성한다(S12). 그리고 상기 테스트클락(C)에 기초하여 상기 테스트 패턴신호(R1)를 시리얼라이징하고(S13), 상기 시리얼라이징된 테스트 패턴신호(R2)를 드라이빙한 출력신호(R3)를 출력한다(S14).

데이터 수신 장치(100)가 내부경로를 이용할 경우 시리얼라이징된 테스트 패턴신호(R2)를 이퀄라이징 한다.그러나 데이터 수신 장치(100)가 외부경로를 이용할 경우 출력신호를 외부경로를 통해 궤환하여, 궤환된 입력신호(S1)를 이퀄라이징 한다(S15).

데이터 수신 장치(100)는 상기 이퀄라이징된 입력신호로부터 데이터신호(D)와 데이터클락(CK)을 복원하고(S16), 상기 데이터클락에 기초하여 상기 데이터신호를 디시리얼라이징하여 테스트 결과신호를 생성한다(S17).

그 결과 데이터 수신 장치(100)는 상기 테스트 결과신호를 상기 테스트 패턴신호와 비교하여 평가(S18)함으로써 빌트-인 셀프 테스트 평가를 수행할 수 있다.

한편 데이터 수신 장치(100)가 정상 모드이면, 외부에서 입력된 입력신호(S1)를 이퀄라이징한다(S21). 그리고 이퀄라이징된 입력신호(S1)를 데이터신호(D)와 데이터클락(CK)으로 복원하고(S22), 상기 데이터클락(CK)에 기초하여 데이터신호(D)를 디시리얼라이징한다(S23).

그 결과 드라이버는 디시리얼라이징된 결과(R4)를 드라이빙하여 출력(S27)함으로써 수신 장치로 동작한다.

도 7은 본 발명의 또다른 일실시예에 따른 디스플레이 포트 수신 장치를 나타낸 블럭도이다. 설명의 편의를 위하여, 도 2 내지 도 4와의 차이점을 위주로 설명한다.

도 7을 참조하면, 데이터 수신 장치(100d)는 모니터블럭(300)을 더 포함할 수 있다.

모니터블럭(300)은 데이터 수신 장치(100d) 내에서 발생하는 모든 신호들 중 적어도 어느 하나의 신호를 모니터링한 신호를 상기 테스트 드라이버(160)로 출력한다.

일례로 모니터블럭(300)은 시리얼라이저(110)에서 발생하는 신호(S2), CDR(120)에서 발생하는 신호(D 또는 CK), 디시리얼라이저(130)에서 발생하는 신호(S3), 주파수제어회로(141)에서 발생하는 신호(C), 테스트드라이버(160)에서 발생하는 신호(R3), 시리얼라이저(150)에서 발생하는 신호(R2) 및 로직부(200)에서 발생하는 신호들(R1 등) 등을 각각 모니터하여 해당 구성요소가 정상적으로 동작하고 있는지를 모니터할 수 있다.

테스트 드라이버(160)는 상기 모니터링된 신호를 드라이브하여 출력한다.

ATE(1)는 상기 출력된 모니터링 신호를 수신하여 각 구성요소들이 정상적으로 동작하고 있는지 검증할 수 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

1 : ATE
100-1 ~ 100-N, 100a, 100b, 100c, 100d : 데이터 수신 장치
P1 : 입력핀 P2 : 출력핀
P3 : 기준클락 입력핀
110 : 이퀄라이저 120 : CDR
130 : 디시리얼라이저 140 : 시스템 주파수 제어 회로
150 : 시리얼라이저 150 : 테스트 드라이버
200 : 로직부 300 : 모니터 블럭

Claims

테스트 모드와 정상 모드를 갖는 디스플레이 포트 수신장치에 있어서,
입력핀, 출력핀 및 상기 테스트 모드시 기준클락신호를 입력받는 기준클락 입력핀을 포함하는 다수의 핀들;
상기 디스플레이 포트 수신 장치의 모드를 확인하고, 상기 테스트 모드시 테스트 패턴신호를 발생하고 테스트 결과신호를 수신하며, 상기 테스트 패턴신호와 상기 테스트 결과신호를 비교하는 테스트 평가를 하는 로직부;
상기 로직부로부터 입력받은 체배비로 상기 기준클락신호를 체배하여 테스트클락을 출력하는 영상 주파수 제어회로;
상기 테스트클락에 기초하여 상기 테스트 패턴신호를 시리얼라이징하는 시리얼라이저;
상기 시리얼라이징된 테스트 패턴신호를 드라이빙한 출력신호를 상기 출력핀을 통해 출력하는 테스트 드라이버;
상기 출력신호을 궤환한 입력신호의 주파수 범위를 이퀄라이징하는 이퀄라이저;
상기 이퀄라이징된 입력신호로부터 데이터신호와 데이터클락을 복원하는 클락 데이터 복원부; 및
상기 데이터클락을 기준으로 상기 데이터신호를 디시리얼라이징하여 상기 테스트 결과신호를 출력하는 디시리얼라이저(De-serializer)를 포함하는 디스플레이 포트 수신 장치.
제1항에 있어서,
상기 입력핀과 상기 이퀄라이저 사이에 연결되고, 상기 로직부의 제어에 따라 상기 시리얼라이징된 테스트 패턴신호와 상기 입력신호 중 어느 하나를 선택하여 출력하는 선택부를 더 포함하는 디스플레이 포트 수신 장치.
제2항에 있어서, 상기 선택부는
상기 테스트 모드시 상기 로직부의 제어에 따라 상기 시리얼라이징된 테스트 패턴신호를 선택하여 출력하는 디스플레이 포트 수신 장치.
제1항에 있어서, 상기 입력신호는
상기 출력핀을 통해 출력된 상기 출력신호를 상기 입력핀으로 입력받은 신호인 디스플레이 포트 수신 장치.
제4항에 있어서, 상기 출력핀은 보조채널 입출력핀인 디스플레이 포트 수신 장치.
제1항에 있어서, 상기 로직부는
상기 테스트 패턴신호에 따라 기설정된 체배비를 상기 영상 주파수 제어회로로 출력하는 디스플레이 포트 수신 장치.
제1항에 있어서, 상기 로직부는
상기 테스트 패턴신호와 상기 테스트 결과신호의 패턴을 비교하여 상기 테스트 결과신호의 비트 에러율을 평가하는 디스플레이 포트 수신 장치.
제1항에 있어서,
상기 디스플레이 포트 수신 장치 내에서 발생하는 모든 신호들 중 적어도 어느 하나의 신호를 모니터링한 신호를 상기 테스트 드라이버로 출력하는 모니터 블럭을 더 포함하는 디스플레이 포트 수신 장치.
제1항에 있어서, 상기 영상 주파수 제어 회로는
위상동기루프 회로(Phase Locked Loop) 또는 지연동기 루프 회로(Delayed Locked Loop)인 디스플레이 포트 수신 장치.
테스트 모드와 정상 모드를 갖는 데이터 수신 장치에 있어서,
상기 디스플레이 포트 수신 장치의 모드를 확인하고, 상기 테스트 모드시 테스트 패턴신호를 발생하고 테스트 결과신호를 수신하며, 상기 테스트 패턴신호와 상기 테스트 결과신호를 비교하는 테스트 평가를 하는 로직부;
상기 로직부로부터 입력받은 체배비로 기준클락신호를 체배하여 테스트클락을 출력하는 시스템 주파수 제어 회로;
상기 테스트클락에 기초하여 상기 테스트 패턴신호를 시리얼라이징하여 출력신호로 출력하는 출력단; 및
상기 출력신호에 기초한 입력신호로부터 데이터신호와 데이터클락을 복원하고, 상기 데이터클락에 기초하여 상기 데이터신호를 디시리얼라이징하여 상기 테스트 결과신호를 상기 로직부로 출력하는 입력단을 포함하는 데이터 수신 장치.
제10항에 있어서, 상기 출력단은
상기 테스트클락에 기초하여 상기 테스트 패턴신호를 시리얼라이징하는 시리얼라이저(Serializer); 및
상기 시리얼라이징된 테스트 패턴신호를 드라이빙한 상기 출력신호를 출력핀을 통해 출력하는 테스트 드라이버(Test Driver)를 포함하는 데이터 수신 장치.
제10항에 있어서, 상기 입력단은
상기 출력신호에 기초한 입력신호의 주파수 범위를 이퀄라이징하는 이퀄라이저(Equalizer);
상기 이퀄라이징된 입력신호로부터 상기 데이터신호와 상기 데이터클락을 복원하는 클락 데이터 복원부; 및
상기 데이터클락을 기준으로 상기 데이터신호를 디시리얼라이징하여 상기 테스트 결과신호를 출력하는 디시리얼라이저를 포함하는 데이터 수신 장치.
제10항에 있어서, 상기 시스템 주파수 제어 회로는
상기 정상모드시 상기 체배비로 상기 데이터클락을 체배하여 동작클락을 출력하고, 상기 테스트모드시 상기 체배비로 상기 기준클락신호를 체배하여 테스트클락을 출력하는 데이터 수신 장치.
제10항에 있어서,
상기 입력핀과 상기 이퀄라이저 사이에 연결되고, 상기 로직부의 제어에 따라 상기 시리얼라이징된 테스트 패턴신호와 상기 입력신호 중 어느 하나를 선택하여 출력하는 선택부를 더 포함하는 데이터 수신 장치.
제14항에 있어서, 상기 선택부는
상기 테스트 모드시 상기 로직부의 제어에 따라 상기 시리얼라이징된 테스트 패턴신호를 선택하여 출력하는 데이터 수신 장치.
제10항에 있어서, 상기 입력신호는
상기 출력핀을 통해 출력된 상기 출력신호를 상기 입력핀으로 입력받은 신호인 데이터 수신 장치.
제16항에 있어서, 상기 출력핀은
보조채널 입출력핀인 데이터 수신 장치.
제10항에 있어서, 상기 로직부는
상기 테스트 패턴신호에 따라 기설정된 체배비를 상기 시스템 주파수 제어 회로로 출력하는 데이터 수신 장치.
제10항에 있어서, 상기 로직부는
상기 테스트 패턴신호와 상기 테스트 결과신호의 패턴을 비교하여 상기 테스트 결과신호의 비트 에러율을 평가하는 데이터 수신 장치.
제10항에 있어서, 상기 시스템 주파수 제어 회로는
위상동기루프 회로(Phase Locked Loop) 또는 지연동기 루프 회로(Delayed Locked Loop)인 데이터 수신 장치.
테스트 모드인지 정상 모드인지 판단하는 단계;
상기 테스트 모드인 경우, 테스트 패턴신호와 상기 테스트 패턴신호에 상응하는 기설정된 체배비를 출력하는 단계;
기준클락신호를 상기 체배비로 체배하여 테스트클락을 생성하는 단계;
상기 테스트클락에 기초하여 상기 테스트 패턴신호를 시리얼라이징하는 단계;
상기 시리얼라이징된 테스트 패턴신호를 드라이빙한 출력신호를 출력하는 단계;
상기 테스트 패턴신호에 기초한 입력신호를 이퀄라이징하는 단계;
상기 이퀄라이징된 입력신호로부터 데이터신호와 데이터클락을 복원하는 단계;
상기 데이터클락에 기초하여 상기 데이터신호를 디시리얼라이징하여 테스트 결과신호를 생성하는 단계; 및
상기 테스트 결과신호를 상기 테스트 패턴신호와 비교하여 평가하는 단계를 포함하는 데이터 수신 장치의 테스트 방법.
제21항에 있어서, 상기 입력신호는
상기 데이터 수신 장치의 외부로 출력된 상기 출력신호를 외부에서 궤환하여 입력받은 신호인 데이터 수신 장치의 테스트 방법.
제21항에 있어서, 상기 입력신호는
상기 시리얼라이징된 테스트 패턴신호를 궤환하여 입력받은 신호인 데이터 수신 장치의 테스트 방법.
제21항에 있어서, 상기 평가하는 단계는
상기 테스트 패턴신호와 상기 테스트 결과신호의 패턴을 비교하여 상기 테스트 결과신호의 비트 에러율을 평가하는 데이터 수신 장치의 테스트 방법.
제21항에 있어서, 상기 데이터 수신 장치는
디스플레이 포트 수신 장치인 데이터 수신 장치의 테스트 방법.