KR20110006683A - 반도체 시험장치 및 시험방법 - Google Patents

반도체 시험장치 및 시험방법 Download PDF

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Abstract

반도체 시험장치(100)는, 차동 신호를 송신하는 트랜스미터를 구비하는 제 1 디바이스(200)와, 차동 신호를 수신하는 리시버를 구비하는 제 2 디바이스(220)를 접속하고, 제 1 디바이스(200)를 피시험 디바이스로 하여 시험을 행한다. 트랜스미터는, 송신하는 차동 신호의 파형을 정형하는 이퀄라이저 회로(210)를 포함한다. 리시버는, 수신한 차동 신호에 대응한 데이터를 타이밍 가변 클럭을 이용하여 래치하는 래치 회로(230)를 포함한다. 제어부(16)는, 이퀄라이저 회로(210)의 파라미터 및 래치 회로(230)에 공급되는 클럭 CLK의 에지 타이밍을 매트릭스 형태로 변화한다.

Description

반도체 시험장치 및 시험방법{SEMICONDUCTOR TESTING APPARATUS AND TESTING METHOD}
본 발명은 반도체 시험장치에 관한 것이다.
근래, 반도체 디바이스 사이에서 대용량 데이터 전송을 실현하기 위하여, 고속 시리얼 인터페이스가 이용된다. 이러한 고속 시리얼 인터페이스로서는, 영상 데이터와 음성 데이터를 고속전송하는 HDMI(High Definition Multimedia Interface)이나, LVDS(Low Voltage Differential Signaling) 등과 같은 신호를 이용한 것이 실용화되어 있다.
고속 시리얼 인터페이스를 탑재하는 디바이스가 정상적으로 기능을 하는지 시험하기 위하여, 실동작(실제 동작) 주파수 시험("At Speed 시험"이라고도 한다)이 진행된다. 실동작 주파수 시험은 고속 시리얼 인터페이스의 송신 회로(트랜스미터)와 수신 회로(리시버)를, 소켓 보드("퍼포먼스 보드"라고도 한다) 상에서 전송선로를 개재하여 접속시키는 방법에 의해 실현된다. 이 시험은, 트랜스미터와 리시버가 동일 디바이스에 탑재되는 경우를 루프백(loop back) 시험, 트랜스미터와 리시버가 다른 디바이스에 탑재되는 경우를 백투백(back to back) 시험이라고도 부른다.
근래, 고속 시리얼 인터페이스의 데이터 레이트는, 수 Gbps 내지 10 Gbps 이상으로 고속화되어 있고, 전송선로 손실에 따른 지터(jitter)의 영향에 의해, 비트당으로 볼 때 수신 회로측에서의 유효한 타이밍 마진, 즉 아이 오프닝(eye opening)을 확보하기 어렵게 되고, BER(Bit Error Rate)이 열화되는 문제가 발생하고 있다. 이 문제를 해결하기 위하여 고속 인터페이스에는, 송신측 및 수신측 중의 어느 하나 또는 모두에, 전송선로 손실을 보상하기 위한 파형 등화 회로(이른바 이퀄라이징(equalizing) 회로)가 실장되어 있고, 수 dB, 또는 수십 dB 이상의 전송선로 손실 보상이 가능하게 되어 있다. 이 보상량은, 프로그래머블 제어 또는 동적 제어가 가능하게 되어 있는 경우도 있다.
이퀄라이징 회로의 기본적인 작용은 고역 강조 필터이며, 이하의 방식에 의해 실현되고 있다. 어느 방식이든, 전송선로의 고주파 손실을 보상하는 반대 특성의 필터링을 시행하는 의미에서는 동일하다. 1. 직류(DC) 이득을 저하시켜, 상대적으로 교류(AC) 이득을 높이는 방식. 2. 피킹 회로로서 패시브 소자로 구성하는 방식. 3. 비트단위(유닛 인터벌 단위)로 피드백 가산 제어를 디지털 신호 처리에 의해 행하는 방식.
현재, 루프백 시험이나 백투백 시험은 이퀄라이징 기능 시험은 행하지 않고, 소켓 보드 상에 가능한 가장 짧고 동일한 길이의 선로로 송신 회로와 수신 회로를 접속하고, CDR(Clock and Data Recovery) 링크 또는 소스 동기화 링크(Source synchronous link)를 소정의 순서로 확립하여, 일정시간 전송 에러가 발생하지 않으면 합격 판정을 내리는 수법이 채용되고 있다. 또는, 수신 회로측 클럭의 타이밍을 스위프(sweep)시켜, 유효 아이 오프닝을 검색하여 아이 마진을 측정하는 방법이 채용되는 경우도 있다.
고속 인터페이스 회로의 이퀄라이징 기능 시험을 행하지 않는 경우, 루프백 시험이나 백투백 시험에서의 실동작 주파수 시험에 통과하였다고 해도, 실사용(실제 사용)시 이퀄라이징 기능이 정상적으로 작동하지 않을 가능성이 있다. 또한, 이퀄라이징 강도를 프로그래밍 가능하게 설정할 수 있는 사양인 경우, 그 선형성(linearity)을 시험하지 않으면, 실사용 시에 있어서 설정에 대한 이퀄라이징 성능을 얻지 못하는 등의 경우에는, BER을 열화시킬 수도 있다.
상기한 바와 같은 과제를 해결하기 위하여, 본 발명은, 루프백 시험이나 백투백 시험에 있어서의 이퀄라이징 기능의 시험방법 및 그 시험에 대응한 시험장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예는, 신호를 송신하는 트랜스미터를 구비하는 제 1 디바이스와, 트랜스미터로부터 송신되는 신호를 수신하는 리시버를 구비하는 제 2 디바이스를 접속하고, 제 1 디바이스를 피시험 디바이스로 하여 시험을 행하는 방법에 관한 것이다. 트랜스미터는, 송신하는 신호의 파형을 정형(整形)하는 이퀄라이저(equalizer) 회로를 포함하고, 리시버는, 수신한 신호에 대응한 데이터를 타이밍 가변 클럭을 이용하여 래칭하는 래치 회로를 포함한다. 이 시험방법은, 이퀄라이저 회로의 파라미터와, 래치 회로에 공급되는 클럭의 에지 타이밍을 매트릭스 형태로 변화시켜, 하기의 처리 (1) 내지 (3)을 실행한다. (1) 트랜스미터로부터 패턴 시퀀스에 대응한 신호를 출력시킨다. (2) 신호에 대응한 데이터를 래치 회로에 의해 클럭의 에지에서 래칭한다. (3) 래치 회로에 의해 래칭된 데이터를 패턴 시퀀스에 대응한 기대치와 비교한다.
본 실시예에 의하면, 비교 결과를 나타내는 데이터를 2차원 매트릭스 형태로 취득할 수 있고, 제 1 디바이스의 이퀄라이저 회로의 게인(gain) 설정치에 대한 추종성(선형성)이나 주파수특성 등의 여러 성능을 검증할 수 있다. 트랜스미터와 리시버 사이에서 송수신되는 "신호"는, 차동 신호이어도 싱글 엔드(single end) 신호이어도 좋고, 또한, 전류신호, 전압신호 등의 전기신호 이외에, 광이나 적외선신호이어도 좋다. 또한, 제 1 디바이스와 제 2 디바이스는 동일 디바이스이어도 좋고, 다른 디바이스이어도 좋다.
일 실시예의 시험방법은, 하기의 처리를 더 행하여도 좋다. (4) 매트릭스 형태로 취득된 비교 결과를 나타내는 비교 데이터에 근거하여, 제 1 디바이스의 양호 여부를 판정한다. 이 실시예에 의하면, 매트릭스 형태의 비교 데이터를 이용하는 것에 의해, 이퀄라이저 회로의 기능에 근거하여 제 1 디바이스의 양호 여부를 판정할 수 있다.
처리 (4)에 있어서, 매트릭스 형태로 취득된 비교 데이터를, 매트릭스와 대응시켜 규정되는 기대치 데이터와 비교해도 좋다. 시뮬레이션이나, 미리 선정된 양품 디바이스의 측정 결과로부터, 매트릭스와 대응하는 기대치 데이터를 생성할 수 있다. 이것을 기대치로 하는 것에 의해, 제 1 디바이스의 양호 여부를 바람직하게 판정할 수 있다.
본 발명의 다른 실시예는, 신호를 송신하는 트랜스미터를 구비하는 제 1 디바이스와, 트랜스미터로부터 송신되는 신호를 수신하는 리시버를 구비하는 제 2 디바이스를 접속하고, 제 1 디바이스를 피시험 디바이스로 하여 시험을 행하는 시험장치에 관한 것이다. 트랜스미터는, 송신하는 신호의 파형을 정형하는 이퀄라이저 회로를 포함하고, 리시버는, 수신한 신호에 대응한 데이터를 타이밍 가변 클럭을 이용하여 래칭시키는 래치 회로를 포함한다. 시험장치는, 제 1 디바이스와 제 2 디바이스가 장착되는 소켓 보드와; 소켓 보드 상에 형성되고, 제 1 디바이스와 제 2 디바이스를 접속하는 전송선로와; 제 1 및 제 2 디바이스의 동작을 제어하고, 트랜스미터로부터 패턴 시퀀스에 대응한 신호를 출력시킨 상태에서, 신호에 대응한 데이터를 래치 회로에 래칭시키는 제어부와; 제 2 디바이스로부터, 래칭된 데이터와 패턴 시퀀스에 대응한 기대치의 비교 결과를 나타내는 비교 데이터를 취득하는 데이터 취득부;를 구비한다. 제어부는, 이퀄라이저 회로의 파라미터 및 래치 회로에 공급되는 클럭의 에지 타이밍을 매트릭스 형태로 변화한다.
일 실시예의 시험장치는, 매트릭스 형태로 취득된 비교 데이터에 근거하여, 제 1 디바이스의 양호 여부를 판정하는 판정부와; 판정부가 양호 여부 판정시에 참조해야 할 판정 조건으로서, 매트릭스와 대응시켜 규정되는 기대치 데이터를 유지하는 기대치 유지부;를 더 구비해도 좋다.
본 발명의 다른 일 실시예는, 신호를 송신하는 트랜스미터를 구비하는 제 1 디바이스와, 트랜스미터로부터 송신되는 신호를 수신하는 리시버를 구비하는 제 2 디바이스를 접속하고, 제 2 디바이스를 피시험 디바이스로 하여 시험을 행하는 방법에 관한 것이다. 리시버는, 수신한 신호의 파형을 정형하는 이퀄라이징 회로와, 수신한 신호에 대응한 데이터를 타이밍 가변 클럭을 이용하여 래칭시키는 래치 회로를 포함한다. 당해 시험방법은, 이퀄라이징 회로의 파라미터와, 래치 회로에 공급되는 클럭의 에지 타이밍을 매트릭스 형태로 변화시켜, 하기의 처리 (5) 내지 (7)을 실행한다. (5) 트랜스미터로부터 패턴 시퀀스에 대응한 신호를 출력시킨다. (6) 신호에 대응한 데이터를 래치 회로에 의해 클럭의 에지에서 래칭시킨다. (7) 래치 회로에 의해 래칭된 데이터를 패턴 시퀀스에 대응한 기대치와 비교한다.
본 실시예에 의하면, 비교 결과를 나타내는 데이터를 2차원 매트릭스 형태로 취득할 수 있고, 제 2 디바이스의 이퀄라이징 회로의 게인 설정치에 대한 추종성(선형성)이나 주파수특성 등의 여러 성능을 검증할 수 있다.
일 실시예의 시험방법은, 하기의 처리를 더 행하여도 좋다. (8) 매트릭스 형태로 취득된 비교 결과를 나타내는 비교 데이터에 근거하여, 제 2 디바이스의 양호 여부를 판정한다.
처리 (8)에 있어서, 매트릭스 형태로 취득된 비교 데이터를, 매트릭스와 대응시켜 규정되는 기대치 데이터와 비교해도 좋다.
본 발명의 또 다른 일 실시예는, 신호를 송신하는 트랜스미터를 구비하는 제 1 디바이스와, 트랜스미터로부터 송신되는 신호를 수신하는 리시버를 구비하는 제 2 디바이스를 접속하고, 제 2 디바이스를 피시험 디바이스로 하여 시험을 행하는 시험장치에 관한 것이다. 리시버는, 수신한 신호의 파형을 정형하는 이퀄라이징 회로와, 수신한 신호에 대응한 데이터를 타이밍 가변 클럭을 이용하여 래칭시키는 래치 회로를 포함한다. 시험장치는, 제 1 디바이스와 제 2 디바이스가 장착되는 소켓 보드와; 소켓 보드 상에 형성되고, 제 1 디바이스와 제 2 디바이스를 접속하는 전송선로와; 제 1 및 제 2 디바이스의 동작을 제어하고, 트랜스미터로부터 패턴 시퀀스에 대응한 신호를 출력시킨 상태에서, 래치 회로에 신호에 대응한 데이터를 래칭시키는 제어부와; 제 2 디바이스로부터, 래치된 데이터와 패턴 시퀀스에 대응한 기대치의 비교 결과를 나타내는 비교 데이터를 취득하는 데이터 취득부;를 구비한다. 제어부는, 이퀄라이징 회로의 파라미터 및 래치 회로에 공급되는 클럭의 에지 타이밍을 매트릭스 형태로 변화한다.
시험장치는, 매트릭스 형태로 취득된 비교 데이터에 근거하여, 제 2 디바이스의 양호 여부를 판정하는 판정부와; 판정부가 양호 여부 판정시에 참조해야 할 판정 조건으로서, 매트릭스와 대응시켜 규정되는 기대치 데이터를 유지하는 기대치 유지부;를 더 구비해도 좋다.
또, 이상의 구성 요소의 임의의 조합이나 본 발명의 구성 요소나 표현을, 방법, 장치 등의 사이에서 서로 치환한 것도, 본 발명의 실시예로서 유효하다.
본 발명에 의하면, 루프백 시험이나 백투백 시험에 있어서 이퀄라이징 기능을 검증할 수 있다.
도 1은 실시예에 따른 반도체 시험장치의 구성을 나타내는 블록도.
도 2는 래치 회로에 입력되는 데이터와 클럭의 타이밍을 나타내는 타임차트.
도 3은 매트릭스 형태의 비교 데이터를 도시한 도면.
도 4의 (a), (b)는 이퀄라이징 기능을 갖는 드라이버 회로의 구성예를 나타내는 회로도.
도 5는 도 4(b)의 드라이버 회로의 출력 전압의 시간적 파형을 나타내는 도면.
도 6은 메인 차동앰프의 테일 전류에 대응하는 DC 출력 진폭 및 래치 회로에 공급되는 클럭의 타이밍을 파라미터로 하여 취득한 매트릭스 비교 데이터를 나타내는 도면.
도 7은 리시버를 구비하는 제 2 디바이스의 변형예를 나타내는 회로도.
도 8은 도 7의 판정 귀환형 등화기의 상세한 구성을 나타내는 블록도.
도 9는 도 8의 판정 귀환형 등화기의 동작을 나타내는 타임차트.
이하, 본 발명을 바람직한 실시예에 따라 도면을 참조하면서 설명한다. 각 도면에 도시되는 동일 또는 동등한 구성 요소, 부재, 처리에는, 동일 부호를 부여하고, 중복되는 설명은 적절히 생략한다. 또한, 실시예는 발명을 한정하는 것이 아닌 일 실시예일 뿐이고, 실시예에 기술되는 모든 특징이나 그 조합은 꼭 발명의 본질적인 것은 아니다.
또한, 본 명세서에 있어서, "부재 A와 부재 B가 접속"된 상태란, 부재 A와 부재 B가 물리적으로 직접 접속되는 경우나, 부재 A와 부재 B가 전기적인 접속 상태에 실질적 또는 본질적인 영향을 미치지 않는 다른 부재를 개재하여 간접적으로 접속되는 경우도 포함한다.
도 1은 실시예에 따른 반도체 시험장치(100)의 구성을 나타내는 블록도이다. 반도체 시험장치(100)는 자동 시험장치(Automatic Test Equipment: 이하, "ATE"라 한다)(100a)과 소켓 보드(100b)를 구비한다.
실시예에 따른 반도체 시험장치(100)는, 차동형식의 신호(차동 신호)를 송신하는 트랜스미터를 구비하는 제 1 디바이스(200)와, 차동 신호를 수신하는 리시버를 구비하는 제 2 디바이스(220) 사이에서, 제 1 디바이스(200) 또는 제 2 디바이스(220) 중의 어느 하나를 피시험 디바이스(DUT)로 하여 시험을 행한다. 소켓 보드(100b)에는 제 1 디바이스(200) 및 제 2 디바이스(220)를 장착하기 위한 소켓 또는 프로브가 마련되고, 나아가 소켓 보드(100b) 상에는 제 1 디바이스(200)와 제 2 디바이스(220)를 접속하는 전송선로(102)가 형성된다. 전송선로(102)는 제 1 디바이스(200) 및 제 2 디바이스(220)의 실사용 시에 상정되는 선로 손실과 동일 정도의 손실을 나타내는 것이 바람직하다. 이는, 꼭 동일 전송 거리가 필요하다는 것이 아니라, 전송선로(102)를 실사용 시의 배선과는 상이한 재료를 이용하여 고손실이 되도록 형성하고, 선로 길이가 짧아지도록 구성해도 좋다.
실시예에 따른 반도체 시험장치(100)에 의해 실시되는 시험은, 하기의 3개 실시예가 상정되고, 모두 본 발명의 범위에 포함된다.
(실시예 1) 동일 품종, 동일 샘플에 탑재되는 트랜스미터와 리시버를 접속하는 루프백 시험(즉, 제 1 디바이스(200) 및 제 2 디바이스(220)가 동일 디바이스) (실시예 2) 동일 품종, 다른 샘플에 탑재되는 트랜스미터와 리시버를 접속하는 백투백 시험(즉, 제 1 디바이스(200) 및 제 2 디바이스(220)는 다른 디바이스) (실시예 3) 다른 품종, 다른 샘플에 탑재되는 트랜스미터와 리시버를 접속하는 백투백 시험(즉, 제 1 디바이스(200) 및 제 2 디바이스(220)는 다른 디바이스)
반도체 시험장치(100)에 앞서, 시험 대상이 되는 제 1 디바이스(200) 및 제 2 디바이스(220)에 대해 설명한다. 이하에서는, 제 1 디바이스(200)와 제 2 디바이스(220)가 다른 샘플인 경우에 대해 설명한다.
제 1 디바이스(200)는 고속 인터페이스의 송신측이 되는 트랜스미터를 포함하고, 도 1에는 루프백 시험이나 백투백 시험에 관계되는 기능 블록만 도시되어 있다. 이 트랜스미터에 더하여, 다양한 신호 처리를 행하는 디지털 회로나 아날로그 회로가 내장되지만, 설명을 간략화하고자 생략하고 있다.
제 1 디바이스(200)의 트랜스미터는 유사 랜덤 패턴 발생 회로(이하, "PRBS(Pseudo Random Binary Sequence) 발생 회로"라 한다)(202), 시리얼라이저 회로(204), 드라이버 회로(206), 이퀄라이저 제어 회로(208), 이퀄라이저 회로(210)를 구비한다.
PRBS 발생 회로(202)는 유사 랜덤 비트 패턴을 생성한다. PRBS 대신에, 프로그래머블 패턴 신호를 이용해도 좋다. 시리얼라이저 회로(204)는 PRBS 발생 회로(202)로부터 출력되는 패턴 신호 S1을 시리얼 형식의 데이터 신호 S2로 변환한다. 드라이버 회로(206)는 시리얼 형식의 데이터 신호 S2를 차동 시리얼 신호 S3으로 변환하고, 전송선로에 출력한다. 이퀄라이저 회로(210)는, 송신하는 차동 시리얼 신호 S3의 파형을 정형하고, 차동 시리얼 신호 S4를 생성한다.
이퀄라이저 회로(210)는, 전송선로의 주파수특성을 보상하기 위하여 고역의 주파수성분을 강조하는 기능을 갖는 프리엠퍼시스(Preemphasis) 회로이다. 이퀄라이저 회로(210)는, 후술되는 바와 같이 직류 성분의 게인을 상대적으로 저하시키는 것에 의해 고역을 강조하는 경우가 있지만, 이 경우, 그 방식에 유래하여 디엠퍼시스 회로(De-emphasis circuit) 등으로 불리기도 한다.
이퀄라이저 회로(210)는, 그 주파수특성이, 예를 들면 게인, 차단 주파수(cutoff frequency) 등의 파라미터를 개재하여 다단계로 가변토록 구성된다. 이퀄라이저 제어 회로(208)는 이퀄라이저 회로(210)의 조절 가능한 파라미터(이하, "게인"인 것으로 한다)를 제어한다.
이상이 제 1 디바이스(200)측의 구성이다. 다음으로, 제 2 디바이스(220)의 구성을 설명한다.
제 2 디바이스(220)는 고속 인터페이스의 수신측이 되는 리시버를 포함하고, 도 1에는 루프백 시험에 관계되는 기능 블록만 도시되어 있다. 이 리시버에 더하여, 다양한 신호 처리를 행하는 디지털 회로나 아날로그 회로가 내장되지만, 설명을 간략화하고자 생략하고 있다.
제 2 디바이스(220)는 PRBS 발생 회로(222), 이퀄라이징 회로(224), 이퀄라이징 제어 회로(226), 리시버 회로(228), 래치 회로(230), 클럭 이상기(232), 디시리얼라이저 회로(234), 기대치 비교 회로(236)를 구비한다.
제 2 디바이스(220)에는 제 1 디바이스(200)로부터 출력되는 차동 시리얼 신호 S4가 전송선로(102)를 개재하여 입력된다. 이퀄라이징 회로(224)는 전송선로(102)를 개재하여 전송된 차동 시리얼 신호 S5를 받고, 전송에 의해 열화된 파형을 대역 보정에 의해 복원한다. 이퀄라이징 회로(224)도 상술한 이퀄라이저 회로(210)와 마찬가지로, 그 주파수특성이, 예를 들면 게인이나 차단 주파수 등의 파라미터를 개재하여 다단계로 가변토록 구성된다. 이퀄라이징 제어 회로(226)는 이퀄라이징 회로(224)의 조절 가능한 파라미터(이하, "게인"인 것으로 한다)를 제어한다.
리시버 회로(228)는 이퀄라이징 회로(224)에 의해 복원된 수신 신호 S6의 레벨을 판정하고, 하이 레벨 또는 로우 레벨의 2치(値) 바이너리 신호 S7로 변환한다.
클럭 이상기(232)는, 고속 시리얼 인터페이스의 비트 레이트와 동일 주파수의 클럭 CLK를 받고, 이 클럭 CLK의 타이밍을 조절하여 래치 회로(230)에 공급한다. 클럭 이상기(232)는, 예를 들면 CDR(Clock and Data Recovery) 회로나, 소스 싱크로너스 회로의 일부로서 구성된다. 즉, 클럭 CLK의 타이밍은 제 1 디바이스(200)로부터 출력되는 데이터와 동기화하여, 데이터 S4의 각 비트를 정확하게 래칭시킬 수 있도록 자동으로 조절된다. 클럭 CLK의 타이밍은, 이와 같은 자동 제어에 더하여, 외부로부터의 설정에 의해 프로그래밍 가능하게 조절할 수 있게 되어 있다.
도 2는 래치 회로(230)에 입력되는 데이터 S7과 클럭 CLK의 타이밍을 나타내는 타임차트이다. 클럭 이상기(232)는 CDR방식 또는 소스 싱크로너스 방식의 링크에 의해, 클럭 CLK의 타이밍을, 실선으로 나타내는 데이터의 중심 부근의 타이밍으로 자동으로 조절한다. 클럭 CLK의 타이밍은, 실선으로 나타내는 타이밍을 기준으로 하여, 외부로부터의 프로그래밍 가능한 제어에 의해 그 전후로 전체적으로 1UI(유닛 인터벌) 이상의 범위에서 조절 가능하다. 클럭 이상기(232)의 시간 분해능 △t는 최대한 높은 것이 바람직하지만, 수 Gbps 내지 10 Gbps 정도의 데이터 레이트에서는, 수 ps(예를 들면 5 ps) 정도의 분해능 △t가 있으면 충분하다.
도 1을 재참조하여, 래치 회로(230)는 타이밍이 조절된 클럭 CLK의 에지를 이용하여 리시버 회로(228)로부터 출력되는 바이너리 신호 S7을 래치한다.
디시리얼라이저 회로(234)는 래치 회로(230)에 의해 래치된 신호 S8을 직렬 형식으로부터, 제 2 디바이스(220)의 내부 전송 형식, 예를 들면 병렬 형식의 데이터 S9로 변환한다. PRBS 발생 회로(222)는 제 1 디바이스(200) 측의 PRBS 발생 회로(202)와 동일한 비트 스트림 S10을 생성한다. 기대치 비교 회로(236)에는 PRBS 발생 회로(222)에 의해 생성된 비트 스트림 S10이 기대치로서 입력된다. 기대치 비교 회로(236)는, 데이터 S9와 기대치 S10을 비교하여, 데이터의 일치 여부를 판정하고, 비교 결과에 대응한 비교 데이터 S11을 출력한다.
이상이 제 2 디바이스(220)의 구성이다.
실시예에 따른 반도체 시험장치(100)는 상술한 제 1 디바이스(200) 및 제 2 디바이스(220)를 피시험 디바이스로 하여, 트랜스미터측 또는 리시버측에 마련된 이퀄라이징 기능을 검사하는 기능을 갖는다. 이하, 반도체 시험장치(100)의 구성을 설명한다.
ATE(100a)는 데이터 취득부(10), 판정부(12), 기대치 유지부(14), 제어부(16)를 구비한다. 제어부(16)는 시험 시 제 1 디바이스(200) 및 제 2 디바이스(220)의 동작을 제어한다. 제어부(16)는, 제 1 디바이스(200)의 트랜스미터로부터 패턴 시퀀스 S1에 대응한 차동 신호 S4를 출력시키고, 그 상태에서 제 2 디바이스(220)의 래치 회로(230)에 차동 신호 S5에 대응한 데이터 S7을 래치시킨다. 그 결과, 래치된 데이터 S9와 기대치 데이터 S10의 비교 결과를 나타내는 비교 데이터 S11이, 기대치 비교 회로(236)에 의해 패턴 시퀀스 S1의 비트별로 차례로 생성된다.
ATE(100a)의 데이터 취득부(10)는 차례로 생성되는 비교 데이터 S11을 취득한다. 데이터 취득부(10)는 패턴 시퀀스의 비트별 일치 여부를 나타내는 비교 데이터 S11 대신에, 패턴 시퀀스의 소정 범위의 전체 비트에 걸쳐 일치 여부를 나타내는 비교 데이터를 취득해도 좋다.
ATE(100a)의 처리는, (1) 제 1 디바이스(200)의 이퀄라이저 회로(210)의 기능을 시험하는 경우와, (2) 제 2 디바이스(220)의 이퀄라이징 회로(224)의 기능을 시험하는 경우에 있어서 상이하다. 이하, 각 경우를 차례로 설명한다.
(1) 제 1 디바이스(200)의 이퀄라이저 회로(210)의 기능을 시험하는 경우 이 경우, 제 1 디바이스(200)가 DUT가 되고, 제 2 디바이스(220)가 기준 디바이스가 된다. 제어부(16)는, 제 2 디바이스(220) 측의 이퀄라이징 회로(224)의 기능을 오프(off)로 하거나, 실사용시에 있어서 표준이 되는 게인으로 설정한다.
제어부(16)는 제 1 디바이스(200) 및 제 2 디바이스(220) 사이에서, 시퀀스 패턴에 대응한 차동 신호 S4를 루프백 전송시킨다. 이 상태에서 상술의 클럭 이상기(232)에 의한 자동 타이밍 조정 기능에 의해 링크가 확립되고, 클럭 CLK의 타이밍이 고정된다. 이 상태에서, 제어부(16)는 도 2에 파선으로 나타내는 타이밍으로 클럭을 소정의 폭만큼 시프트시킨다. 데이터 취득부(10)는 클럭 CLK의 각 타이밍에 있어서의 비교 데이터 S11을 취득한다.
클럭 CLK의 타이밍을 스위프시키면, 데이터 링크가 확립되는 도 2의 실선 타이밍 위치를 중심으로 한 소정의 범위에서, 비교 데이터 S11은 일치를 나타내는 값을 취하고, 그 범위를 벗어나면, 비교 데이터 S11은 불일치를 나타내는 값으로 된다. 즉, 아이 오프닝이 측정된다.
실시예에 따른 반도체 시험장치(100)는, 아이 오프닝의 측정 시험을, 이퀄라이저 회로(210)의 게인을 변화시키면서 실행한다. 즉 제어부(16)는, 1. 제 1 디바이스(200)의 이퀄라이저 회로(210)의 게인, 2. 래치 회로(230)에 공급되는 클럭 CLK의 에지 타이밍, 의 두 파라미터를 매트릭스 형태로 변화한다. 그 결과, 비교 데이터 S11은, 두 파라미터의 조합별로 매트릭스 형태로 취득된다. 또, 클럭 CLK의 타이밍과 이퀄라이저 회로(210)의 게인의 제어는, 제 1 디바이스(200) 및 제 2 디바이스(220)에 실장되는 BIST(Built-In Self-Test)기능에 의해 자동으로 실행되어도 좋다. 이 경우, 제어부(16)는 BIST의 시작 타이밍을 제어하게 된다.
도 3은 매트릭스 형태로 취득되는 비교 데이터(이하, "매트릭스 비교 데이터"라 한다)를 도시한 도면이다. 도 3은 횡축이 클럭 CLK의 타이밍을 나타내고, 종축이 이퀄라이저 회로(210)의 게인을 나타낸다. 도 3에는 이퀄라이저 회로(210)의 게인이 8단계로 전환되는 경우가 도시되어 있다. 또한, 도 3의 "P"는 래칭된 데이터 S9와 기대치 S10의 일치를 나타내고, "F"는 그들의 불일치를 나타낸다. 도 3에 나타내는 바와 같이, 클럭 CLK의 타이밍과 이퀄라이저 회로(210)의 게인을 변화시키면, 데이터 S9와 기대치 S10이 일치한 영역과 불일치한 영역이, 실선으로 나타내는 경계선 BL에 의해 분할된다.
여기서, 이퀄라이저 회로(210)의 게인의 선형성이 설계값에서 벗어나면, 매트릭스 비교 데이터의 경계선 BL의 형상이 변화한다. 즉 매트릭스 비교 데이터를 이용하는 것에 의해, 제 1 디바이스(200)의 이퀄라이저 회로(210)의 성능을 검증할 수 있다. 검증 가능한 특성으로서는, 게인, 차단 주파수 등을 들 수 있다.
예를 들면, 매트릭스 비교 데이터는 제 1 디바이스(200)의 양호 여부 판정에도 이용할 수 있다. 판정부(12)는 매트릭스 비교 데이터에 근거하여 제 1 디바이스(200)의 양호 여부를 판정한다. 기대치 유지부(14)에는 판정부(12)에 의한 양호 여부 판정 시의 판정 조건이 저장된다. 판정 조건은, 도 3에 나타내는 매트릭스에 대응시켜 규정되어 있고, 예를 들면, 일치 영역과 불일치 영역의 경계선 BL의 기대치를 나타내는 기대치 데이터이어도 좋다. 이 경우, 판정부(12)는 측정된 매트릭스 비교 데이터와 기대치 데이터의 괴리 정도에 대응하여, 제 1 디바이스(200)의 양호 여부를 판정할 수 있다.
전송선로(102)의 손실은 이미 알고 있기 때문에, 판정 조건은, 이퀄라이저 회로(210)의 설계값을 이용하여 시뮬레이션에 의해 계산할 수 있다. 시뮬레이션에 의해 계산된 판정 조건 대신에, 다른 시험에 의해 양품으로 선별된 제 1 디바이스(200)에 대해 매트릭스 비교 데이터를 측정하고, 측정 결과에 근거하여 판정 조건을 결정해도 좋다.
(2) 제 2 디바이스(220)의 이퀄라이징 회로(224)의 기능을 시험하는 경우 이 경우, 제 2 디바이스(220)가 DUT가 되고, 제 1 디바이스(200)가 기준 디바이스가 된다. 제어부(16)는 제 1 디바이스(200)측의 이퀄라이저 회로(210)의 기능을 오프(off)시키거나, 실사용 시에 있어서 표준이 되는 게인으로 설정한다. 그리고 (1)의 경우와 마찬가지로, 제 2 디바이스(220)의 이퀄라이징 회로(224)의 게인 및 래치 회로(230)에 공급되는 클럭 CLK의 에지 타이밍을 매트릭스 형태로 변화한다. 이 경우에도, 도 3과 동일한 매트릭스 비교 데이터를 취득할 수 있고, 이 데이터에 근거하여 이퀄라이징 회로(224)의 성능을 검증하거나, 제 2 디바이스(220)의 양호 여부를 판정할 수 있다.
또, 전송선로(102)가 실사용 시와 동일 정도의 매우 큰 손실을 갖는 경우, 이퀄라이저 회로(210) 또는 이퀄라이징 회로(224)에 의한 대역 보정을 최대로 하지 않으면, CDR 회로나 소스 동기화 회로에 의한 클럭 동기가 확립되지 않는 경우가 상정된다. 그러한 경우는, 하프 레이트 동작에 의한 루프백 시험을 행하면 된다. 클럭 및 데이터의 동기가 가능한 정도의 데이터 레이트로 저하시키면, 이퀄라이징 기능을 전 범위(Full Range)로 측정하는 것이 가능하게 된다. 이는, 전송선로 손실이 선형 현상인 것을 이용한 측정이다.
실시예에서는, 제 1 디바이스(200)와 제 2 디바이스(220)가 다른 디바이스인 경우(백투백)를 설명하였다. 제 1 디바이스(200)와 제 2 디바이스(220)를 다른 디바이스로 하는 것에 의해, 특성이 우수한 샘플을 기준 디바이스로서 선정할 수 있는 장점이 있다. 즉, 트랜스미터측의 이퀄라이저 회로(210)의 특성을 검증하는 경우에 있어서, 제 2 디바이스(220)측의 성능이 양호하지 못한 경우, 이퀄라이저 회로(210)를 정확하게 검증할 수 없지만, 제 1 디바이스(200)와 제 2 디바이스(220)를 다른 샘플로 하면, 이 문제를 해소할 수 있다.
하지만, 제 1 디바이스(200)와 제 2 디바이스(220)는 동일 디바이스이어도 좋다. 즉, 하나의 디바이스 내의 트랜스미터와 리시버를 자기 완결적으로 루프 접속하여도 동일한 시험이 가능하다(루프백 시험).
이어서, 백투백 시험 및 루프백 시험과는 다른 어프로치에 의해, 제 1 디바이스(200)의 이퀄라이저 회로(210)의 기능을 검증하는 기술을 설명한다. 도 4(a), (b)는 이퀄라이징 기능을 갖는 드라이버 회로의 구성예를 나타내는 회로도이다. 수 Gbps 이상의 고속 스위칭을 실현하기 위하여, 드라이버 회로(206a, 206b) 모두 CML(Current Mode Logic)형식으로 구성된다. 도 4(a), (b)의 드라이버 회로(206a, 206b)는, 도 1의 드라이버 회로(206) 및 이퀄라이저 회로(210)를 CML 형식으로 일체로 형성한 것이다.
CML 형식은, 하이 레벨이 전원전압 Vdd와 동전위(同電位)가 되기 때문에, 원리적으로 이퀄라이징에 의해 전원전압 Vdd보다 높은 피킹 파형을 발생시킬 수 없다. 따라서, DC 게인을 낮추는 것에 의해 상대적으로 AC 게인을 향상시키는 디엠퍼시스를 행하는 것이 일반적이다.
도 4(a)의 드라이버 회로(206a)는, 출력 부하 저항쌍 R1, R2를 공통 부하로 하는 메인 차동앰프 AMP1 및 서브 차동앰프 AMP2를 구비한다. 메인 차동앰프 AMP1에는 차동입력 신호 Sinp, Sinn이 입력된다. 지연 회로(207)는 차동입력 신호 Sinp, Sinn을 1 사이클(One Cycle) 시간 T만큼 지연시킨다. 지연된 입력 신호 Sinp', Sinn'는 서브 차동앰프 AMP2에 입력된다.
메인 차동앰프 AMP1과 서브 차동앰프 AMP2는 출력 부하 저항쌍 R1, R2에 대해, 역상으로 접속되어 있다. 도 4(a)의 드라이버 회로(206a)에 의하면, 1 사이클 지연된 데이터를 반전하여 원래의 데이터에 가산하는 것에 의해, DC 게인을 저하시키고 고역을 강조한 파형을 생성할 수 있다.
도 4(a)의 드라이버 회로(206a)에서는, 이퀄라이저 회로의 게인은, 서브 차동앰프 AMP2의 테일 전류를 전환하는 것에 의해 설정할 수 있다.
도 4(b)의 드라이버 회로(206b)는, 출력 부하 저항쌍 R3, R4를 부하로 하는 차동앰프 AMP3을 구비한다. 입력 차동 신호 Sinp, Sinn은, 초단(初段)에 마련된 이미터 팔로워(Emitter Follower) 회로(209)에 의해 1Vf(Vf는 바이폴라 트랜지스터의 베이스 이미터 사이의 순방향 전압)만큼 저전위측으로 시프트되어, 차동앰프 AMP3에 입력된다.
저전위측으로 시프트된 차동입력 신호 Sinp', Sinn'는 직렬로 마련된 커패시터 C1, C2를 포함하는 필터(301)에 의해 직류 성분이 제거되고, 교류 성분만 트랜지스터 Q1, Q2의 베이스에 공급된다. 트랜지스터 Q1의 콜렉터는 출력 저항 R4에 접속되고, 트랜지스터 Q2의 콜렉터는 출력 저항 R3에 접속된다. 도 4(b)의 드라이버 회로(206)에서는, 레벨 변이의 타이밍에서 교류 성분이 원래의 신호에 중첩되어, 고역을 강조한 파형이 생성된다.
도 4(b)의 드라이버 회로(206b)에서는, 이퀄라이저 회로의 게인은, 트랜지스터 Q1, Q2에 흐르는 콜렉터 전류 Ic1, Ic2에 의해 설정된다. 콜렉터 전류 Ic1, Ic2는, 트랜지스터 Q1, Q2 각각을 세분화하여 구성하여, 실효적인 트랜지스터 사이즈를 변화시키거나, 트랜지스터 Q1, Q2 각각의 이미터에 접속되는 저항 R5, R6의 저항치를 가변으로 하는 것에 의해 조절할 수 있다.
도 4(a), (b)의 이퀄라이징 기능을 검사하는 경우, 도 1의 반도체 시험장치(100)에 의한 실동작 주파수 시험에 의해 교류적인 시험을 행하는 것이 바람직하지만, 이하 서술하는 바와 같이 DC 시험에 의해 간략적으로 이퀄라이징 기능의 선형성을 검증할 수 있다.
도 5는 도 4(b)의 드라이버 회로(206b)의 출력 전압의 시간적 파형을 나타내는 도면이다. 도 5에는 이퀄라이징 게인이 상이한 4개의 파형 g1 내지 g4가 도시된다. 이퀄라이징 게인의 양은, 디엠퍼시스의 양이고, 즉 정상상태에서의 직류 진폭 값과 1대1로 대응된다. 이는 도 4(a)의 드라이버 회로(206a)에 대해서도 동일하다.
따라서, 이퀄라이징 량은 반도체 시험장치의 전압계에 의해, 차동출력 신호 Soutp, Soutn의 전위를 측정하는 것에 의해 간접적으로 측정할 수 있다. 이는, 도 4(a)의 서브 차동앰프 AMP2, 도 4(b)의 트랜지스터 Q1, Q2는, 직류적으로는 가변진폭 드라이버에 지나지 않고, 드라이버 회로(206a, 206)로서의 이퀄라이징 양을 결정하는 것은 DC 게인의 크기이기 때문이다. 따라서, 전압계에 의해 DC 진폭을 측정하는 것에 의해, 이퀄라이징 기능의 선형성을 시험할 수 있고, 실사용 시의 설정치와 이퀄라이징 양의 선형성을 보장할 수 있다.
도 4(a), (b)의 메인 차동앰프측의 테일 전류원이 프로그래밍 가능하게 구성되는 경우, 리시버의 래치 회로(230)의 클럭 CLK의 타이밍을 변화시켜 타이밍 마진을 측정하는 대신, 또는 이와 병행하여, 메인 차동앰프의 테일 전류를 매트릭스 적으로 변화하는 것에 의해, 전압 마진을 측정할 수 있다. 미리 상술의 DC 시험에 의해 이퀄라이징 양별 DC 진폭을 측정해 놓으면, DUT별로 고유의 DC 출력 진폭을 세팅하여, 루프백 시험을 행하는 것도 가능하게 된다. 나아가, 메인 차동앰프의 테일 전류를 점차 저하시키는 것에 의해, 실동작시의 전압 마진 시험도 가능하게 된다.
도 6은 메인 차동앰프 테일 전류에 대응하는 DC 출력 진폭 및 래치 회로(230)에 공급되는 클럭 CLK의 타이밍을 파라미터로 하여 취득한 매트릭스 비교 데이터를 나타내는 도면이다. 도 6의 "X"는 도 3의 "P"에 대응한다. 이 시험방법을 이용하면, 도 6과 같은 모래시계형 SHMOO 그래프를 얻는 것도 가능하게 된다.
이상, 본 발명에 대해 실시예를 바탕으로 설명하였다. 이 실시예는 예시이고, 각 실시예의 각 구성 요소나 각 처리 프로세스의 조합에 다양한 변형예가 가능하고, 또한, 그러한 변형예도 본 발명의 범위에 포함되는 것은, 당업자에게 있어서 자명하다. 이하, 이러한 변형예에 대해 설명한다.
실시예에서는, 제 1 디바이스(200)와 제 2 디바이스(220)가 차동 시리얼 신호로 통신을 수행하는 경우를 설명하였지만, 싱글 엔드 신호이어도 좋다. 또한, 본 발명은 전압신호, 전류신호 등의 전기신호 이외에, 광신호에도 적용할 수 있다.
제 2 디바이스(220)의 변형예를 설명한다. 도 7은 리시버를 구비하는 제 2 디바이스의 변형예를 나타내는 회로도이다. 변형예에 따른 제 2 디바이스(220a)는 피드백에 의해 이퀄라이징 양을 보정하는 기능을 갖는다. 제 2 디바이스(220a)는 PRBS 발생 회로(222), 판정 귀환형 등화기(224a), 이퀄라이징 제어 회로(226a), 리시버 회로(228a), 래치 회로(230), 클럭 이상기(232), 디시리얼라이저 회로(234), 기대치 비교 회로(236), 가산기(238)를 구비한다.
리시버 회로(228a)는 차동 시리얼 신호 S5를 받고, 싱글 엔드 수신 신호 S20으로 변환한다. 판정 귀환형 등화기(224a)는 시간에 따라 전압이 변화되는 아날로그 보정 신호 S21을 생성한다. 가산기(238)는 수신 신호 S20으로부터 보정 신호 S21을 아날로그적으로 감산하고, 이퀄라이징된 수신 신호 S22를 생성한다. 래치 회로(230)는 클럭 이상기(232)에 의해 생성되는 클럭 CLK를 이용하여 신호 S22를 래치한다.
판정 귀환형 등화기(224a)는 래칭된 데이터 S23을 이용하여 보정 신호 S21을 생성한다. 이퀄라이징 제어 회로(226a)는 판정 귀환형 등화기(224a)를 제어하고, 보정 신호 S21을 조절한다. 래치 회로(230) 이후의 처리는, 도 1의 처리와 동일하다.
도 8은 도 7의 판정 귀환형 등화기(224a)의 상세한 구성을 나타내는 블록도이다. 판정 귀환형 등화기(224a)는 시프트 레지스터(240), 부호 제어 회로(242), 가중 연산 회로(244), 파형 가산 회로(246)를 포함한다.
시프트 레지스터(240)는 래치 회로(230)에 의해 래칭된 데이터 S23을 받고, 클럭 CLK별로 1비트씩 시간적으로 시프트해 나간다. 시프트 레지스터(240)는 캐스케이드 접속된 복수의 플립플롭(flip-flop) FF를 포함해도 좋다. 1단의 플립플롭의 출력을 커서 신호(Cursor Signal) CSR1이라 하고, 2단째 이후의 플립플롭의 출력을 프리커서 신호(Precursor Signal) CSR2 내지 CSRn이라 한다.
각 플립플롭 FF로부터 출력되는 커서 신호 CSR1, 프리커서 신호CSR2 내지 CSRn은, 부호 제어 회로(242)에 출력된다. 부호 제어 회로(242)는 커서 신호 및 프리커서 신호를 각각 독립적으로 반전시키거나, 반전시키지 않은 채로 출력한다. 부호 제어 회로(242)의 반전 처리의 유무는, 이퀄라이징 제어 회로(226a)에 의해 제어된다.
가중 연산 회로(244)는 부호 제어 회로(242)로부터 출력되는 복수의 데이터별로 마련된 가변증폭기를 포함한다. 각 가변증폭기는, 입력된 신호에 소정의 계수를 아날로그적으로 곱셈하여 출력한다. 각 가변증폭기의 계수는, 이퀄라이징 제어 회로(226)에 의해 제어된다. 파형 가산 회로(246)는 가중 연산 회로(244)로부터 출력되는 복수의 아날로그 신호 Sc1 내지 Scn을 가산하고 합성하고, 보정 신호 S21로서 출력한다.
이상이 변형예에 따른 제 2 디바이스(220a)의 구성이다. 도 9는 도 8의 판정 귀환형 등화기(224a)의 동작을 나타내는 타임차트이다. 도 9의 타임차트는 시프트 레지스터(240)가 n=6단인 플립플롭을 포함하는 경우를 나타낸다. 가중 연산 회로(244)의 가변이득증폭기의 이득(계수)을 변화시키는 것에 의해, 신호 Sc1 내지 Sc6 각각의 파형이 독립으로 제어되고, 합성 파형인 보정 신호 S21의 형상을 임의로 제어할 수 있다. 보정 신호 S21의 파형을 전송 손실에 대응하여 적절하게 설정하는 것에 의해, 파형 재생을 행할 수 있다.
실시예에 근거하여 본 발명을 설명했지만, 실시예는 본 발명의 원리, 응용을 나타내는 것에 지나지 않고, 실시예에는 청구범위에 규정된 본 발명의 사상을 벗어나지 않는 범위에서 다양한 변형예나 배치의 변경이 가능하다.
본 발명은 반도체 시험기술에 이용할 수 있다.
10 데이터 취득부
12 판정부
14 기대치 유지부
16 제어부
100 반도체 시험장치
100a ATE
100b 소켓 보드
102 전송선로
200 제 1 디바이스
202 PRBS 발생 회로
204 시리얼라이저 회로(serializer circuit)
206 드라이버 회로
208 이퀄라이저 제어 회로
210 이퀄라이저 회로
220 제 2 디바이스
222 PRBS 발생 회로
224 이퀄라이징 회로
226 이퀄라이징 제어 회로
228 리시버 회로
230 래치 회로
232 클럭 이상기(clock phase shifter)
234 디시리얼라이저 회로(deserializer circuit)
236 기대치 비교 회로

Claims (10)

  1. 신호를 송신하는 트랜스미터를 구비하는 제 1 디바이스와, 상기 트랜스미터로부터 송신되는 신호를 수신하는 리시버를 구비하는 제 2 디바이스를 접속하고, 상기 제 1 디바이스를 피시험 디바이스로 하여 시험을 행하는 방법으로서,
    상기 트랜스미터는, 송신하는 상기 신호의 파형을 정형하는 이퀄라이저 회로를 포함하고,
    상기 리시버는, 수신한 상기 신호에 대응하는 데이터를 타이밍 가변 클럭을 이용하여 래칭시키는 래치 회로를 포함하고,
    상기 시험 방법은,
    상기 트랜스미터로부터 패턴 시퀀스에 대응하는 신호를 출력하는 단계와,
    상기 래치 회로에 의해 상기 신호에 대응하는 데이터를 상기 클럭의 에지에서 래칭시키는 단계와,
    상기 래치 회로에 의해 래칭된 데이터를 상기 패턴 시퀀스에 대응하는 기대치와 비교하는 단계를,
    상기 이퀄라이저 회로의 파라미터 및 상기 래치 회로에 공급되는 클럭의 에지 타이밍을 매트릭스 형태로 변화시켜 실행하는 것을 특징으로 하는 시험 방법.
  2. 제 1항에 있어서,
    매트릭스 형태로 취득된 비교 결과를 나타내는 비교 데이터에 근거하여, 상기 제 1 디바이스의 양호 여부를 판정하는 단계를 더 포함하는 것을 특징으로 하는 시험 방법.
  3. 제 2항에 있어서,
    상기 판정 단계는, 매트릭스와 대응시켜 규정되는 판정 조건에 근거하는 것을 특징으로 하는 시험 방법.
  4. 신호를 송신하는 트랜스미터를 구비하는 제 1 디바이스와, 상기 트랜스미터로부터 송신되는 신호를 수신하는 리시버를 구비하는 제 2 디바이스를 접속하고, 상기 제 1 디바이스를 피시험 디바이스로 하여 시험을 행하는 시험 장치로서,
    상기 트랜스미터는, 송신하는 상기 신호의 파형을 정형하는 이퀄라이저 회로를 포함하고,
    상기 리시버는, 수신한 상기 신호에 대응하는 데이터를 타이밍 가변 클럭을 이용하여 래칭시키는 래치 회로를 포함하고,
    상기 시험 장치는,
    상기 제 1 디바이스와 상기 제 2 디바이스가 장착되는 소켓 보드와,
    상기 소켓 보드 상에 형성되고, 상기 제 1 디바이스와 상기 제 2 디바이스를 접속하는 전송선로와,
    상기 제 1 및 제 2 디바이스의 동작을 제어하고, 상기 트랜스미터로부터 패턴 시퀀스에 대응하는 신호를 출력시킨 상태에서, 상기 래치 회로에서 상기 신호에 대응하는 데이터를 래칭시키는 제어부와,
    상기 제 2 디바이스로부터, 래칭된 데이터와 상기 패턴 시퀀스에 대응하는 기대치의 비교 결과를 나타내는 비교 데이터를 취득하는 데이터 취득부를 구비하고,
    상기 제어부는, 상기 이퀄라이저 회로의 파라미터 및 상기 래치 회로에 공급되는 클럭의 에지 타이밍을 매트릭스 형태로 변화시키는 것을 특징으로 하는 시험 장치.
  5. 제 4항에 있어서,
    매트릭스 형태로 취득된 상기 비교 데이터에 근거하여, 상기 제 1 디바이스의 양호 여부를 판정하는 판정부와,
    상기 판정부가 양호 여부 판정시에 참조해야 할 판정 조건으로서 매트릭스와 대응시켜 규정되는 기대치 데이터를 유지하는 기대치 유지부를 더 구비하는 것을 특징으로 하는 시험 장치.
  6. 신호를 송신하는 트랜스미터를 구비하는 제 1 디바이스와, 상기 트랜스미터로부터 송신되는 신호를 수신하는 리시버를 구비하는 제 2 디바이스를 접속하고, 상기 제 2 디바이스를 피시험 디바이스로 하여 시험을 행하는 방법으로서,
    상기 리시버는, 수신한 상기 신호의 파형을 정형하는 이퀄라이징 회로와, 수신한 상기 신호에 대응하는 데이터를 타이밍 가변 클럭을 이용하여 래칭시키는 래치 회로를 포함하고,
    상기 시험 방법은,
    상기 트랜스미터로부터 패턴 시퀀스에 대응하는 신호를 출력하는 단계와,
    상기 신호에 대응하는 데이터를 상기 래치 회로에 의해 상기 클럭의 에지에서 래칭시키는 단계와,
    상기 래치 회로에 의해 래칭된 데이터를, 상기 패턴 시퀀스에 대응하는 기대치와 비교하는 단계를,
    상기 이퀄라이징 회로의 파라미터 및 상기 래치 회로에 공급되는 클럭의 에지 타이밍을 매트릭스 형태로 변화시켜 실행하는 것을 특징으로 하는 시험 방법.
  7. 제 6항에 있어서,
    매트릭스 형태로 취득된 비교 결과를 나타내는 비교 데이터에 근거하여, 상기 제 2 디바이스의 양호 여부를 판정하는 단계를 더 포함하는 것을 특징으로 하는 시험 방법.
  8. 제 7항에 있어서,
    상기 판정 단계는, 매트릭스와 대응시켜 규정되는 판정 조건에 근거하는 것을 특징으로 하는 시험 방법.
  9. 신호를 송신하는 트랜스미터를 구비하는 제 1 디바이스와, 상기 트랜스미터로부터 송신되는 신호를 수신하는 리시버를 구비하는 제 2 디바이스를 접속하고, 상기 제 2 디바이스를 피시험 디바이스로 하여 시험을 행하는 시험 장치로서,
    상기 리시버는, 수신한 상기 신호의 파형을 정형하는 이퀄라이징 회로와, 수신한 상기 신호에 대응하는 데이터를 타이밍 가변 클럭을 이용하여 래칭시키는 래치 회로를 포함하고,
    상기 시험 장치는,
    상기 제 1 디바이스와 상기 제 2 디바이스가 장착되는 소켓 보드와,
    상기 소켓 보드 상에 형성되고, 상기 제 1 디바이스와 상기 제 2 디바이스를 접속하는 전송선로와,
    상기 제 1 및 제 2 디바이스의 동작을 제어하고, 상기 트랜스미터로부터 패턴 시퀀스에 대응하는 신호를 출력시킨 상태에서, 상기 래치 회로에서 상기 신호에 대응하는 데이터를 래칭시키는 제어부와,
    상기 제 2 디바이스로부터, 래칭된 데이터와 상기 패턴 시퀀스에 대응하는 기대치의 비교 결과를 나타내는 비교 데이터를 취득하는 데이터 취득부를 구비하고,
    상기 제어부는, 상기 이퀄라이징 회로의 파라미터 및 상기 래치 회로에 공급되는 클럭의 에지 타이밍을 매트릭스 형태로 변화시키는 것을 특징으로 하는 시험 장치.
  10. 제 9항에 있어서,
    매트릭스 형태로 취득된 상기 비교 데이터에 근거하여, 상기 제 2 디바이스의 양호 여부를 판정하는 판정부와,
    상기 판정부가 양호 여부 판정시에 참조해야 할 판정 조건으로서, 매트릭스와 대응시켜 규정되는 기대치 데이터를 유지하는 기대치 유지부를 더 구비하는 것을 특징으로 하는 시험 장치.
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