TWI401454B - 半導體測試裝置與測試方法 - Google Patents

Description

半導體測試裝置與測試方法

本發明是關於半導體測試裝置

近年，為實現半導體元件之間大容量數據的傳送，使用高速串聯介面。此種高速串聯介面已實用化的有可高速傳送影像數據與聲音數據的高解析度多媒體介面HDMI(High Definition Multi media Interface)或低壓差動通訊LVDS(Low Voltage Differential Signaling)等之訊號。

為了測試搭載高速串聯介面的元件是否正常發揮功能，可進行實際頻率測試(亦稱At Speed測試)。實際動作頻率測試，可使用將高速串聯介面的送訊電路(transmitter)與收訊電路(receiver)在插座板(或稱效能板)上通過傳送線路連接之方法實施。此測試，在送訊電路與收訊電路搭載在同一個元件時亦稱為回環測試(loop back test)，送訊電路與收訊電路搭載於不同元件時亦稱背對背測試(back-to-back test)。

近年來，高速串聯介面的數據率已達數Gbps~10Gbps以上之高速化，由於傳送線路損失引起的抖動之影響，考慮到一個位元之情況，在收訊電路側的有效時序邊緣，確保眼圖開啟度(eye opening)有困難，有發生位元錯誤率BER(Bit Error Rate)劣化之問題。為解決上述問題，在高速介面的送訊側及收訊側的任一方或兩方，安裝補償傳送線路損失的波形等化電路(Equalizing Circuit)，使能補償數dB 或數十dB以上的傳送線路損失。上述補償量可用可程式化控制或者動態控制。

等化電路的基本作用為高頻提升濾波器，可用以下之方法實施。以下之任一方法，其含意皆為對傳送線路的高頻率損失施加補償的逆特性濾波。

1.降低直流(DC)的增益，相對的提升交流(AC)的增益之方法

2.使用被動元件構成峰化電路(Peaking Circuit)之方法

3.使用數位訊號處理進行位元單位(unit interval)的回饋加算控制

現行的回環測試或背對背測試皆不進行等化功能的測試，而採用在插座板上盡可能用最短且等長的線路連接送訊電路與收訊電路，用特定的順序確立時脈與數據恢復連結(Clock and Data Recovery,CDR)或源同步連結(Source Synchronous link)，而在一定時間不發生傳送錯誤則判定通過(Pass)之方法。有時亦採用掃描(sweep)收訊電路側的時脈時序，搜尋有效眼圖開啟度以測定眼圖邊緣的方法。

在不進行高速介面電路的等化功能的測試時，即使已通過回環測試或者背對背測試的實際動作頻率測試，仍有在實際使用時等化功能不能正常動作之可能。尚有在等化强度可用可程式化設定之規格之情況，如果不做其線性測試，實際使用時不能獲得設定對應的等化性能，往往不能改變BER的劣化。

本發明為鑑於上述問題而形成，其目的為提供一種測試方法及其對應的測試裝置，以供在回環測試或在背對背測試時進行等化功能之測試。

本發明某一形態提供一種測試方法，為將具備傳送訊號的送訊器之第一元件，與具備接收從送訊電路傳送之訊號的收訊器的第二元件連接，以第一元件作為被測試元件進行測試的方法。送訊器含有等化器電路，以將送訊之訊號的波形進行整形，收訊器含有鎖存電路，以利用時序可變的時脈將收訊之訊號對應的數據進行鎖存。本測試方法將等化電路的參數，及供給鎖存電路的時脈邊緣之時序變化成陣列狀，進行以下之(1)~(3)的處理。

(1)自送訊器輸出對應圖案序列的訊號。(2)使用鎖存路將訊號對應的數據在時脈邊緣鎖存。(3)將鎖存路鎖存的數據，與對應於圖案序列的期待值進行比較。

依上述形態，可將表示比較結果的數據形成二次元的陣列狀，能够驗證對於第一元件的等化電路的增益設定值之追踪性(線形性)或頻率特性等的各種功能。送訊器與收訊器之間傳送的「訊號」為差動訊號或單端訊號皆可，又電流訊號，電壓訊號的電訊號及其他的光或紅外線訊號也可以。又第一元件與第二元件可為同一元件，亦可為不同元件。

某一形態的測試方法，亦可增加以下之處理

(4)依據獲得的形成陣列狀之表示比較結果之數據，判 定第一元件之良否。

依據本形態，可藉由使用陣列狀的比較數據，根據等化電路的功能判定第一元件的良否。

在處理(4)中，亦可將獲得的陣列狀之比較數據，與對應於陣列之規定的期待值數據比較。

可利用模擬或預先選定的良品元件之測試結果，生成與陣列對應的期待值數據，以此為期待值可適當地判定第一元件的良否。

本發明的別的形態提供一種測試裝置，為將具備傳送訊號送訊器之第一元件，與具備接收從送訊電路傳送之訊號的收訊器之第二元件連接，以第一元件作為被測試元件進行測試的裝置。送訊器含有等化電路，以將送訊之訊號的波形進行整形，收訊器含有鎖存電路，以利用時序可變的時脈將收訊之訊號對應的數據進行鎖存。本測試裝置包括：插座板，用以安裝第一元件與第二元件；及傳送線路，在插座板上形成，用以連接第一元件與第二元件；及控制部，用以控制第一、二元件的動作，在從送訊器輸出對應於圖案序列之訊號的狀態下，將與訊號對應的數據鎖存於鎖存電路；以及數據取得部，自第二元件取得表示鎖存的數據與對應於圖案序列之期待值的比較結果之比較數據。控制部將等化電路的參數及供給鎖存電路的時脈邊緣的時序，變化成陣列狀。

某形態的測試裝置更包括：判定部，依據取得的陣列狀比較數據判定第一元件的良否；以及期待值保持部，保持 與陣列對應的規定之期待值，作為判定部在判定良否之際必要參考之判定條件。

本發明的另一別的形態提供一種測試方法，為將具備傳送訊號的送訊器之第一元件，與具備有接收從送訊器傳送之訊號的收訊器之第二元件連接，以第二元件為被測試元件進行測試之方法。上述收訊器包含等化電路，將收訊的訊號之波形進行整形；以及鎖存電路，利用時序可變的時脈，將收訊之訊號對應的數據進行鎖存。上述測試方法為將供給等化電路的參數及供給鎖存電路時脈邊緣的時序變化成陣列狀，再進行以下之(5)~(7)之處理。

(5)從送訊器輸出與圖案序列對應的訊號。

(6)使用鎖存電路在時脈的邊緣鎖存上述訊號對應的數據。

(7)將鎖存電路鎖存的數據與圖案序列對應的期待值進行比較。

依照本形態時，可取得二次元陣列狀的表示比較結果之數據，能够驗證第二元件的等化電路之增益設定值的追踪性(線性)或頻率特性第各種性能。

某一形態的測試方法，更可進行以下之處理

(8)依據取得的陣列狀的表示比較結果之數據，判定第二元件的良否。

在(8)項之處理中，亦可將取得的陣列狀的比較數據，與規定之與陣列對應的期待值數據，進行比較。

本發明的再一個形態提供一種測試裝置，為將配備傳送 訊號的送訊器之第一元件，與配備有接收從送訊器傳送之訊號的收訊器之第二元件連接，以第二元件為被測試元件進行測試之裝置。上述收訊器包括：等化電路，將收訊的訊號之波形進行整形；以及鎖存電路，利用時序可變的時脈，將收訊的訊號對應的數據進行鎖存。本測試裝置包括：插座板，用以安裝第一元件與第二元件；及傳送線路，在插座板上形成，用以連接第一元件與第二元件；及控制部，用以控制第一、第二元件的動作，在從送訊器輸出對應於圖案序列之訊號的狀態下，將與上述訊號對應的數據鎖存於鎖存電路；以及數據取得部，自第二元件取得表示鎖存的數據與對應於圖案序列之期待值的比較結果之比較數據。控制部將等化電路的參數及供給鎖存電路的時脈邊緣之時序變化成陣列狀。

上述測試裝置可再包括：判定部，根據取得的陣列狀之比較數據判定第二元件的良否；以及期待值保持部，保持與陣列對應的規定之期待值數據，其中期待值數據作為判定部在判定良否之際必要參考之判定條件。

又，將上述的構成要素的任意組合或本發明的構成要素或表現，在方法、裝置等之間互相換置形成者，亦為本發明之有效形態。

依照本發明，可在回環測試或背對背測試時，進行等化功能驗證。

為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明 如下。

以下參照圖面說明本發明的較佳實施例。各圖中表示的同一或同等的構成要素、部件、處理使用同一的符號，並適宜地將重複的說明省略。又實施例並非用以限定本發明僅為一種例示，實施例中記述之全部特徵或其組合亦不限定是本發明本質上必要的。

又，本說明書中的所謂「構件A與構件B連接」之狀態，包括構件A與構件B物理的直接連接之狀態，或者構件A與構件B經過其他實質上或本質上不影響其電連接狀態的其他構件，間接地連接之情況。

圖1示本發明實施例之半導體測試裝置100的構造之方塊圖。半導體試裝置100包括自動測試裝置(Automatic Test Equipment，以下簡稱ATE)100a以及插座板100b。

本實施例的半導體測試裝置100，包括含有送訊差動形式的訊號(差動訊號)之送訊器的第一元件200，與含有收訊差動訊號之收訊器的第二元件220，在第一元件與第二元件之間，以第一元件200或第二元件220之任一方為被測試元件(DUT)進行測試。在插座板100b上設有安裝第一元件200及第二元件220的插座或探針(probe)，而且在插座板100b上設有傳送線路102，用以連接第一元件200與第二元件220。上述傳送線路102最好具有與第一元件200及第二元件220實際使用時想定的線路損失相同程度的損失。此點並不是說必需要相同的傳送距離，傳送線路102 可使用與實際使時的配線不同之材料，形成具有高損失且線路長度短的構成。

利用本實施例的半導體測試裝置100進行測試，可以想像有以下之三種形態，任一種形態均包含在本發明的範圍。

(形態1)

在同一品種，搭載同一樣本的送訊器與收訊器連接的回環測試(即第一元件200及第二元件220為同一元件)

(形態2)

在同一品種，搭載在不同樣本的送訊器與收訊器連接的背對背測試(即第一元件200及第二元件220為不同之元件)

(形態3)

在不同品種，搭載在不同樣本的送訊器與收訊器連接的背對背測試(即第一元件200及第二元件220為不同之元件)

在說明半導體測試裝置100之前，先對測試對象的第一元件200及第二元件進行說明，以下對第一元件200與第二元件220為不同樣本之情況說明。

第一元件200包含形成高速介面的送訊側之送訊電路，在圖1中僅示出與回環測試或背對背測試有關之功能的方塊。除上述送訊電路之外，尚有進行各種訊號處理的數位電路或類比電路內藏其內，但為簡化說明省略。

第一元件200的送訊電路包括：虛擬隨機圖案發生電 路〔以下稱PRBS(即Pseudo Random Binary Sequence虛擬隨機二進制序列)發生電路〕202，串行器電路(serializer)204，驅動器電路206、等化器控制電路208、以及等化器電路210。

PRBS發生電路生成虛擬隨機的位元圖案，亦可使用可程式圖案訊號代替PRBS。串行器電路204，將從PRBS發生電路202輸出的圖案訊號S1，變換成序列形式的數據訊號S2。驅動器電路206，將序列形式的數據訊號S2變換為差動序列訊號S3，輸出到等化器電路。等化器電路210，將送訊的差動序列訊號S3的波形整形，生成差動序列訊號S4。

等化器電路210，為了補償傳送線路的頻率特性，為具有強調高域頻域成分之功能的預加强(pre-emphasis)電路。等化器電路210，將如後面所述，有時藉由相對的減低直流成分的增益來強調高頻域，此場合，因其方式亦稱為不再加強(de-emphasis)電路。

等化器電路210之構成為其頻率特性可例如經由增益、截止頻率等的參數而形成多階段可變。等化器控制電路208，控制等化器電路210的可調節之參數(以下假定為增益)。

以上所述為第一元件200側的構造。其次說明第二元件220的構造。

第二元件220包含高速介面的收訊側與收訊器，圖1中僅示出回環測試有關的功能方塊。除了上述收訊器之 外，尚內藏有各種進行訊號處理的數位電路或類比電路，為說明簡化省略。

第二元件220包括：PRBS發生電路222，等化電路224，等化控制電路226，收訊器電路228，鎖存電路230，時脈移相器232，解序器(deserializer)電路234，以及期待值比較電路236。

第二元件220中，有由第一元件200輸出的差動序列訊號S4通過傳送線路102輸入。等化電路224接受通過傳送線路102傳送的差動訊號S5，並將經傳送而劣化的波形藉由頻帶修正進行復元。等化電路224亦與上述之等化器電路210同樣地，其構成為其頻率特性可例如經由增益，截止頻率等的參數而形成多階段可變。等化控制電路226，進行控制等化電路224的可調節之參數(以下假定為增益)。

收訊器電路228，判定等化電路224復元的收訊訊號S6的準位，將其變換為高準位或低準位的二值二進制訊號。

時脈移相器232接受與高速串聯介面的位元率(bit rate)同頻率的時脈CLK，並調節上述時脈CLK的時序供給鎖存電路230。時脈移相器232可作為例如時脈與數據恢復(Clock and Data Recovery,CDR)電路，或源同步(Source Synchronous)電路的一部分之構成。亦即，時脈CLK的時序與第一元件200的輸出數據同步，能自動的調節使數據S4的各位元正確的鎖存。時脈CLK的時序，除可如上述 的自動控制外，尚可自外部之設定藉由程式調節。

圖2示輸入鎖存電路230的數據S7及時脈CLK的時序的時間圖。時脈移相器232藉由CDR方式或源同步方式的連結，將時脈CLK的時序自動的調節在以實線表示之數據中心附近的時序。時脈CLK的時序，以實線表示之時序為基準，可自外部用可程式的控制，在上述基準之前後將全體在一單位間距(Unit interval,UI)以上之範圍內進行調節。時脈移相器232的時間解析度△t在可能之限度希望盡量高，但對數Gbps~10Gbps程度數據速率，只要數ps(例如5ps)左右的解析度△t就很充分。

回到圖1，鎖存電路230利用已調節時序的時脈CLK的邊緣，鎖存由收訊器電路228輸出的二進制訊號S7。

解序器電路234，將鎖存電路230鎖存的訊號S8由序列形式變換成第二元件220的內部之傳送形式，例如變換成並行形式數據S9。PRBS發生電路222，生成與第一元件200側之PRBS發生電路202同樣的位元串(bit stream)S10。在期待值比較電路236中，輸入由PRBS發生電路222生成的位元串S10作為期待值。期待值比較電路236比較數據S9與期待值S10，判定數據的一致與不一致，依照比較結果輸出比較數據S11。

以上所述為第二元件220的構成。

本實施例的半導體測試裝置100，具有以上述的第一元件200及第二元件220為被測試元件，而檢測送訊電路側或收訊器側的等化功能之功能。以下，說明半導體測試 裝置100的構成。

自動測試裝置ATE100a包括：數據取得部10，判定部12，期待值保持部14以及控制部16。

控制部16在測試時控制第一元件200及第一元件220的動作。控制部16使第一元件200的送訊電路輸出對應圖案序列S1的差動訊號S4，在此狀態下，使第二元件220的鎖存電路230鎖存與差動訊號S5對應的數據S7。其結果，表示鎖存的數據S9與期待值數據S10的比較結果之比較數據S11，可藉由期待值比較電路236依圖案序列S1的每一位元順次生成。

ATE100a的數據取得部10，可取得順次生成的比較數據S11。數據取得部10亦可以取得表示圖案序列的特定範圍內全部位元的一致或不一致的比較數據S11，以代替表示圖案序列的每一位元的一致或不一致的比較數據S11。

ATE100a的處理，依(1)測試第一元件200的等化器電路210功能之情況，及(2)測試第二元件220的等化電路224的功能之情況而不同。以下將各情況依序說明。

(1)測試第一元件200的等化器電路210功能之情況

此情況第一元件200為DUT，第二元件220為基準元件。控制部16切斷第二元件220側的等化電路224的功能，或在實際使用時設定為標準增益。

控制部16在第一元件200及第二元件220之間，回環傳送與序列圖案對應的差動訊號S4。在此狀態下，藉由上述之時脈移相器232的自動時序調整功能確立連結，時脈 CLK的時序被鎖存。由此狀態，控制部16在圖2之點線所示之時序，將時脈僅移位特定之幅度。數據取得部10取得時脈CLK的各時序之比較數據S11。

掃描時脈CLK的時序，在以圖2中的確立數據連結之實線的時序位置為中心的特定範圍內，取得表示比較數據S11為一致之值，如脫逸出此範圍之外，則取得表示比較數據S11為可能為不一致之值。亦即偵到眼圖開啟度。

本實施例的半導體測試裝置100，利用一面變化等化器電路210的增益一面進行眼圖開啟度的測試，亦控制部16將

1.第一元件200的等化器電路210的增益

2.供給鎖存電路230的時脈CLK之邊緣的時序的二個參數變化成陣列狀。此結果，可依上述二個參數的各個組合，取得陣列狀的比較數據S11。又，時脈CLK的時序與等化器電路210之增益的控制，亦可藉由在第一元件200及第二元件220安裝的內裝自測(Built In Self-Test,BIST)功能自動實行。此情況，控制部16控制BIST的開始時序。

圖3示取得的陣列狀之比較數據(以下稱陣列比較數據)點繪而成的圖。圖3中橫軸為時脈CLK的時序，縱軸示等化器電路210的增益。圖3中示等化器電路210的增益可以8階段切換之情況。又圖3中「P」表示鎖存數據s9與期待值S10一致，「F」表示不一致。如圖3所示，變化時脈CLK的時序與等化器電路210的增益，則數據S9與期待值S10一致之區域與不一致的區域，可由實線表示的 境界線BL分割。

此處，如等化器電路210的增益之線形性脫離設計值，則使陣列比較數據的境界線BL之形狀發生變化。即可藉由利用陣列比較數據，驗證第一元件200的等化器電路210的性能，可驗證的特性有例如增益、截止頻率等。

例如陣列比較數據，亦可用於判定第一元件200的良否。判定部12依據陣列比較數據，判定第一元件200的良否。在期待值保持部14中收納有判定部12在進行良否判定之際依據的判定條件。上述判定條件與圖3所示陣列對應而規定，例如可為表示一致區域與不一致區域的境界線BL之期待值的期待值數值。此情況，判定部12對應檢測的陣列比較數據與期待值數據的乖離程度，可判定第一元件的良否。

因為傳送線路102的損失為已知，所以判定條件可利用等化器電路210的設計值模擬計算。亦可以取代模擬計算的判定條件，對其他測試選出的良品之第一元件200檢測陣列比較數據，依據檢測結果決定判定條件。

(2)測試第二元件220的等化電路224功能的情況

此場合第二元件220成為DUT，第一元件200為基準元件，控制部16切斷第一元件200側的等化器電路210的功能，或在實際使用時設定為標準增益。然後與(1)之情況同樣地將第二元件220的等化電路224的增益，及供給鎖存電路230的時脈CLK之邊緣的時序，變化成陣列狀。此情況亦可取得與圖3同樣的陣列比較數據，依據上述數 據驗證等化電路224的性能，或判定第二元件220的良否。

又，在傳送線路102具有與實際使用時同程度的非常大的損失時，可想像如不使等化器電路210或等化電路224的頻帶修正最大，則有無法確立CDR電路或源同步電路的時脈同步的情況。此情況進行半速率(half rate)動作的回環測試即可。如降低數據率至時脈與數據可能同步之程度，即可全程測試等化功能。此為利用傳送線路損失為線形現象進行檢測。

本實施例說明了第一元件200與第二元件220為不同元件之情況(背對背測試)。因為第一元件200與第二元件220為不同元件，其優點為可選定特性較優良的樣本為基準元件。亦即要驗證送訊電路側的等化器電路210的特性時，如第二元件220側的性能差，則不能正確地驗證等化器電路210。此時，如第一元件200與第二元件220用不同之樣本，則可消解此問題。

但是，第一元件200與第二元件220亦可為同一的元件。即一個元件內的送訊器與收訊器自己完成環狀連接，亦可進行同樣的測試(回環測試)。

接下，說明使用與背對背測試、回環測試不同的處理方法，以驗證第一元件200的等化器電路210之功能的技術。

圖4(a)、圖4(b)示附有等化功能的驅動器電路之構成例的電路圖。為實現數Gbps以上的高速開關，任一個驅動器電路206a、206b皆以電流模式邏輯(Current Mode Logic,CML)形式構成。圖4(a)、圖4(b)的驅動器電路 206a、206b為圖1的驅動器電動206以及等化器電路210用CML形式一體形成。

CML形式，因高準位與電源電壓Vdd成為同電位，原理上，因有等化作用不能發生比電源電壓更高的尖峰波形，因此一般進行藉由減低DC增益，以相對的提高AC增益的去加重(de-emphasis)。

圖4(a)的驅動器電路260a配備主差動放大器AMP1及副差動放大器AMP2，它們以輸出負載電阻對R1、R2為共同的負載。在主差動放大器AMP1，輸入差動輸入訊號Sinp、Sinn。延遲電路207將差動輸入訊號Sinp、Sinn只延遲一個週期時間T。延遲後的輸入訊號Sinp、Sinn輸入副差動放大器AMP2。

主差動放大器AMP1與副差動放大器AMP2，對輸出負載電阻R1、R2以反相之方式連接。依圖4(a)的驅動器電路206a，即將延遲一週期的數據反轉再與原來數據相加，以減低DC增益生成強調高頻域的波形。

圖4(a)的驅動器電路206a中，等化器電路的增益可利用切換副差動放大器AMP2的尾端電流來設定。

圖4(b)的驅動器電路206b，配有差動放大器AMP3，其以輸出負載電阻對R3、R4為負載。輸入差動訊號Sinp、Sinn由設在前段的射極跟隨器(emitter-follower)電路209向低電位側移位僅1vf(vf為雙極電晶體的基極射極間的正方向電壓)，再輸入差動放大器AMP3。

向低電位側移位後的差動輸入訊號Sinp’、Sinn’，由 含有串聯設置之電容器C1、C2的濾波器301除去直流成分，即只有交流成分供給電晶體Q1、Q2的基極。電晶體Q1的集極連接輸出電阻R4，電晶體Q2的集極連接輸出電阻R3。圖4(b)的驅動器電路206b中，在準位遷移的時序交流成分與原訊號重疊，可生成强調高頻域的波形。

圖4(b)的驅動器電路206b，等化器電路的增益可依在電晶體Q1，Q2流動的集極電流Ic1、Ic2設定。集極電流Ic1、Ic2可利用將電晶體Q1，Q2各別分段化構成，可變化實效的電晶體大小，或使連接電晶體Q1，Q2各射極的電阻R5、R6的電阻值成可變而進行調節。

要檢查圖4(a)、圖4(b)的等化功能時，雖然希望利用圖1的半導體測試裝置100採用實際動作頻率測試進行交流的測試。但如以下所述，可用DC測試簡略的驗證等化功能的線形性。

圖5示圖4(b)的驅動器電路206b的輸出電壓之時間波形。在圖5中表示等化增益不同的四個波形g1~g4。等化增益的量為去加重(de-emphasis)的量，即與定常狀態的直流振幅之值1對1對應。對圖4(a)的驅動器電路206a亦可同樣說明。

因此，等化量可利用半導體測試裝置的電壓計，檢測差動輸出訊號Soutp、Soutn的電位而間接地檢測。因為圖4(a)的副差動放大器AMP2、圖4(b)的電晶體Q1、Q2直流電不超過可變振幅驅動器，驅動器電路206a、206的等化量的決定為DC增益的大小。因此藉由電壓計檢測DC振幅 能够測試等化功能的線形性，能够保證實際使用時的設定值與等化量的線形性。

圖4(a)、圖4(b)的主差動放大器側的尾端電流源為可程式化構成之情況，可以取代變化收訊器的鎖存電路230的時脈CLK的時序以檢測時序邊限之方式，改用或合併使用，藉由將主差動放大器的尾端電流變化成陣列狀，以檢測電壓邊限之方式。如能預先依上述的DC測試，先將各等化量的DC振幅檢測出來，則可對每一DUT設定固有的DC輸出振幅，亦可能進行回環測試。再者，亦可藉由將主差動放大器的尾端電流逐漸下降，測試實際動作時的電壓邊限。

圖6示利用主差動放大器的尾端電流對應的DC輸出振幅，以及供給鎖存電路230的時脈CLK之時序為參數，取得之陣列比較數據的圖。上述圖中的「X」對應圖3中的「P」。使用此測試方法可能得如圖6的砂漏時鐘形的SHMOO點繪圖。

以上根據實施例說明了本發明。此實施例僅為例示，上述些各構成要件或各處理步驟的組合，可以形成各種變形例，上述項業者當能理解，如此之變形例亦屬本發明之範圍。以下，對上述些變形例說明

上述實施例中，說明了第一元件200與第二元件220以差動序列訊號進行通訊之情況，但用單端(single-end)訊號也可以。而且本發明除了電壓訊號，電流訊號等之電訊號外，光訊號亦可適用。

以下說明第二元件220的變形例。圖7示配備收訊器的第二元件之變形例之電路圖。本變形例的第二元件220a具有利用回饋修正等化量的功能。第二元件220a包括：PRBS發生電路222、判定反饋型等化器224a、等化控制電路226a、收訊器電路228a、鎖存電路230、時脈移相器232、解序器電路234、期待值比較電路236、以及加算器238。

收訊器電路228a接收差動序列訊號S5，將其變換為單端訊號S20。判定反饋型等化器224a生成電壓準位與時間一起變化的類比的修正訊號S21。加算器238自收訊訊號S20類比的減算修正訊號S21，生成被等化的收訊訊號S22。鎖存電路230利用時脈移相器232生成的時脈CLK，鎖存訊號22。

判定反饋型等化器224a，利用被鎖存的數據S23生成修正訊號S21。等化控制電路226a，控制判定反饋型等化器224a，以調節修正訊號S21。鎖存電路230以後的處理，與圖1的其後之處理相同。

圖8示圖7的判定反饋型等化器224a的詳細構成的方塊圖。判定反饋型等化器224a包括：移位暫存器240，符號控制電路242，加權演算電路244，以及波形加算電路246。

移位暫存器240接收由鎖存電路230鎖存的數據S23，對每一時脈各位移一位元時間。移位暫存器240可含有串聯連接的多個觸發電路FF(flip-flop)，第一段的觸發 電路的輸出訊號稱為游標(cursor)訊號CSR1，第二段以後的觸發電路的輸出叫預游標(pre-cursor)訊號CSR2~CSRn。

從各觸發電路FF，輸出游標訊號CSR1，預游標訊號CSR2~CSRn，被輸出到符號控制電路242。符號控制電路242將游標訊號及預游標訊號的每一個獨立反轉，或者不反轉而原狀輸出，符號控制電路242的有無反轉處理，由等化控制電路226a進行控制。

加權演算電路244，包含設在從符號控制電路242輸出的多數個數據之每一個的可變放大器。各可變放大器對輸入的訊號類比的乘算特定之係數後輸出。各可變放大器的係數，由等化控制電路226控制。波形加算電路246，對從加權演算電路244輸出的多數個類比訊號Sc1~Scn進行加算合成，作為修正訊號S21輸出。

以上所述為變形例之第二元件220a的構成。圖9示圖8的判定反饋型等化器224a的動作之時序圖。圖9的時序圖表示移位暫存器240含有n=6段的觸發電路之情況。藉由加權算電路244的可變增益放大器的增益(係數)發生變化，使訊號Sc1~Sc6各個的波形被獨立控制，能够任意控制修正訊號S21的合成波形之形狀。再對應傳送損失適切地設定，可對修正訊號S21的波形進行波形再生。

產業上的可利用性

本發明能夠應用於半導體測試技術。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和 範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧數據取得部

12‧‧‧判定部

14‧‧‧期待值保持部

16‧‧‧控制部

100‧‧‧半導體測試裝置

100a‧‧‧ATE

100b‧‧‧插座板

102‧‧‧傳送線路

200‧‧‧第一元件

202‧‧‧PRBS發生電路

204‧‧‧串行器電路

206‧‧‧驅動器電路

208‧‧‧等化器控制電路

210‧‧‧等化器電路

220‧‧‧第二元件

222‧‧‧PRBS發生電路

224‧‧‧等化電路

226‧‧‧等化控制電路

228‧‧‧收訊器電路

230‧‧‧鎖存電路

232‧‧‧時脈移相器

234‧‧‧解序器電路

236‧‧‧期待值比較電路

238‧‧‧加算器

240‧‧‧移位暫存器

242‧‧‧符號控制電路

244‧‧‧加權演算電路

246‧‧‧波形加算電路

圖1示本發明之實施例的半導體測試裝置之構成的方塊圖。

圖2示輸入鎖存電路的數據與時脈時序的時序圖。

圖3示陣列比較數據的點繪圖。

圖4(a)、圖4(b)示附有等化功能的驅動電路之構成例的電路圖。

圖5示圖4(b)的驅動電路之輸出電壓的時間波形圖。

圖6示利用主差動放大器的尾端電流對應的DC輸出振幅，及供給鎖存電路的時脈之時序為參數，取得的陣列比較數據之圖。

圖7示配備收訊器的第二元件之變形例的電路圖。

圖8示圖7的判定反饋型等化器之詳細構成的方塊圖。

圖9示圖8的判定反饋型等化器的動作之時序圖。

10‧‧‧數據取得部

12‧‧‧判定部

14‧‧‧期待值保持部

16‧‧‧控制部

100‧‧‧半導體測試裝置

100a‧‧‧ATE

100b‧‧‧插座板

102‧‧‧傳送線路

200‧‧‧第一元件

202‧‧‧PRBS發生電路

204‧‧‧串行器電路

206‧‧‧馳動器電路

208‧‧‧等化器控制電路

210‧‧‧等化器電路

220‧‧‧第二元件

222‧‧‧PRBS發生電路

224‧‧‧等化電路

226‧‧‧等化控制電路

228‧‧‧收訊器電路

230‧‧‧鎖存電路

232‧‧‧時脈移相器

234‧‧‧解序器電路

236‧‧‧期待值比較電路

Claims (10)

1. 一種測試方法，為將配備傳送訊號的送訊器的第一元件，及配備接收從送訊器傳送之訊號的收訊器的第二元件連接，以上述第一元件作為被測試元件進行測試的方法，其特徵為：上述送訊器含有等化器電路，將送訊之上述訊號的波形整形，上述收訊器包括鎖存電路，利用時序可變的時脈將收訊之上述訊號對應的數據鎖存，上述測試方法包括下述步驟：自上述送訊器輸出對應圖案序列之訊號的步驟，使用上述鎖存電路，將上述訊號對應的數據，在上述時脈的邊緣鎖存之步驟，以及將上述鎖存電路鎖存的數據，與對應於上述圖案序列的期待值進行比較之步驟，將上述等化器電路的參數及供給上述鎖存電路的時脈邊緣之時序，變化成陣列狀以進行上述步驟。
2. 如申請專利範圍第1項所述之測試方法，其特徵為更具備判定步驟，依據取得的表示比較結果之陣列狀比較數據，判定上述第一元件之良否。
3. 如申請專利範圍第2項所述之測試方法，其特徵為上述之判定步驟，係根據與陣列對應的規定之判定條件進行。
4. 一種測試裝置，為將配備傳送訊號的送訊器的第一 元件，與配備接收從送訊器傳送之訊號的收訊器的第二元件連接，以上述第一元件作為被測試元件進行測試之裝置，其特徵為：上述送訊器含有等化器電路，將送訊之上述訊號的波形整形，上述收訊器包含鎖存電路，利用時序可變的時脈將收訊之上述訊號對應的數據鎖存，上述測試裝置包括：插座板，用以安裝上述第一元件與上述第二元件；傳送線路，在上述插座板上形成，用以連接上述第一元件與上述第二元件；控制部，用以控制上述第一、二元件的動作，在從上述送訊器輸出對應於圖案序列之訊號的狀態下，將與上述訊號對應的數據鎖存於上述鎖存電路，以及數據取得部，自上述第二元件取得表示鎖存的數據與對應於上述圖案序列之期待值的比較結果之比較數據；上述控制部，將上述等化電路的參數以及供給上述鎖存電路的時脈邊緣的時序，變化成陣列狀。
5. 如申請專利範圍第4項所述的測試裝置，其特徵為更具備：判定部，依據取得的陣列狀之上述比較數據，判定上述第一元件之良否；以及期待值保持部，保持與陣列對應的規定之期待值數據，上述期待值數據作為上述判定部判定良否之際必要參 考之判定條件。
6. 一種測試方法，為將配備傳送訊號的送訊器之第一元件，與配備接收從送訊器傳送之訊號的收訊器的第二元件連接，以上述第二元件作為被測試元件進行測試之方法，其特徵為：上述收訊器，包括：等化電路，將收訊的上述訊號之波形進行整形，以及鎖存電路，利用時序可變的時脈，將收訊的上述訊號對應的數據鎖存，上述測試方法包括：從上述送訊器輸出與圖案序列對應的訊號之步驟，使用上述鎖存電路在上述時脈的邊緣，鎖存上述訊號對應的數據之步驟；以及將上述鎖存電路鎖存的數據，與上述圖案序列對應的期待值進行比較之步驟；將上述等化器電路的參數及供給上述鎖存電路的時脈邊緣之時序，變化成陣列狀進行上述步驟。
7. 如申請專利範圍第6項所述之測試方法，其特徵為更具備判定步驟，依據取得的表示比較結果的陣列狀比較數據，判定第二元件之良否。
8. 如申請專利範圍第7項所述的測試方法，其特徵為上述判定步驟根據與陣列對應的規定之判斷條件進行。
9. 一種測試裝置，為配備傳送訊號的送訊器之第一元件，及配備接收從送訊器傳送之訊號的收訊器的第二元件連接，以上述第二元件為被測元件進行測試之裝置，其特 徵為：上述收訊器包含：等化電路，將收訊的上述訊號之波形整形，以及鎖存電路，利用時序可變的時脈，將收訊的上述訊號對應的數據鎖存，上述測試裝置包括：插座板，用以安裝上述第一元件與第二元件；傳送電路，在上述插座板上形成，用以連接上述第一元件與第二元件；控制部，用以控制上述第一、二元件的動作，在從上述送訊器輸出對應於圖案序列之訊號的狀態下，將與上述訊號對應的數據鎖存於上述鎖存電路；以及數據取得部，自上述第二元件取得表示鎖存的數據與對應於上述圖案序列之期待值的比較結果之比較數據，上述控制部將上述等化電路的參數以及供給上述鎖存電路的時脈邊緣之時序，變化成陣列狀。
10. 如申請專利範圍第9項所述的測試裝置，其特徵為更具備：判定部，依據取得的陣列狀上述比較數據，判定上述第二元件之良否；以及期待值保持部，保持與陣列對應的規定之期待值數據，上述期待值數據作為上述判定部判定良否之際必要參考之判定條件。