JP5148690B2 - 半導体試験装置および試験方法 - Google Patents

Description

本発明は、半導体試験装置に関する。

近年、半導体デバイス間で大容量のデータ伝送を実現するために、高速シリアルインタフェースが利用される。こうした高速シリアルインタフェースとしては、映像データと音声データを高速伝送するＨＤＭＩ（High Definition Multimedia Interface）や、ＬＶＤＳ（Low Voltage Differential Signaling）などの信号を用いたものが実用化されている。

高速シリアルインタフェースを搭載するデバイスが正常に機能するかを試験するために、実動作周波数試験（Ａｔ Ｓｐｅｅｄ試験ともいう）が行われる。実動作周波数試験は、高速シリアルインタフェースの送信回路（トランスミッタ）と受信回路（レシーバ）を、ソケットボード（パフォーマンスボードともいう）上で伝送線路を介して接続させる方法により実現される。この試験は、トランスミッタとレシーバが同一デバイスに搭載される場合をループバック試験、トランスミッタとレシーバが別デバイスに搭載される場合をバックトゥバック試験とも呼ばれる。

近年、高速シリアルインタフェースのデータレートは、数Ｇｂｐｓ〜１０Ｇｂｐｓ以上に高速化されており、伝送線路損失によるジッタの影響により、ビット当たりで考えた場合の受信回路側での有効なタイミングマージン、つまりアイオープニングを確保することが困難となり、ＢＥＲ（Bit Error Rate）が劣化するという問題が生じている。この問題を解決するために高速インタフェースには、送信側および受信側のいずれかあるいは両方に、伝送線路損失を補償するための波形等化回路（いわゆるイコライジング回路）が実装されており、数ｄＢ、あるいは数十ｄＢ以上の伝送線路損失の補償が可能となっている。この補償量は、プログラマブル制御あるいは動的制御が可能となっている場合もある。

イコライジング回路の基本的な作用は、高域強調フィルタであり、以下の方式により実現されている。いずれの方式であっても、伝送線路の高周波損失を補償する逆特性のフィルタリングをかけるという意味では同じである。
１． 直流（ＤＣ）利得を低下させ、相対的に交流（ＡＣ）利得を持ち上げる方式
２． ピーキング回路としてパッシブ素子で構成する方式
３． ビット単位（ユニットインターバル単位）でのフィードバック加算制御をデジタル信号処理により行う方式

現状のループバック試験やバックトゥバック試験はイコライジング機能の試験は行わず、ソケットボード上になるべく最短かつ等長な線路で送信回路と受信回路を接続し、ＣＤＲ（Clock and Data Recovery）リンクもしくはソースシンクロナスリンクを所定の手順で確立し、一定時間伝送エラーが発生しなければパス判定する手法が採用されている。あるいは、受信回路側のクロックのタイミングをスイープさせ、有効アイオープニングをサーチしてアイマージンを測定する方法が採られる場合もある。

高速インタフェース回路のイコライジング機能の試験を行わない場合、ループバック試験やバックトゥバック試験での実動作周波数試験にパスしたとしても、実使用時においてイコライジング機能が正常に働かない可能性がある。さらにイコライジング強度をプログラマブルに設定できる仕様の場合に、その線形性を試験しないならば、実使用時において設定に対するイコライジング性能が得られず、ともするとＢＥＲを劣化させることにもなりかねない。

本発明はこうした課題に鑑みてなされたものであり、その目的は、ループバック試験やバックトゥバック試験におけるイコライジング機能の試験方法およびその試験に対応した試験装置の提供にある。

本発明のある態様は、信号を送信するトランスミッタを備える第１デバイスと、トランスミッタから送信される信号を受信するレシーバを備える第２デバイスを接続し、第１デバイスを被試験デバイスとして試験を行う方法に関する。トランスミッタは、送信する信号の波形を整形するイコライザ回路を含み、レシーバは、受信した信号に応じたデータをタイミング可変のクロックを用いてラッチするラッチ回路を含む。この試験方法は、イコライザ回路のパラメータと、ラッチ回路に供給されるクロックのエッジのタイミングをマトリクス状に変化させて、以下の処理（１）〜（３）を実行する。
（１）トランスミッタからパターンシーケンスに応じた信号を出力させる。
（２）信号に応じたデータをラッチ回路によりクロックのエッジでラッチする。
（３）ラッチ回路によりラッチされたデータを、パターンシーケンスに応じた期待値と比較する。

この態様によると、比較結果を示すデータを、２次元マトリクス状に取得することができ、第１デバイスのイコライザ回路のゲイン設定値に対する追従性（線形性）や周波数特性などの諸性能を検証することができる。トランスミッタとレシーバ間で送受信される「信号」は、差動信号であってもシングルエンドの信号であってもよく、また電流信号、電圧信号などの電気信号の他、光や赤外線信号であってもよい。また、第１デバイスと第２デバイスは、同一デバイスであってもよいし、別デバイスであってもよい。

ある態様の試験方法は、さらに以下の処理を行ってもよい。
（４）マトリクス状に取得された比較結果を示す比較データにもとづいて、第１デバイスの良否を判定する。
この態様によると、マトリクス状の比較データを用いることにより、イコライザ回路の機能にもとづいて第１デバイスの良否を判定することができる。

処理（４）において、マトリクス状に取得された比較データを、マトリクスと対応づけて規定される期待値データと比較してもよい。
シミュレーションや、予め選定された良品デバイスの測定結果から、マトリクスと対応する期待値データを生成することができる。これを期待値とすることにより、第１デバイスの良否を好適に判定できる。

本発明の別の態様は、信号を送信するトランスミッタを備える第１デバイスと、トランスミッタから送信される信号を受信するレシーバを備える第２デバイスを接続し、第１デバイスを被試験デバイスとして試験を行う試験装置に関する。トランスミッタは、送信する信号の波形を整形するイコライザ回路を含み、レシーバは、受信した信号に応じたデータをタイミング可変のクロックを用いてラッチするラッチ回路を含む。試験装置は、第１デバイスと第２デバイスが装着されるソケットボードと、ソケットボード上に形成され、第１デバイスと第２デバイスを接続する伝送線路と、第１、第２デバイスの動作を制御し、トランスミッタからパターンシーケンスに応じた信号を出力させた状態で、信号に応じたデータをラッチ回路にラッチさせる制御部と、第２デバイスから、ラッチされたデータとパターンシーケンスに応じた期待値との比較結果を示す比較データを取得するデータ取得部と、を備える。制御部は、イコライザ回路のパラメータおよびラッチ回路に供給されるクロックのエッジのタイミングをマトリクス状に変化させる。

ある態様の試験装置は、マトリクス状に取得された比較データにもとづいて、第１デバイスの良否を判定する判定部と、判定部が良否判定の際に参照すべき判定条件として、マトリクスと対応づけて規定される期待値データを保持する期待値保持部と、をさらに備えてもよい。

本発明のさらに別の態様は、信号を送信するトランスミッタを備える第１デバイスと、トランスミッタから送信される信号を受信するレシーバを備える第２デバイスを接続し、第２デバイスを被試験デバイスとして試験を行う方法に関する。レシーバは、受信した信号の波形を整形するイコライジング回路と、受信した信号に応じたデータをタイミング可変のクロックを用いてラッチするラッチ回路と、を含む。当該試験方法は、イコライジング回路のパラメータと、ラッチ回路に供給されるクロックのエッジのタイミングをマトリクス状に変化させて、以下の処理（５）〜（７）を実行する。
（５）トランスミッタからパターンシーケンスに応じた信号を出力させる。
（６）信号に応じたデータをラッチ回路によりクロックのエッジでラッチする。
（７）ラッチ回路によりラッチされたデータを、パターンシーケンスに応じた期待値と比較する。

この態様によると、比較結果を示すデータを、２次元マトリクス状に取得することができ、第２デバイスのイコライジング回路のゲイン設定値に対する追従性（線形性）や周波数特性などの諸性能を検証することができる。

ある態様の試験方法は、さらに以下の処理を行ってもよい。
（８）マトリクス状に取得された比較結果を示す比較データにもとづいて、第２デバイスの良否を判定する。

処理（８）において、マトリクス状に取得された比較データを、マトリクスと対応づけて規定される期待値データと比較してもよい。

本発明のさらに別の態様は、信号を送信するトランスミッタを備える第１デバイスと、トランスミッタから送信される信号を受信するレシーバを備える第２デバイスを接続し、第２デバイスを被試験デバイスとして試験を行う試験装置に関する。レシーバは、受信した信号の波形を整形するイコライジング回路と、受信した信号に応じたデータをタイミング可変のクロックを用いてラッチするラッチ回路と、を含む。試験装置は、第１デバイスと第２デバイスが装着されるソケットボードと、ソケットボード上に形成され、第１デバイスと第２デバイスを接続する伝送線路と、第１、第２デバイスの動作を制御し、トランスミッタからパターンシーケンスに応じた信号を出力させた状態で、ラッチ回路に信号に応じたデータをラッチさせる制御部と、第２デバイスから、ラッチされたデータとパターンシーケンスに応じた期待値との比較結果を示す比較データを取得するデータ取得部と、を備える。制御部は、イコライジング回路のパラメータおよびラッチ回路に供給されるクロックのエッジのタイミングをマトリクス状に変化させる。

試験装置は、マトリクス状に取得された比較データにもとづいて、第２デバイスの良否を判定する判定部と、判定部が良否判定の際に参照すべき判定条件として、マトリクスと対応づけて規定される期待値データを保持する期待値保持部と、をさらに備えてもよい。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、ループバック試験やバックトゥバック試験においてイコライジング機能を検証することができる。

実施の形態に係る半導体試験装置の構成を示すブロック図である。 ラッチ回路に入力されるデータとクロックのタイミングを示すタイムチャートである。 マトリクス状比較データをプロットした図である。 図４（ａ）、（ｂ）は、イコライジング機能付きドライバ回路の構成例を示す回路図である。 図４（ｂ）のドライバ回路の出力電圧の時間波形を示す図である。 メイン差動アンプのテイル電流に対応するＤＣ出力振幅およびラッチ回路に供給されるクロックのタイミングをパラメータとして取得したマトリクス比較データを示す図である。 レシーバを備える第２デバイスの変形例を示す回路図である。 図７の判定帰還型等化器の詳細な構成を示すブロック図である。 図８の判定帰還型等化器の動作を示すタイムチャートである。

符号の説明

１０…データ取得部、１２…判定部、１４…期待値保持部、１６…制御部、１００…半導体試験装置、１００ａ…ＡＴＥ、１００ｂ…ソケットボード、１０２…伝送線路、２００…第１デバイス、２０２…ＰＲＢＳ発生回路、２０４…シリアライザ回路、２０６…ドライバ回路、２０８…イコライザ制御回路、２１０…イコライザ回路、２２０…第２デバイス、２２２…ＰＲＢＳ発生回路、２２４…イコライジング回路、２２６…イコライジング制御回路、２２８…レシーバ回路、２３０…ラッチ回路、２３２…クロックフェーズシフタ、２３４…デシリアライザ回路、２３６…期待値比較回路。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

また、本明細書において、「部材Ａと部材Ｂが接続」された状態とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に実質的あるいは本質的な影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、実施の形態に係る半導体試験装置１００の構成を示すブロック図である。半導体試験装置１００は、自動試験装置（Automatic Test Equipment：以下、単にＡＴＥという）１００ａとソケットボード１００ｂを備える。

実施の形態に係る半導体試験装置１００は、差動形式の信号（差動信号）を送信するトランスミッタを備える第１デバイス２００と、差動信号を受信するレシーバを備える第２デバイス２２０との間で、第１デバイス２００または第２デバイス２２０のいずれかを被試験デバイス（ＤＵＴ）として試験を行う。ソケットボード１００ｂには、第１デバイス２００および第２デバイス２２０が装着するためのソケットもしくはプローブが設けられ、さらにソケットボード１００ｂ上には、第１デバイス２００と第２デバイス２２０を接続する伝送線路１０２が形成される。伝送線路１０２は、第１デバイス２００および第２デバイス２２０の実使用時に想定される線路損失と同程度の損失を呈することが望ましい。これは必ずしも同じ伝送距離が必要ということではなく、伝送線路１０２を実使用時の配線とは異なる材料を用いて高損失となるよう形成し、線路長が短くなるように構成してもよい。

実施の形態に係る半導体試験装置１００により実施される試験は、以下の３つの態様が想定され、そのいずれもが本発明の範囲に含まれる。

（態様１） 同一品種、同一サンプルに搭載されるトランスミッタとレシーバを接続するループバック試験（つまり第１デバイス２００および第２デバイス２２０が同一デバイス）
（態様２） 同一品種、別サンプルに搭載されるトランスミッタとレシーバを接続するバックトゥバック試験（つまり第１デバイス２００および第２デバイス２２０は別のデバイス）
（態様３） 別品種、別サンプルに搭載されるトランスミッタとレシーバを接続するバックトゥバック試験（つまり第１デバイス２００および第２デバイス２２０は別のデバイス）

半導体試験装置１００の前に、試験対象となる第１デバイス２００および第２デバイス２２０について説明する。以下では、第１デバイス２００と第２デバイス２２０が別サンプルの場合について説明する。

第１デバイス２００は、高速インタフェースの送信側となるトランスミッタを含み、図１には、ループバック試験やバックトゥバック試験に関係する機能ブロックのみが示されている。このトランスミッタに加えて、さまざまな信号処理を行うデジタル回路やアナログ回路が内蔵されるが、説明の簡略化のために省略している。

第１デバイス２００のトランスミッタは、疑似ランダムパターン発生回路（以下、ＰＲＢＳ（Pseudo Random Binary Sequence）発生回路という）２０２、シリアライザ回路２０４、ドライバ回路２０６、イコライザ制御回路２０８、イコライザ回路２１０を備える。

ＰＲＢＳ発生回路２０２は、疑似ランダムのビットパターンを生成する。ＰＲＢＳに代えて、プログラマブルパターン信号を用いてもよい。シリアライザ回路２０４は、ＰＲＢＳ発生回路２０２から出力されるパターン信号Ｓ１をシリアル形式のデータ信号Ｓ２に変換する。ドライバ回路２０６は、シリアル形式のデータ信号Ｓ２を差動シリアル信号Ｓ３に変換し、伝送線路へと出力する。イコライザ回路２１０は、送信する差動シリアル信号Ｓ３の波形を整形し、差動シリアル信号Ｓ４を生成する。

イコライザ回路２１０は、伝送線路の周波数特性を補償するために、高域の周波数成分を強調する機能を有するプリエンファシス回路である。イコライザ回路２１０は、後述のように直流成分のゲインを相対的に低下させることにより高域を強調する場合があるが、この場合、その方式にちなんでディエンファシス回路などとも呼ばれる。

イコライザ回路２１０は、その周波数特性が、たとえばゲイン、カットオフ周波数などのパラメータを介して多段階で可変に構成される。イコライザ制御回路２０８は、イコライザ回路２１０の調節可能なパラメータ（以下、ゲインであるとする）を制御する。

以上が第１デバイス２００側の構成である。次に第２デバイス２２０の構成を説明する。

第２デバイス２２０は、高速インタフェースの受信側となるレシーバを含み、図１には、ループバック試験に関係する機能ブロックのみが示されている。このレシーバに加えて、さまざまな信号処理を行うデジタル回路やアナログ回路が内蔵されるが、説明の簡略化のために省略している。

第２デバイス２２０は、ＰＲＢＳ発生回路２２２、イコライジング回路２２４、イコライジング制御回路２２６、レシーバ回路２２８、ラッチ回路２３０、クロックフェーズシフタ２３２、デシリアライザ回路２３４、期待値比較回路２３６を備える。

第２デバイス２２０には、第１デバイス２００から出力される差動シリアル信号Ｓ４が伝送線路１０２を介して入力される。イコライジング回路２２４は、伝送線路１０２を介して伝送された差動シリアル信号Ｓ５を受け、伝送によって劣化した波形を帯域補正により復元する。イコライジング回路２２４も、上述のイコライザ回路２１０と同様に、その周波数特性が、たとえばゲインやカットオフ周波数などのパラメータを介して多段階で可変に構成される。イコライジング制御回路２２６は、イコライジング回路２２４の調節可能なパラメータ（以下、ゲインであるとする）を制御する。

レシーバ回路２２８は、イコライジング回路２２４によって復元された受信信号Ｓ６のレベルを判定し、ハイレベルまたはローレベルの２値バイナリ信号Ｓ７に変換する。

クロックフェーズシフタ２３２は、高速シリアルインタフェースのビットレートと同周波数のクロックＣＬＫを受け、このクロックＣＬＫのタイミングを調節してラッチ回路２３０に供給する。クロックフェーズシフタ２３２は、たとえばＣＤＲ（Clock and Data Recovery）回路や、ソースシンクロナス回路の一部として構成される。つまり、クロックＣＬＫのタイミングは、第１デバイス２００から出力されるデータと同期して、データＳ４の各ビットを正確にラッチできるように自動的に調節される。クロックＣＬＫのタイミングは、このような自動制御に加えて、外部からの設定によってプログラマブルに調節可能となっている。

図２は、ラッチ回路２３０に入力されるデータＳ７とクロックＣＬＫのタイミングを示すタイムチャートである。クロックフェーズシフタ２３２はＣＤＲ方式、あるいはソースシンクロナス方式のリンクによって、クロックＣＬＫのタイミングを、実線で示すデータの中心付近のタイミングに自動的に調節する。クロックＣＬＫのタイミングは、実線で示すタイミングを基準として、外部からのプログラマブルな制御によりその前後に全体で１ＵＩ（ユニットインターバル）以上の範囲で調節可能である。クロックフェーズシフタ２３２の時間分解能Δｔは可能な限り高いことが望ましいが、数Ｇｂｐｓ〜１０Ｇｂｐｓ程度のデータレートでは、数ｐｓ（たとえば５ｐｓ）程度の分解能Δｔがあれば十分とされる。

図１に戻る。ラッチ回路２３０は、タイミングが調節されたクロックＣＬＫのエッジを利用してレシーバ回路２２８から出力されるバイナリ信号Ｓ７をラッチする。

デシリアライザ回路２３４は、ラッチ回路２３０によりラッチされた信号Ｓ８をシリアル形式から、第２デバイス２２０の内部の伝送形式、たとえばパラレル形式のデータＳ９に変換する。ＰＲＢＳ発生回路２２２は、第１デバイス２００側のＰＲＢＳ発生回路２０２と同じビットストリームＳ１０を生成する。期待値比較回路２３６には、ＰＲＢＳ発生回路２２２により生成されたビットストリームＳ１０が期待値として入力される。期待値比較回路２３６は、データＳ９と期待値Ｓ１０を比較し、データの一致、不一致を判定し、比較結果に応じた比較データＳ１１を出力する。

以上が第２デバイス２２０の構成である。

実施の形態に係る半導体試験装置１００は、上述の第１デバイス２００および第２デバイス２２０を被試験デバイスとして、トランスミッタ側もしくはレシーバ側に設けられたイコライジング機能を検査する機能を有する。以下、半導体試験装置１００の構成を説明する。

ＡＴＥ１００ａは、データ取得部１０、判定部１２、期待値保持部１４、制御部１６を備える。
制御部１６は、試験時における第１デバイス２００および第２デバイス２２０の動作を制御する。制御部１６は、第１デバイス２００のトランスミッタからパターンシーケンスＳ１に応じた差動信号Ｓ４を出力させ、その状態で、第２デバイス２２０のラッチ回路２３０に差動信号Ｓ５に応じたデータＳ７をラッチさせる。その結果、ラッチされたデータＳ９と期待値データＳ１０の比較結果を示す比較データＳ１１が、期待値比較回路２３６によってパターンシーケンスＳ１のビットごとに順次生成される。

ＡＴＥ１００ａのデータ取得部１０は、順次生成される比較データＳ１１を取得する。データ取得部１０は、パターンシーケンスのビットごとの一致、不一致を示す比較データＳ１１に代えて、パターンシーケンスの所定範囲の全ビットにわたる一致、不一致を示す比較データを取得してもよい。

ＡＴＥ１００ａの処理は、（１）第１デバイス２００のイコライザ回路２１０の機能を試験する場合、（２）第２デバイス２２０のイコライジング回路２２４の機能を試験する場合で異なる。以下、それぞれの場合を順に説明する。

（１） 第１デバイス２００のイコライザ回路２１０の機能を試験する場合
この場合、第１デバイス２００がＤＵＴとなり、第２デバイス２２０が基準デバイスとなる。制御部１６は、第２デバイス２２０側のイコライジング回路２２４の機能をオフさせ、あるいは、実使用時において標準となるゲインに設定する。

制御部１６は第１デバイス２００および第２デバイス２２０の間で、シーケンスパターンに応じた差動信号Ｓ４をループバック伝送させる。この状態で上述のクロックフェーズシフタ２３２による自動タイミング調整機能によってリンクが確立し、クロックＣＬＫのタイミングがロックされる。この状態から、制御部１６は、図２に破線で示すタイミングにクロックを所定幅だけシフトさせる。データ取得部１０はクロックＣＬＫの各タイミングにおける比較データＳ１１を取得する。

クロックＣＬＫのタイミングをスイープさせると、データリンクが確立される図２の実線のタイミング位置を中心とした所定の範囲で、比較データＳ１１は一致を示す値をとり、その範囲を逸脱すると、比較データＳ１１は不一致を示す値となるであろう。つまりアイオープニングが測定される。

実施の形態に係る半導体試験装置１００は、アイオープニングの測定試験を、イコライザ回路２１０のゲインを変化させながら実行する。つまり制御部１６は、
１． 第１デバイス２００のイコライザ回路２１０のゲイン
２． ラッチ回路２３０に供給されるクロックＣＬＫのエッジのタイミング
の２つのパラメータをマトリクス状に変化させる。その結果、比較データＳ１１は、２つのパラメータの組み合わせごとにマトリクス状に取得される。なお、クロックＣＬＫのタイミングとイコライザ回路２１０のゲインの制御は、第１デバイス２００および第２デバイス２２０に実装されるＢＩＳＴ（Built-In Self-Test）機能によって自動的に実行されてもよい。この場合、制御部１６はＢＩＳＴの開始タイミングを制御することになる。

図３は、マトリクス状に取得される比較データ（以下、マトリクス比較データという）をプロットした図である。図３は、横軸がクロックＣＬＫのタイミングを、縦軸がイコライザ回路２１０のゲインを示す。図３にはイコライザ回路２１０のゲインが８段階で切り換えられる場合が示されている。また図３の、「Ｐ」はラッチされたデータＳ９と期待値Ｓ１０との一致を、「Ｆ」はそれらの不一致を示す。図３に示すように、クロックＣＬＫのタイミングとイコライザ回路２１０のゲインを変化させると、データＳ９と期待値Ｓ１０が一致する領域と不一致の領域が、実線で示す境界線ＢＬによって分割される。

ここでイコライザ回路２１０のゲインの線形性が設計値から逸脱すると、マトリクス比較データの境界線ＢＬの形状が変化する。つまりマトリクス比較データを利用することにより、第１デバイス２００のイコライザ回路２１０の性能を検証することができる。検証可能な特性としては、ゲイン、カットオフ周波数などがあげられる。

たとえばマトリクス比較データは、第１デバイス２００の良否判定にも利用できる。判定部１２は、マトリクス比較データにもとづいて、第１デバイス２００の良否を判定する。期待値保持部１４には、判定部１２による良否判定を行う際の判定条件が格納される。判定条件は、図３に示すマトリクスに対応づけて規定されており、たとえば一致領域と不一致領域の境界線ＢＬの期待値を示す期待値データであってもよい。この場合、判定部１２は、測定されたマトリクス比較データと、期待値データとの乖離の程度に応じて、第１デバイス２００の良否を判定できる。

伝送線路１０２の損失は既知であるから、判定条件は、イコライザ回路２１０の設計値を利用してシミュレーションにより計算することができる。シミュレーションによって計算された判定条件に代えて、別の試験によって良品選別された第１デバイス２００についてマトリクス比較データを測定し、測定結果にもとづいて判定条件を決定してもよい。

（２）第２デバイス２２０のイコライジング回路２２４の機能を試験する場合
この場合、第２デバイス２２０がＤＵＴとなり、第１デバイス２００が基準デバイスとなる。制御部１６は第１デバイス２００側のイコライザ回路２１０の機能をオフさせ、あるいは実使用時において標準となるゲインに設定する。そして（１）の場合と同様に、第２デバイス２２０のイコライジング回路２２４のゲインおよびラッチ回路２３０に供給されるクロックＣＬＫのエッジのタイミングをマトリクス状に変化させる。この場合も、図３と同様のマトリクス比較データが取得でき、このデータにもとづいてイコライジング回路２２４の性能を検証し、あるいは第２デバイス２２０の良否を判定することができる。

なお、伝送線路１０２が実使用時と同程度の非常に大きな損失を有する場合、イコライザ回路２１０もしくはイコライジング回路２２４による帯域補正を最大としなければ、ＣＤＲ回路やソースシンクロナス回路によるクロック同期が確立しない場合が想定される。そのような場合は、ハーフレート動作によるループバック試験を行えばよい。クロックおよびデータの同期が可能な程度のデータレートに低下させれば、イコライジング機能をフルレンジで測定することが可能となる。これは、伝送線路損失が線形現象であることを利用した測定である。

実施の形態では、第１デバイス２００と第２デバイス２２０が別デバイスの場合（バックトゥバック）を説明した。第１デバイス２００と第２デバイス２２０を別デバイスとすることにより、特性に優れたサンプルを基準デバイスとして選定することができるという利点がある。つまり、トランスミッタ側のイコライザ回路２１０の特性を検証する場合に、第２デバイス２２０側の性能が悪い場合、イコライザ回路２１０を正確に検証することができなくなるところ、第１デバイス２００と第２デバイス２２０を別サンプルとすれば、この問題を解消できる。

しかしながら、第１デバイス２００と第２デバイス２２０は同一デバイスであってもよい。つまり、ひとつのデバイス内のトランスミッタとレシーバを自己完結的にループ接続しても同様の試験が可能である（ループバック試験）。

続いて、バックトゥバック試験、ループバック試験とは別のアプローチにより、第１デバイス２００のイコライザ回路２１０の機能を検証する技術を説明する。
図４（ａ）、（ｂ）は、イコライジング機能付きドライバ回路の構成例を示す回路図である。数Ｇｂｐｓ以上の高速スイッチングを実現するために、いずれのドライバ回路２０６ａ、２０６ｂも、ＣＭＬ（Current Mode Logic）形式で構成される。図４（ａ）、（ｂ）のドライバ回路２０６ａ、２０６ｂは、図１のドライバ回路２０６およびイコライザ回路２１０をＣＭＬ形式で一体形成したものである。

ＣＭＬ形式は、ハイレベルが電源電圧Ｖｄｄと同電位となるため、原理的にイコライジングによって電源電圧Ｖｄｄより高いピーキング波形を発生させることができない。したがってＤＣゲインを下げることにより相対的にＡＣゲインを高めるディエンファシスを行うのが一般的である。

図４（ａ）のドライバ回路２０６ａは、出力負荷抵抗対Ｒ１、Ｒ２を共通の負荷とするメイン差動アンプＡＭＰ１およびサブ差動アンプＡＭＰ２を備える。メイン差動アンプＡＭＰ１には、差動入力信号Ｓｉｎｐ、Ｓｉｎｎが入力される。遅延回路２０７は、差動入力信号Ｓｉｎｐ、Ｓｉｎｎを１サイクル時間Ｔだけ遅延させる。遅延された入力信号Ｓｉｎｐ’、Ｓｉｎｎ’はサブ差動アンプＡＭＰ２に入力される。

メイン差動アンプＡＭＰ１とサブ差動アンプＡＭＰ２は、出力負荷抵抗対Ｒ１、Ｒ２に対して、逆相で接続されている。図４（ａ）のドライバ回路２０６ａによれば、１サイクル遅れたデータを反転してもとのデータに加算することで、ＤＣゲインを低下させて高域を強調した波形を生成できる。

図４（ａ）のドライバ回路２０６ａでは、イコライザ回路のゲインは、サブ差動アンプＡＭＰ２のテイル電流を切り換えることにより設定できる。

図４（ｂ）のドライバ回路２０６ｂは、出力負荷抵抗対Ｒ３、Ｒ４を負荷とする差動アンプＡＭＰ３を備える。入力差動信号Ｓｉｎｐ、Ｓｉｎｎは、初段に設けられたエミッタフォロア回路２０９によって１Ｖｆ（Ｖｆはバイポーラトランジスタのベースエミッタ間の順方向電圧）だけ低電位側にシフトされ、差動アンプＡＭＰ３に入力される。

低電位側にシフトされた差動入力信号Ｓｉｎｐ’Ｓｉｎｎ’は、直列に設けられたキャパシタＣ１、Ｃ２を含むフィルタ３０１によって直流成分が除去され、交流成分のみがトランジスタＱ１、Ｑ２のベースに供給される。トランジスタＱ１のコレクタは、出力抵抗Ｒ４に接続され、トランジスタＱ２のコレクタは出力抵抗Ｒ３に接続される。図４（ｂ）のドライバ回路２０６では、レベル遷移のタイミングで交流成分がもとの信号に重畳され、高域を強調した波形が生成される。

図４（ｂ）のドライバ回路２０６ｂでは、イコライザ回路のゲインは、トランジスタＱ１、Ｑ２に流れるコレクタ電流Ｉｃ１、Ｉｃ２によって設定される。コレクタ電流Ｉｃ１、Ｉｃ２は、トランジスタＱ１、Ｑ２それぞれをセグメント化して構成し、実効的なトランジスタサイズを変化させたり、トランジスタＱ１、Ｑ２それぞれのエミッタに接続される抵抗Ｒ５、Ｒ６の抵抗値を可変とすることで調節できる。

図４（ａ）、（ｂ）のイコライジング機能を検査する場合、図１の半導体試験装置１００による実動作周波数試験によって交流的な試験を行うことが望ましいが、以下で述べるようにＤＣ試験により簡略的にイコライジング機能の線形性を検証できる。

図５は、図４（ｂ）のドライバ回路２０６ｂの出力電圧の時間波形を示す図である。図５には、イコライジングゲインの異なる４つの波形ｇ１〜ｇ４が示される。イコライジングゲインの量は、ディエンファシスの量であり、つまり定常状態における直流振幅の値と１対１で対応する。図４（ａ）のドライバ回路２０６ａについても同様のことがいえる。

したがって、イコライジング量は、半導体試験装置の電圧計によって、差動出力信号Ｓｏｕｔｐ、Ｓｏｕｔｎの電位を測定することにより間接的に測定することができる。なぜなら、図４（ａ）のサブ差動アンプＡＭＰ２、図４（ｂ）のトランジスタＱ１、Ｑ２は、直流的には可変振幅ドライバにすぎず、ドライバ回路２０６ａ、２０６としてのイコライジング量を決めるのは、ＤＣゲインの大きさである。したがって、電圧計によりＤＣ振幅を測定することによって、イコライジング機能の線形性を試験することができ、実使用時における設定値とイコライジング量の線形性を保証することができる。

図４（ａ）、（ｂ）のメイン差動アンプ側のテイル電流源がプログラマブルに構成される場合、レシーバのラッチ回路２３０のクロックＣＬＫのタイミングを変化させてタイミングマージンを測定する代わりに、あるいはこれと併せて、メイン差動アンプのテイル電流をマトリクス的に変化させることにより、電圧マージンを測定することができる。予め上述のＤＣ試験によってイコライジング量ごとのＤＣ振幅を測定しておけば、ＤＵＴごとに固有のＤＣ出力振幅をセットして、ループバック試験を行うことも可能となる。さらに、メイン差動アンプのテイル電流を低下させていくことにより、実動作時の電圧マージン試験も可能となる。

図６は、メイン差動アンプのテイル電流に対応するＤＣ出力振幅およびラッチ回路２３０に供給されるクロックＣＬＫのタイミングをパラメータとして取得したマトリクス比較データを示す図である。同図の「Ｘ」は、図３の「Ｐ」に対応する。この試験方法を用いれば、図６のような砂時計型のＳＨＭＯＯプロットを得ることも可能となる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

実施の形態では、第１デバイス２００と第２デバイス２２０が差動シリアル信号で通信を行う場合を説明したが、シングルエンド信号であってもよい。さらに本発明は電圧信号、電流信号などの電気信号の他、光信号にも適用することができる。

第２デバイス２２０の変形例を説明する。図７は、レシーバを備える第２デバイスの変形例を示す回路図である。変形例に係る第２デバイス２２０ａは、フィードバックによってイコライジング量を補正する機能を有する。第２デバイス２２０ａは、ＰＲＢＳ発生回路２２２、判定帰還型等化器２２４ａ、イコライジング制御回路２２６ａ、レシーバ回路２２８ａ、ラッチ回路２３０、クロックフェーズシフタ２３２、デシリアライザ回路２３４、期待値比較回路２３６、加算器２３８を備える。

レシーバ回路２２８ａは、差動シリアル信号Ｓ５を受け、シングルエンドの受信信号Ｓ２０に変換する。判定帰還型等化器２２４ａは時間とともに電圧レベルが変化するアナログの補正信号Ｓ２１を生成する。加算器２３８は、受信信号Ｓ２０から補正信号Ｓ２１をアナログ的に減算し、イコライジングされた受信信号Ｓ２２を生成する。ラッチ回路２３０は、クロックフェーズシフタ２３２により生成されるクロックＣＬＫを利用して信号Ｓ２２をラッチする。

判定帰還型等化器２２４ａは、ラッチされたデータＳ２３を利用して補正信号Ｓ２１を生成する。イコライジング制御回路２２６ａは、判定帰還型等化器２２４ａを制御し、補正信号Ｓ２１を調節する。ラッチ回路２３０以降の処理は、図１のそれと同様である。

図８は、図７の判定帰還型等化器２２４ａの詳細な構成を示すブロック図である。判定帰還型等化器２２４ａは、シフトレジスタ２４０、符号制御回路２４２、重み付け演算回路２４４、波形加算回路２４６を含む。

シフトレジスタ２４０は、ラッチ回路２３０によりラッチされたデータＳ２３を受け、クロックＣＬＫごとに１ビットづつ時間的にシフトさせていく。シフトレジスタ２４０はカスケード接続された複数のフリップフロップＦＦを含んでも良い。１段目のフリップフロップの出力をカーソル信号ＣＳＲ１、２段目以降のフリップフロップの出力をプリカーソル信号ＣＳＲ２〜ＣＳＲｎという。

各フリップフロップＦＦから出力されるカーソル信号ＣＳＲ１、プリカーソル信号ＣＳＲ２〜ＣＳＲｎは、符号制御回路２４２へと出力される。符号制御回路２４２は、カーソル信号およびプリカーソル信号をそれぞれ独立に、反転し、もしくは非反転のまま出力する。符号制御回路２４２の反転処理の有無は、イコライジング制御回路２２６ａにより制御される。

重み付け演算回路２４４は、符号制御回路２４２から出力される複数のデータごとに設けられた可変増幅器を含む。各可変増幅器は、入力された信号に所定の係数をアナログ的に乗算して出力する。各可変増幅器の係数は、イコライジング制御回路２２６により制御される。波形加算回路２４６は、重み付け演算回路２４４から出力される複数のアナログ信号Ｓｃ１〜Ｓｃｎを加算合成し、補正信号Ｓ２１として出力する。

以上が変形例に係るの第２デバイス２２０ａの構成である。図９は、図８の判定帰還型等化器２２４ａの動作を示すタイムチャートである。図９のタイムチャートは、シフトレジスタ２４０がｎ＝６段のフリップフロップを含む場合を示す。重み付け演算回路２４４の可変利得増幅器の利得（係数）を変化させることにより、信号Ｓｃ１〜Ｓｃ６それぞれの波形が独立に制御され、合成波形である補正信号Ｓ２１の形状を任意に制御できる。補正信号Ｓ２１の波形を、伝送損失に応じて適切に設定することにより、波形再生を行うことができる。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

本発明は、半導体試験技術に利用できる。

Claims (10)

1. 信号を送信するトランスミッタを備える第１デバイスと、前記トランスミッタから送信される信号を受信するレシーバを備える第２デバイスを接続し、前記第１デバイスを被試験デバイスとして試験を行う方法であって、
   前記トランスミッタは、送信する前記信号の波形を整形するイコライザ回路を含み、
   前記レシーバは、受信した前記信号に応じたデータをタイミング可変のクロックを用いてラッチするラッチ回路を含み、
   当該試験方法は、前記レシーバに含まれるイコライザ回路の機能をオフさせ、または実使用時において標準となるゲインに設定した状態において、
   前記トランスミッタからパターンシーケンスに応じた信号を出力するステップと、
   前記ラッチ回路により前記信号に応じたデータを前記クロックのエッジでラッチするステップと、
   前記ラッチ回路によりラッチされたデータを、前記パターンシーケンスに応じた期待値と比較するステップと、
   を、前記トランスミッタの前記イコライザ回路のパラメータおよび前記ラッチ回路に供給されるクロックのエッジのタイミングをマトリクス状に変化させて実行することを特徴とする試験方法。
2. マトリクス状に取得された比較結果を示す比較データにもとづいて、前記第１デバイスの良否を判定するステップをさらに備えることを特徴とする請求項１に記載の試験方法。
3. 前記判定するステップは、マトリクスと対応づけて規定される判定条件にもとづくことを特徴とする請求項２に記載の試験方法。
4. 信号を送信するトランスミッタを備える第１デバイスと、前記トランスミッタから送信される信号を受信するレシーバを備える第２デバイスを接続し、前記第１デバイスを被試験デバイスとして試験を行う試験装置であって、
   前記トランスミッタは、送信する前記信号の波形を整形するイコライザ回路を含み、
   前記レシーバは、受信した前記信号に応じたデータをタイミング可変のクロックを用いてラッチするラッチ回路を含み、
   当該試験装置は、
   前記第１デバイスと前記第２デバイスが装着されるソケットボードと、
   前記ソケットボード上に形成され、前記第１デバイスと前記第２デバイスを接続する伝送線路と、
   前記第１、第２デバイスの動作を制御し、前記トランスミッタからパターンシーケンスに応じた信号を出力させた状態で、前記ラッチ回路に前記信号に応じたデータをラッチさせる制御部と、
   前記第２デバイスから、ラッチされたデータと前記パターンシーケンスに応じた期待値との比較結果を示す比較データを取得するデータ取得部と、
   を備え、
   前記制御部は、前記レシーバに含まれるイコライザ回路の機能をオフさせ、または実使用時において標準となるゲインに設定した状態において、前記トランスミッタの前記イコライザ回路のパラメータおよび前記ラッチ回路に供給されるクロックのエッジのタイミングをマトリクス状に変化させることを特徴とする試験装置。
5. マトリクス状に取得された前記比較データにもとづいて、前記第１デバイスの良否を判定する判定部と、
   前記判定部が良否判定の際に参照すべき判定条件としてマトリクスと対応づけて規定される期待値データを保持する期待値保持部と、
   をさらに備えることを特徴とする請求項４に記載の試験装置。
6. 信号を送信するトランスミッタを備える第１デバイスと、前記トランスミッタから送信される信号を受信するレシーバを備える第２デバイスを接続し、前記第２デバイスを被試験デバイスとして試験を行う方法であって、
   前記レシーバは、受信した前記信号の波形を整形するイコライジング回路と、受信した前記信号に応じたデータをタイミング可変のクロックを用いてラッチするラッチ回路と、を含み、
   当該試験方法は、前記トランスミッタに含まれるイコライザ回路の機能をオフさせ、あるいは実使用時において標準となるゲインに設定した状態で、
   前記トランスミッタからパターンシーケンスに応じた信号を出力するステップと、
   前記信号に応じたデータを前記ラッチ回路により前記クロックのエッジでラッチするステップと、
   前記ラッチ回路によりラッチされたデータを、前記パターンシーケンスに応じた期待値と比較するステップと、
   を、前記レシーバの前記イコライジング回路のパラメータおよび前記ラッチ回路に供給されるクロックのエッジのタイミングをマトリクス状に変化させて実行することを特徴とする試験方法。
7. マトリクス状に取得された比較結果を示す比較データにもとづいて、前記第２デバイスの良否を判定するステップをさらに備えることを特徴とする請求項６に記載の試験方法。
8. 前記判定するステップは、マトリクスと対応づけて規定される判定条件にもとづくことを特徴とする請求項７に記載の試験方法。
9. 信号を送信するトランスミッタを備える第１デバイスと、前記トランスミッタから送信される信号を受信するレシーバを備える第２デバイスを接続し、前記第２デバイスを被試験デバイスとして試験を行う試験装置であって、
   前記レシーバは、受信した前記信号の波形を整形するイコライジング回路と、受信した前記信号に応じたデータをタイミング可変のクロックを用いてラッチするラッチ回路と、を含み、
   当該試験装置は、
   前記第１デバイスと前記第２デバイスが装着されるソケットボードと、
   前記ソケットボード上に形成され、前記第１デバイスと前記第２デバイスを接続する伝送線路と、
   前記第１、第２デバイスの動作を制御し、前記トランスミッタからパターンシーケンスに応じた信号を出力させた状態で、前記ラッチ回路に前記信号に応じたデータをラッチさせる制御部と、
   前記第２デバイスから、ラッチされたデータと前記パターンシーケンスに応じた期待値との比較結果を示す比較データを取得するデータ取得部と、
   を備え、
   前記制御部は、前記トランスミッタに含まれるイコライザ回路の機能をオフさせ、または実使用時において標準となるゲインに設定した状態において、前記レシーバの前記イコライジング回路のパラメータおよび前記ラッチ回路に供給されるクロックのエッジのタイミングをマトリクス状に変化させることを特徴とする試験装置。
10. マトリクス状に取得された前記比較データにもとづいて、前記第２デバイスの良否を判定する判定部と、
    前記判定部が良否判定の際に参照すべき判定条件として、マトリクスと対応づけて規定される期待値データを保持する期待値保持部と、
    をさらに備えることを特徴とする請求項９に記載の試験装置。

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