WO2005013573A1 - 試験方法、通信デバイス、及び試験システム - Google Patents

試験方法、通信デバイス、及び試験システム Download PDF

Info

Publication number
WO2005013573A1
WO2005013573A1 PCT/JP2004/010963 JP2004010963W WO2005013573A1 WO 2005013573 A1 WO2005013573 A1 WO 2005013573A1 JP 2004010963 W JP2004010963 W JP 2004010963W WO 2005013573 A1 WO2005013573 A1 WO 2005013573A1
Authority
WO
WIPO (PCT)
Prior art keywords
unit
test signal
delay
expected value
comparison result
Prior art date
Application number
PCT/JP2004/010963
Other languages
English (en)
French (fr)
Inventor
Daisuke Watanabe
Original Assignee
Advantest Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corporation filed Critical Advantest Corporation
Priority to KR1020067002459A priority Critical patent/KR101103094B1/ko
Priority to EP04748124A priority patent/EP1667389A1/en
Priority to JP2005512533A priority patent/JP4388931B2/ja
Publication of WO2005013573A1 publication Critical patent/WO2005013573A1/ja
Priority to US11/335,906 priority patent/US7477684B2/en

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G01R31/31937—Timing aspects, e.g. measuring propagation delay
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3016—Delay or race condition test, e.g. race hazard test
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/24—Testing correct operation

Definitions

  • Test method communication device, and test system
  • the present invention relates to a test method, a communication device, and a test system.
  • the present invention relates to a test method for testing a communication device at an actual operating frequency.
  • test method of detecting a bit error in signal transmission using a test signal generator and an expected value comparator built in a communication device to determine the quality of the communication device.
  • the transmitting communication device generates a test signal and transmits it to the receiving communication device, and the receiving communication device compares the test signal transmitted from the transmitting communication device with an expected value. Then, the quality of the communication device on the transmitting side or the receiving side is determined. Since the existence of prior art documents is not recognized at this time, the description of the prior art documents is omitted.
  • the communication device on the receiving side compares the test signal transmitted from the communication device on the transmitting side with an expected value at substantially the center of the unit interval, which is the period of the data unit of the test signal. , A bit error is detected from the comparison result. Therefore, the element of the jitter characteristic is not considered in the criterion of the bit error. Therefore, a bit error cannot be accurately detected in a communication device in which a bit error occurs due to a slight disturbance element, and it has been difficult to perform a highly accurate test.
  • an object of the present invention is to provide a test method, a communication device, and a test system that can solve the above problems. This object is achieved by a combination of the features described in the independent claims.
  • the dependent claims define further advantageous embodiments of the present invention.
  • a test method for testing a communication device comprising: A reference clock generating step for generating a lock, a test signal generating step for generating a test signal based on the reference clock, a transmitting step in which the transmitting section transmits the test signal generated in the test signal generating step, and a transmitting step.
  • the receiving unit receives the test signal transmitted by the transmitting unit, and in the receiving stage, the expected value of the test signal to be received by the receiving unit is generated based on the reference clock.
  • the delay time when the test signal delayed in the delay stage matches the expected value generated in the expected value generation stage And a determining step of determining the acceptability of the receiving unit or the transmitting unit based on the range of the delay time detected in the detecting step.
  • the repetition step includes a step of changing a delay time of the delay of the test signal in the delay step every predetermined time
  • the comparing step includes sequentially comparing a plurality of data units included in the test signal with an expected value within a predetermined time.
  • the comparison result storing step includes a step of, when at least one of the plurality of data units does not match the expected value, indicating that the test signal received by the receiving unit in the receiving step does not match the expected value. May be stored.
  • the repetition step may include a step of changing a delay time of the delay in the delay step within a range equal to or longer than a period of a data unit included in the test signal generated in the test signal generation step.
  • the judging step may include a step of judging the quality of the receiving unit or the transmitting unit based on whether or not the range of the delay time detected in the detecting step is equal to or greater than a predetermined value.
  • the communication device includes a plurality of receiving units or a plurality of transmitting units, and the detecting step includes a plurality of receiving units or a plurality of transmitting units based on a comparison result of each of the plurality of receiving units or the plurality of transmitting units for each delay time. Delay in all of the departments
  • the method may further include detecting a delay time range in which the test signal delayed in the step and the expected value generated in the expected value generating step match.
  • a test method for testing a communication device comprising: a reference clock generation step of generating a reference clock; and a delay clock of delaying the reference clock to generate a delay clock.
  • the receiving unit compares the test signal received in the receiving stage with the expected value generated in the expected value generating stage, and outputs a comparison result indicating whether or not they match, and a delayed clock generating stage.
  • the reference signal power is stored in the comparison result storage step in which the comparison result is stored in the comparison step in association with the delayed delay time, and the test signal generation is performed while changing the delay time of the reference clock delay in the delay clock generation step.
  • the step, the transmission step, the reception step, the comparison step, and the comparison result storage step are repeated, and the comparison result is stored for each delay time, and based on the comparison result for each delay time stored in the iteration step.
  • a detection stage for detecting a range of delay time in which the test signal received by the receiving unit in the reception stage matches an expected value generated in the expected value generation stage, and a range of the delay time detected in the detection stage. And determining whether the receiving unit or the transmitting unit is good or bad based on
  • a communication device comprising: a receiving unit that receives a test signal generated based on a reference clock; and a receiver that delays the reference clock while sequentially changing a delay time.
  • a variable delay section for generating a delay clock, a test signal delay section for delaying a test signal received by the reception section based on the delay clock generated by the variable delay section, and an expectation of a test signal to be received by the reception section.
  • the expected value generator that generates the value based on the reference clock and the test signal delayed by the test signal delay unit are sequentially compared with the expected value generated by the expected value generator, and a comparison result indicating whether or not they match And an expected value comparison unit for sequentially outputting the values.
  • a variable delay system that changes the delay time of a reference clock by a variable delay unit at predetermined time intervals
  • the control unit and the expected value comparing unit hold the comparison results sequentially output at predetermined time intervals, and the expected value comparing unit displays at least one comparison result indicating that the test signal does not match the expected value within the predetermined time period.
  • the apparatus may further include a comparison result holding unit that outputs a comparison result indicating that the test signal does not match the expected value when the two are output.
  • the communication device may further include an eye opening detection unit for detecting, and a quality judgment unit for judging the quality of the communication device based on a range of the delay time detected by the eye opening detection unit.
  • the variable delay unit may have a variable range that is equal to or longer than the period of the data unit included in the test signal received by the receiving unit.
  • a reference clock generator for generating a reference clock
  • a test signal generator for generating a test signal based on the reference clock generated by the reference clock generator
  • a test signal generator electrically connected to the receiver.
  • a transmission unit for transmitting the test signal to the reception unit may be further provided.
  • a communication device comprising: a variable delay unit that generates a delay clock by delaying a reference clock while sequentially changing a delay time; and a test based on the delay clock.
  • a test signal generator for generating a signal, a transmitter for transmitting the test signal generated by the test signal generator, a receiver electrically connected to the transmitter for receiving the test signal transmitted by the transmitter,
  • the expected value generator which generates the expected value of the test signal to be received by the receiver based on the reference clock, and the test signal received by the receiver are sequentially compared with the expected value generated by the expected value generator.
  • an expected value comparison unit for sequentially outputting a comparison result indicating whether or not to perform the comparison.
  • a test system for testing a transmission unit that transmits a test signal generated based on a reference clock, wherein the reception unit receives the test signal transmitted by the transmission unit.
  • a variable delay unit that generates a delay clock by delaying the reference clock while sequentially changing the delay time, and delays the test signal received by the reception unit based on the delay clock generated by the variable delay unit.
  • a test signal delay unit for causing a receiving unit to generate an expected value of a test signal to be received based on a reference clock;
  • An expected value comparing unit that sequentially compares the test signal delayed by the delay unit with the expected value generated by the expected value generating unit and sequentially outputs a comparison result indicating whether or not the reference signal matches, and a reference clock by the variable delay unit.
  • a variable delay control unit that changes the delay time of the test signal at predetermined time intervals and a comparison result sequentially output by the expected value comparison unit are held at predetermined time intervals to check that the test signal does not match the expected value within the predetermined time period.
  • the comparison result indicates that the test signal does not match the expected value.
  • the comparison result holding unit and each delay time output by the comparison result holding unit Based on the comparison result, an eye opening degree detection unit that detects a range of delay time in which the test signal delayed by the test signal delay unit and the expected value generated by the expected value generation unit match, and an eye opening degree detection Part detected Based on the range of the extended time, Ru and an acceptability judging section for performing quality determination of the transmission unit.
  • a reception unit having a reception unit, an expected value comparison unit, an expected value generation unit, and a comparison result holding unit may be further provided, and the reception unit may be detachably provided to the test system.
  • the test method of the present invention by comparing the test signal with an expected value while changing the delay time of the test signal, it is possible to detect the eye opening degree in consideration of the influence of the jitter characteristic.
  • the quality of the communication device can be accurately determined based on the eye opening degree.
  • FIG. 1 is a diagram showing an example of a configuration of a test system 10.
  • FIG. 2 is a diagram showing an example of a method for detecting an eye opening degree.
  • FIG. 3 is a diagram illustrating an example of a communication device test method using the test system 10.
  • FIG. 4 is a diagram showing an example of a configuration of a communication device having a plurality of receiving units 40.
  • FIG. 5 is a diagram showing an example of a configuration of a comparison result storage unit 220.
  • FIG. 6 is a diagram showing an example of a configuration of a test system 60.
  • FIG. 7 is a diagram showing an example of a configuration of a test system 70. Explanation of symbol ⁇
  • FIG. 1 shows an example of the configuration of a test system 10 according to the first embodiment of the present invention.
  • the test system 10 according to the present embodiment performs a signal transmission test on the communication device including the transmission unit 30 and / or the reception unit 40 at the actual operation frequency, thereby obtaining an eye at the actual operation frequency of the communication device.
  • An object of the present invention is to detect the opening degree in a pseudo manner and to judge the quality of a communication device.
  • the test system 10 includes a transmission unit 30 that generates and transmits a test signal, a reception unit 40 that receives the test signal transmitted by the transmission unit 30 and compares the test signal with an expected value, a transmission unit 30 and a reception unit A test controller 20 for controlling a test operation by the unit 40.
  • the transmission unit 30 and the reception unit 40 may be provided on one communication device and may be electrically connected by a so-called loop-back connection, or may be provided on different communication devices, respectively, and may be electrically connected between the communication devices. May be connected.
  • the test control device 20 includes a reference clock generator 200 and a control signal transmitter 210.
  • the reference clock generator 200 generates a reference clock and supplies it to the transmitting unit 30 and the receiving unit 40.
  • the reference clock generator 200 generates a reference clock having the actual operating frequency of the transmitting unit 30 and the receiving unit 40.
  • the reference clock generator 200 includes, for example, a crystal oscillator or a signal generator prepared on a performance board, An oscillation circuit built into the system 10.
  • the reference clock generation unit 200 may be provided on a communication device provided with the transmission unit 30 and / or the reception unit 40, and the test control device 20 may be provided with the reference clock generation unit 200 provided on the communication device. May be controlled, for example, the frequency of the reference clock at which the error occurs.
  • the control signal transmission unit 210 generates a control signal that instructs the transmission unit 30 to transmit a test signal, and transmits the control signal to the transmission unit 30.
  • control signal transmitting section 210 transmits a control signal having a logical value of 1 during a test operation, and transmits a control signal having a logical value of 0 during a non-test operation in which normal operation is performed.
  • the transmission unit 30 includes a test signal generator 300, an AND circuit 310, an OR circuit 320, and a driver 330.
  • the test signal generator 300 generates a test signal based on the reference clock generated by the reference clock generator 200, and outputs the test signal to the AND circuit 310.
  • the test signal generation unit 300 is a pattern generation polynomial circuit such as a PRBS (Pseudo Random Bit Stream or Sequences) generator such as an LFSR (Linear Feedback Shift Register).
  • the AND circuit 310 performs an AND operation on the control signal transmitted from the control signal transmission unit 210 and the test signal generated by the test signal generation unit 300, and outputs the result to the OR circuit 320. That is, during the test operation in which the control signal has the logical value 1, the AND circuit 310 outputs the test signal generated by the test signal generation unit 300 to the OR circuit 320. On the other hand, during the non-test operation in which the control signal has the logical value 0, the AND circuit 310 always outputs the logical value 0 to the OR circuit 320. Then, the OR circuit 320 performs an OR operation on the transmission signal generated inside the transmission unit 30 and the output of the AND circuit 310 during the non-test operation, and outputs the result to the driver 330.
  • the OR circuit 320 outputs the test signal output from the AND circuit 310 to the driver 330.
  • the OR circuit 320 outputs the transmission signal generated inside the transmission unit 30 to the driver 330.
  • the driver 330 is an example of the transmitting unit of the present invention, and transmits the transmission signal or the test signal received from the OR circuit 320 to the receiving unit 40.
  • the receiving unit 40 includes a receiver 400, a variable delay control unit 410, a variable delay unit 420, a test signal delay unit 430, an expected value generation unit 440, an expected value comparison unit 450, and a comparison result holding unit 460.
  • the receiver 400 is an example of the receiving unit of the present invention, and is transmitted by the driver 330. Receive a transmission signal or a test signal.
  • the variable delay control unit 410 controls the delay time of the reference clock by the variable delay unit 420.
  • the variable delay control unit 410 may change and set the delay time every time there is an instruction from the test control device 20 or every predetermined time.
  • variable delay unit 420 is, for example, a variable delay circuit, and generates a delay clock by delaying the reference clock received from the reference clock generation unit 200 based on the control of the variable delay control unit 410. It is desirable that variable delay section 420 has a variable range that is equal to or longer than the unit interval that is the cycle of the data unit included in the test signal.
  • the test signal delay unit 430 is, for example, a flip-flop circuit.
  • the test signal delay unit 430 delays the test signal received by the receiver 400 based on the delay clock generated by the variable delay unit 420, and outputs the test signal to the expected value comparison unit 450.
  • the expected value generating section 440 generates an expected value of the test signal to be received by the receiver 400 based on the reference clock generated by the reference clock generating section 200, and outputs the generated expected value to the expected value comparing section 450.
  • the expected value comparing section 450 sequentially compares the test signal output from the test signal delay section 430 with the expected value generated by the expected value generating section 440, and compares the comparison result indicating whether or not they match with the comparison result holding section 460. Are output sequentially.
  • the expected value comparing section 450 is an exclusive OR circuit that outputs an exclusive OR of the test signal and the expected value.
  • the comparison result holding unit 460 holds the comparison result of the test signal and the expected value sequentially output by the expected value comparison unit 450 at predetermined time intervals, and confirms that the test signal does not match the expected value within the predetermined time period.
  • the expected value comparing section 450 outputs at least one of the indicated comparison results, the comparison result indicating that the test signal does not match the expected value is output and supplied to the comparison result storage section 220.
  • the test control device 20 further includes a comparison result storage unit 220, an eye opening degree detection unit 230, and a pass / fail determination unit 240.
  • the comparison result storage unit 220 stores the result of the comparison between the test signal and the expected value by the expected value comparison unit 450 in association with the delay time of the test signal.
  • the eye opening degree detection unit 230 is configured to determine a delay between the delayed test signal and the expected value based on the comparison result between the delayed test signal and the expected value for each delay time stored in the comparison result storage unit 220. The time range is detected as the eye opening degree. When a plurality of eye openings are detected, the eye opening detection unit 230 may use the narrowest eye opening among the plurality of eye openings as the detection result.
  • the pass / fail judgment unit 240 includes an eye opening degree detection unit 23 Based on the eye opening detected by 0, pass / fail judgment of at least one of the transmitting unit 30 and the receiving unit 40 is performed. Specifically, the pass / fail determination unit 240 performs pass / fail determination based on whether or not the eye opening degree is equal to or greater than a predetermined value.
  • the variable delay unit 420 supplies the delay clock to the test signal delay unit 430.
  • the variable delay unit 420 supplies the delay clock to the expected value generation unit 440 and outputs the expected value.
  • the generator 440 may generate the expected value based on the delayed clock.
  • a flip-flop circuit is arranged between the expected value generating section 440 and the expected value comparing section 450, and the variable delay section 420 supplies a delayed clock to the flip-flop circuit, and the expected value generated by the expected value generating section 440 is generated. May be delayed by the flip-flop circuit based on the delay clock and supplied to the expected value comparing section 450.
  • the communication device including the transmission unit 30 or the reception unit 40 may include each component included in the test control device 20 and have a self-diagnosis (BIST) function.
  • the test system 10 of the present embodiment by comparing the test signal with the expected value while changing the delay time of the test signal, the eye opening degree in which the influence of the jitter characteristic is considered is detected. can do. In this way, since the test can be performed in consideration of the jitter characteristics, it is possible to obtain more accurate test results such as detecting a communication device in which a bit error occurs due to a slight disturbance element as a defect. .
  • the logic circuits of the transmission unit 30 and the reception unit 40 can be operated at the actual operating frequency, so that a so-called at-speed test is realized using an existing IC tester. can do.
  • the communication device having the transmission unit 30 and the reception unit 40 is a device under test, and is detachably attached to a test head of the test apparatus including the test control device 20.
  • the receiving unit 40 including the test signal delay unit 430, the expected value comparison unit 450, and the comparison result holding unit 460 that needs to operate at high speed is provided detachably with respect to the test system 10. Therefore, the test control device 20 can exhibit desired functions if it can operate at a relatively low speed, so that the test control device 20 can be manufactured and provided at low cost.
  • FIG. 2 shows an example of a method for detecting an eye opening degree according to the present embodiment.
  • Figure 2 (a) shows the 5 shows an example of an eye 'diagram in which a plurality of test signals received by the server 400 are superimposed.
  • the receiver 400 receives a test signal generated by the test signal generator 300 in the transmission unit 30 and transmitted by the driver 330, in which jitter components caused by various disturbance elements are superimposed.
  • FIG. 2 (b) shows an example of a clock sweep of the delay clock generated by the variable delay section 420.
  • the test signal delay unit 430 delays the test signal received by the receiver 400 based on the delay clock sequentially generated by the variable delay unit 420 while changing the delay time, and supplies the delayed test signal to the expected value comparison unit 450.
  • the test signal and the expected value are compared at a plurality of different timings in a plurality of data units included in the test signal.
  • the variable delay section 420 has a resolution obtained by dividing the unit interval 500 by several tens, and makes the comparison between the test signal and the expected value several tens of times in one unit interval 500. Specifically, when the unit interval 500 is 500 ps, it is desirable that the variable delay section 420 has a resolution of about 10 ps.
  • FIG. 2 (c) shows an example of the relationship between the variable delay section set delay time and the comparison result of the expected value comparison section 450.
  • the comparison result storage unit 220 stores the comparison result of the expected value comparison unit 450 in association with the variable delay unit set delay time, which is the delay time of the variable delay unit 420.
  • a comparison result by the expected value comparison unit 450 of a timing at which the test signal does not match the expected value is ERROR, and the test signal and the expected value
  • NO ERROR The result of the comparison by the expected value comparison unit 450 at the timing of the match is expressed as NO ERROR.
  • the eye opening degree detection unit 230 tests the range of the delay time where the test signal and the expected value match (NO ERROR), that is, the jitter component.
  • the range of delay time that does not affect signal transmission is detected as eye opening 520.
  • test system 10 of the present embodiment by changing the delay time of the reference clock by the variable delay unit 420, a plurality of different timings in the data unit including the test signal are simulated.
  • the test signal can be compared with the expected value, so that the aperture 520 of the test signal can be accurately specified.
  • transmission based on eye opening 520 By performing the pass / fail determination of the communication device including the communication unit 30 or the reception unit 40, it is possible to accurately detect a failure of the communication device in which a bit error occurs due to a small disturbance element.
  • FIG. 3 shows an example of a communication device test method by the test system 10 according to the present embodiment.
  • the control signal transmission unit 210 transmits a control signal to the transmission unit 30 that transmits a test signal from the transmission unit 30 (S300).
  • the reference clock generation section 200 generates a reference clock and supplies it to the transmission unit 30 and the reception unit 40 (S305).
  • the test control device 20 sets a delay time in the variable delay control unit 410 included in the receiving unit 40 (S310).
  • the test signal generator 300 when the test signal generator 300 receives the reference clock from the reference clock generator 200, it generates a test signal based on the reference clock (S315). Then, the driver 330 transmits the test signal generated by the test signal generator 300 in S315 to the receiving unit 40 (S320).
  • the expected value generator 440 upon receiving the reference clock from the reference clock generator 200, the expected value generator 440 generates the expected value of the test signal to be received by the receiver 400 in S335 based on the reference clock. (S325). Further, the variable delay control unit 410 controls the variable delay unit 420 based on the delay time set by the test control device 20, and the variable delay unit 420 generates a delay clock obtained by delaying the reference clock (S330). ). Then, the receiver 400 receives the test signal transmitted by the driver 330 in S320 (S335). Then, based on the delay clock generated by variable delay section 420, test signal delay section 430 delays the test signal received by receiver 400 in S335 with respect to the reference clock (S340).
  • the expected value comparing section 450 compares the test signal delayed in S340 with the expected value generated in S325, and outputs a comparison result indicating whether or not they match (S345). Then, the comparison result holding unit 460 holds the comparison result by the expected value comparison unit 450 (S350).
  • the comparison result holding unit 460 determines whether at least one of the plurality of data units is included in the comparison result between the repeatedly performed test signal and the expected value. If the comparison results indicate a mismatch, a comparison result indicating that the test signal and the expected value do not match is output. If all the comparison results indicate a match, the test signal and the expected value match. The comparison result indicating the match is output (S360).
  • the comparison result storage unit 220 stores the comparison result output from the comparison result holding unit 460 in S360 in association with the delay time in which the test signal was delayed in S340. (S370). Then, the test control device 20 determines whether or not the change of the delay time set in the variable delay control unit 410 within the predetermined range has been completed (S375). If the change of the delay time within the predetermined range has not been completed (S375-NO), the test control device 20 sets a new delay time in the variable delay control unit 410 and performs the test using the variable delay unit 420. Change the signal delay time and repeat S310-S370.
  • the comparison result storage unit 220 stores The comparison result is stored for each.
  • the eye opening degree detection unit 230 performs the processing based on the comparison result for each delay time stored in the comparison result storage unit 220.
  • a range of delay time in which the test signal delayed in S340 and the expected value generated in S325 match is detected as the eye opening (S380).
  • the pass / fail judgment unit 240 judges pass / fail of the communication device including the driver 330 or the receiver 400 based on whether or not the eye opening detected in S380 is equal to or larger than a predetermined specified value ( S385).
  • the test signal is compared with the expected value a plurality of times while keeping the delay time of the test signal constant, and the test signal is kept constant after further changing the delay time.
  • FIG. 4 shows an example of a configuration of a communication device having a plurality of receiving units 40 according to the present embodiment.
  • FIG. 5 shows an example of the configuration of the comparison result storage unit 220 according to the present embodiment.
  • the test system 10 may include a plurality of transmitting units 30 or a plurality of receiving units 40. That is, the test system 10 may test a communication device having a plurality of transmission units 30 or a plurality of reception units 40.
  • Each of the plurality of transmitting units 30 and the plurality of receiving units 40 has the same configuration and function as the transmitting unit 30 and the receiving unit 40 shown in FIGS.
  • the comparison result storage unit 220 stores the force of each of the plurality of comparison result holding units 460 included in the plurality of reception units 40 in association with the delay time for delaying the test signal.
  • the comparison result between the signal and the expected value is stored.
  • the eye opening degree detection unit 230 calculates the comparison result for each delay time for the plurality of drivers 330 included in the plurality of transmission units 30 or the plurality of receivers 400 included in the plurality of reception units 40, respectively. In all of the plurality of drivers 330 or the plurality of receivers 400, the range of the delay time at which the test signal delayed in S340 and the expected value match is detected as the eye opening degree.
  • the pass / fail determination unit 240 determines whether the eye opening degree detected by the eye opening degree detection unit 230 is equal to or greater than a predetermined value, based on whether or not the plurality of transmission units 30 or The quality of a communication device having a plurality of receiving units 40 is determined.
  • the comparison result storage unit 220 stores a test for each of the channels of the plurality of drivers 330 or the plurality of receivers 400 by the test signal delay unit 430 for each delay time.
  • the comparison result between the signal and the expected value is stored.
  • the variable delay control unit 410 sets a delay time every 10 ps from Ops, and repeats S310-S370 to perform the monitoring.
  • Channel 1 indicates that the comparison results do not match up to a delay time of 0 to 80 ps
  • channel 2 indicates that the comparison results do not match up to a delay time of 0 to 20 ps
  • channel 3 indicates a delay time of 0. — Indicates that the comparison result is inconsistent up to 40ps.
  • the eye opening degree detection unit 230 stores the comparison result in the comparison result storage unit 220. Based on the comparison result, 90 ps, which is the minimum delay time at which the comparison result shows a match in all channels, is detected as one end of the eye opening 520.
  • the test method according to the present embodiment in the test of the communication device including the plurality of transmission units 30 or the plurality of reception units 40, all of the plurality of channels operate normally.
  • the obtained eye opening 520 can be accurately detected. Therefore, the quality of the communication device including the plurality of transmission units 30 or the plurality of reception units 40 can be accurately determined.
  • FIG. 6 shows an example of the configuration of a test system 60 according to the second embodiment of the present invention.
  • the test signal generated based on the reference clock in the transmission unit 30 is delayed in the reception unit 40 based on the delay clock, and compared with an expected value generated based on the reference clock.
  • the eye opening of the test signal is detected, but in the test system 60 of the second embodiment, the test signal in which the test signal is generated in the transmission unit 62 based on the delay clock is transmitted in the reception unit 64.
  • the eye opening of the test signal is detected by comparing with the expected value generated based on the reference clock.
  • the test system 60 of the second embodiment has the same configuration and functions as the test system 10 of the first embodiment, and a description thereof will be omitted.
  • the transmission unit 62 has a variable delay control unit 340 and a variable delay unit 350 in addition to the configuration of the transmission unit 30 of the first embodiment.
  • the variable delay control unit 340 controls the delay time of the reference clock by the variable delay unit 350.
  • the variable delay control unit 340 may change and set the delay time every time there is an instruction from the test control device 20 or every predetermined time.
  • the variable delay section 350 is, for example, a variable delay circuit, and delays the reference clock received from the reference clock generation section 200 based on the control of the variable delay control section 340 to generate a delay clock. It is desirable that variable delay section 350 has a variable range equal to or longer than the unit interval of the data unit included in the test signal.
  • test signal generating section 300 generates a test signal based on the delayed clock output from variable delay section 350.
  • the test signal is generated, the test signal is transmitted, the test signal is received, the test signal is compared with the expected value, and the ratio is calculated.
  • the test control device 66 can detect the eye opening degree in which the influence of the jitter characteristic is taken into consideration, similarly to the test control device 20 of the first embodiment.
  • test signal generation section 300 generates a test signal based on the delay clock generated by variable delay section 350, but in other examples, test signal generation section 300 and driver 330
  • the delay clock generated by the variable delay unit 350 is supplied to the flip-flop circuit, and the test signal generated by the test signal generation unit 300 based on the reference clock is supplied to the flip-flop circuit by the delay clock. May be supplied to the driver 330 with a delay based on the
  • the communication device having the transmission unit 62 and the reception unit 64 is a device under test, and is detachably attached to the test head of the test apparatus including the test control device 66.
  • the receiving unit 64 having the expected value comparing unit 450 and the comparison result holding unit 460 that need to operate at high speed is provided detachably with respect to the test system 60. Therefore, the test control device 66 can exhibit desired functions if it can operate at a relatively low speed, so that the test control device 66 can be manufactured and provided at low cost.
  • FIG. 7 shows an example of a configuration of a test system 70 according to the third embodiment of the present invention.
  • the receiving unit 40 has a variable delay control unit 410 and a variable delay unit 420, and the variable delay unit 420 delays the reference clock generated by the reference clock generation unit 200. Is generated and supplied to the test signal delay unit 430.
  • the test control unit 76 includes the variable delay control unit 250 and the variable delay unit 260, and the reference clock generation unit 200 The generated reference clock is delayed by the variable delay unit 260 to generate a delayed clock, and the delayed clock is supplied to the test signal delay unit 430 included in the receiving unit 74.
  • the test system 70 of the third embodiment has the same configuration and functions as the test system 10 of the first embodiment, and a description thereof will be omitted.
  • the test control device 76 has a variable delay control unit 250 and a variable delay unit 260 in addition to the configuration of the test control device 20 of the first embodiment.
  • the variable delay control unit 250 includes a variable delay unit 260 To control the delay time of the reference clock.
  • the variable delay control unit 250 may change and set the delay time at every predetermined time.
  • the variable delay unit 260 is, for example, a variable delay circuit, and generates a delay clock by delaying the reference clock received from the reference clock generation unit 200 based on the control of the variable delay control unit 250. It is desirable that variable delay section 260 has a variable range equal to or longer than the unit interval of the data unit included in the test signal.
  • test signal delay section 430 delays the test signal received by reception section 400 of receiving unit 74, and outputs it to expected value comparison section 450.
  • the test control device 76 includes the variable delay control unit 250 and the variable delay unit 260, and generates the delay clock while changing the delay time of the reference clock.
  • the eye opening degree in which the influence of the jitter characteristic is considered can be detected as in the case of the test control apparatus 20 of the first embodiment.
  • variable delay unit 260 supplies the delay clock to the test signal delay unit 430.
  • variable delay unit 260 supplies the delay clock to the expected value generation unit 440, and
  • the generator 440 may generate the expected value based on the delayed clock.
  • a flip-flop circuit is arranged between the expected value generating section 440 and the expected value comparing section 450, and the variable delay section 420 supplies a delayed clock to the flip-flop circuit, and the expected value generated by the expected value generating section 440 is generated. May be delayed by the flip-flop circuit based on the delay clock and supplied to the expected value comparing section 450.
  • variable delay unit 260 may supply the delay clock to the test signal generation unit 300, and the test signal generation unit 300 may generate the test signal based on the delay clock.
  • a flip-flop circuit is arranged between the test signal generation unit 300 and the driver 330, the delay clock generated by the variable delay unit 260 is supplied to the flip-flop circuit, and the test signal generation unit 300 is configured based on the reference clock. The generated test signal may be delayed by the flip-flop circuit based on the delay clock and supplied to the driver 330.
  • the communication device having the transmission unit 72 and the reception unit 74 is a device under test, and is detachably attached to a test head of the test apparatus including the test control device 76.
  • the communication unit 74 is provided detachably with respect to the test system 70. Therefore, the test control device 76 can exhibit desired functions if it can operate at a relatively low speed, so that the test control device 76 can be manufactured and provided at low cost.
  • the test signal by comparing the test signal with the expected value while changing the delay time of the test signal, it is possible to detect the eye opening degree in consideration of the influence of the jitter characteristic.
  • the quality of the communication device can be determined accurately based on the eye opening.

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Dc Digital Transmission (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

　本発明の通信デバイスの試験方法は、基準クロックに基づいて生成された試験信号を送信して受信する段階と、試験信号の期待値を基準クロックに基づいて発生する段階と、試験信号を遅延させる段階と、遅延された試験信号を期待値と比較して比較結果を出力する段階と、遅延時間を変化させながら、上記段階を繰り返し行い、遅延時間毎に比較結果を格納する段階と、遅延時間毎の比較結果に基づいて試験信号のアイ開口度を検出する段階と、検出したアイ開口度に基づいて通信デバイスの良否判定を行う段階とを備える。

Description

明 細 書
試験方法、通信デバイス、及び試験システム
技術分野
[0001] 本発明は、試験方法、通信デバイス、及び試験システムに関する。特に本発明は、 実動作周波数で通信デバイスを試験する試験方法に関する。
背景技術
[0002] 従来、通信デバイスに内蔵された試験信号生成器及び期待値比較器を用いて信 号伝送におけるビットエラーを検出し、通信デバイスの良否を判定する試験方法が知 られている。この試験方法において、送信側の通信デバイスは、試験信号を生成して 受信側の通信デバイスに送信し、受信側の通信デバイスは、送信側の通信デバイス から送信された試験信号を期待値と比較し、送信側又は受信側の通信デバイスの良 否判定を行っている。現時点で先行技術文献の存在を認識していないので、先行技 術文献に関する記載を省略する。
発明の開示
発明が解決しょうとする課題
[0003] 従来の試験方法において、受信側の通信デバイスは、送信側の通信デバイスから 送信された試験信号を、試験信号のデータユニットの周期であるユニットインターバ ルの略中央において期待値と比較し、その比較結果からビットエラーを検出する。そ のため、ビットエラーの判定基準にジッタ特性の要素が考慮されなレ、。したがって、わ ずかな外乱要素によりビットエラーが発生するような通信デバイスにおいて正確にビ ットエラーを検出することができず、精度の高い試験を行うことが困難であった。
[0004] そこで本発明は、上記の課題を解決することができる試験方法、通信デバイス、及 び試験システムを提供することを目的とする。この目的は請求の範囲における独立項 に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な 具体例を規定する。
課題を解決するための手段
[0005] 本発明の第 1の形態によると、通信デバイスを試験する試験方法であって、基準ク ロックを発生する基準クロック発生段階と、基準クロックに基づいて試験信号を生成す る試験信号生成段階と、試験信号生成段階において生成された試験信号を送信部 が送信する送信段階と、送信段階にぉレ、て送信部が送信した試験信号を受信部が 受信する受信段階と、受信段階にぉレ、て受信部が受信すべき試験信号の期待値を 基準クロックに基づいて発生する期待値発生段階と、受信段階において受信部が受 信した試験信号を基準クロックに対して遅延させる遅延段階と、遅延段階において遅 延された試験信号を、期待値発生段階において発生された期待値と比較し、一致す るか否かを示す比較結果を出力する比較段階と、遅延段階において試験信号が遅 延された遅延時間に対応づけて、比較段階における比較結果を格納する比較結果 格納段階と、遅延段階における試験信号の遅延の遅延時間を変化させながら、遅延 段階、比較段階、及び比較結果格納段階を繰り返し行い、遅延時間毎に比較結果 を格納する反復段階と、反復段階において格納した遅延時間毎の比較結果に基づ レ、て、遅延段階にぉレ、て遅延された試験信号と期待値発生段階にぉレ、て発生され た期待値とがー致する遅延時間の範囲を検出する検出段階と、検出段階において 検出された遅延時間の範囲に基づいて、受信部又は送信部の良否判定を行う判定 段階とを備える。
反復段階は、所定時間毎に遅延段階における試験信号の遅延の遅延時間を変化 させる段階を有し、比較段階は、所定時間内において試験信号が含む複数のデータ ユニットを期待値と順次比較する段階を有し、比較結果格納段階は、複数のデータ ユニットの少なくとも 1つが期待値と不一致であった場合に、受信段階において受信 部が受信した試験信号が期待値と不一致であることを示す比較結果を格納する段階 を含んでもよい。反復段階は、遅延段階における遅延の遅延時間を、試験信号生成 段階において生成される試験信号が含むデータユニットの周期以上の範囲で変化さ せる段階を有してもよい。判定段階は、検出段階において検出された遅延時間の範 囲が、予め定められた規定値以上であるか否かに基づいて、受信部又は送信部の 良否判定を行う段階を有してもよい。通信デバイスは、複数の受信部又は複数の送 信部を備え、検出段階は、複数の受信部又は複数の送信部についての遅延時間毎 の比較結果に基づいて、複数の受信部又は複数の送信部のすべてにおいて、遅延 段階において遅延された試験信号と期待値発生段階において発生された期待値と がー致する遅延時間の範囲を検出する段階を有してもよい。
[0007] 本発明の第 2の形態によると、通信デバイスを試験する試験方法であって、基準ク ロックを発生する基準クロック発生段階と、基準クロックを遅延させて遅延クロックを生 成する遅延クロック生成段階と、遅延クロックに基づいて試験信号を生成する試験信 号生成段階と、試験信号生成段階にぉレ、て生成された試験信号を送信部が送信す る送信段階と、送信段階にぉレ、て送信部が送信した試験信号を受信部が受信する 受信段階と、受信段階において受信部が受信すべき試験信号の期待値を基準クロ ックに基づいて発生する期待値発生段階と、受信段階において受信部が受信した試 験信号を、期待値発生段階において発生された期待値と比較し、一致するか否かを 示す比較結果を出力する比較段階と、遅延クロック生成段階にぉレ、て基準クロック力 遅延された遅延時間に対応づけて、比較段階における比較結果を格納する比較結 果格納段階と、遅延クロック生成段階における基準クロックの遅延の遅延時間を変化 させながら、試験信号生成段階、送信段階、受信段階、比較段階、及び比較結果格 納段階を繰り返し行い、遅延時間毎に比較結果を格納する反復段階と、反復段階に おいて格納した遅延時間毎の比較結果に基づいて、受信段階において受信部が受 信した試験信号と期待値発生段階において発生された期待値とがー致する遅延時 間の範囲を検出する検出段階と、検出段階において検出された遅延時間の範囲に 基づいて、受信部又は送信部の良否判定を行う判定段階とを備える。
[0008] 本発明の第 3の形態によると、通信デバイスであって、基準クロックに基づいて生成 された試験信号を受信する受信部と、遅延時間を順次変化させながら、基準クロック を遅延させて遅延クロックを発生する可変遅延部と、可変遅延部が発生した遅延クロ ックに基づいて、受信部が受信した試験信号を遅延させる試験信号遅延部と、受信 部が受信すべき試験信号の期待値を基準クロックに基づいて発生する期待値発生 部と、試験信号遅延部が遅延させた試験信号を、期待値発生部が発生した期待値と 順次比較し、一致するか否かを示す比較結果を順次出力する期待値比較部とを備 る。
[0009] 可変遅延部による基準クロックの遅延時間を所定時間毎に変化させる可変遅延制 御部と、期待値比較部が順次出力する比較結果を所定時間毎に保持し、当該所定 時間内において試験信号が期待値と不一致であることを示す比較結果を期待値比 較部が少なくとも 1つ出力した場合に、試験信号が期待値と不一致であることを示す 比較結果を出力する比較結果保持部とをさらに備えてもよい。
[0010] 比較結果保持部が出力した遅延時間毎の比較結果に基づいて、試験信号遅延部 が遅延させた試験信号と期待値発生部が発生した期待値とがー致する遅延時間の 範囲を検出するアイ開口度検出部と、アイ開口度検出部が検出した遅延時間の範囲 に基づいて、当該通信デバイスの良否判定を行う良否判定部とをさらに備えてもよい
[0011] 可変遅延部は、受信部が受信する試験信号が含むデータユニットの周期以上の可 変レンジを有してもよい。基準クロックを発生する基準クロック発生部と、基準クロック 発生部が発生した基準クロックに基づいて試験信号を生成する試験信号生成部と、 受信部に電気的に接続され、試験信号生成部が生成した試験信号を受信部に対し て送信する送信部とをさらに備えてもよい。
[0012] 本発明の第 4の形態によると、通信デバイスであって、遅延時間を順次変化させな がら、基準クロックを遅延させて遅延クロックを発生する可変遅延部と、遅延クロックに 基づいて試験信号を生成する試験信号生成部と、試験信号生成部が生成した試験 信号を送信する送信部と、送信部に電気的に接続され、送信部が送信した試験信号 を受信する受信部と、受信部が受信すべき試験信号の期待値を基準クロックに基づ いて発生する期待値発生部と、受信部が受信した試験信号を、期待値発生部が発 生した期待値と順次比較し、一致するか否かを示す比較結果を順次出力する期待 値比較部とを備える。
[0013] 本発明の第 5の形態によると、基準クロックに基づいて生成された試験信号を送信 する送信ユニットを試験する試験システムであって、送信ユニットが送信した試験信 号を受信する受信部と、遅延時間を順次変化させながら、基準クロックを遅延させて 遅延クロックを発生する可変遅延部と、可変遅延部が発生した遅延クロックに基づレ、 て、受信部が受信した試験信号を遅延させる試験信号遅延部と、受信部が受信すベ き試験信号の期待値を基準クロックに基づいて発生する期待値発生部と、試験信号 遅延部が遅延させた試験信号を、期待値発生部が発生した期待値と順次比較し、一 致するか否かを示す比較結果を順次出力する期待値比較部と、可変遅延部による 基準クロックの遅延時間を所定時間毎に変化させる可変遅延制御部と、期待値比較 部が順次出力する比較結果を所定時間毎に保持し、当該所定時間内において試験 信号が期待値と不一致であることを示す比較結果を期待値比較部が少なくとも 1つ 出力した場合に、試験信号が期待値と不一致であることを示す比較結果を出力する 比較結果保持部と、比較結果保持部が出力した遅延時間毎の比較結果に基づいて 、試験信号遅延部が遅延させた試験信号と期待値発生部が発生した期待値とがー 致する遅延時間の範囲を検出するアイ開口度検出部と、アイ開口度検出部が検出し た遅延時間の範囲に基づいて、送信ユニットの良否判定を行う良否判定部とを備え る。
[0014] 受信部、期待値比較部、期待値発生部、及び比較結果保持部を有する受信ュニッ トをさらに備え、受信ユニットは、当該試験システムに対して着脱可能に設けられても よい。
[0015] なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐこ れらの特徴群のサブコンビネーションも又発明となりうる。
発明の効果
[0016] 本発明の試験方法によれば、試験信号の遅延時間を変化させながら、試験信号と 期待値との比較を行うことにより、ジッタ特性の影響が考慮されたアイ開口度を検出 することができ、通信デバイスの良否判定をアイ開口度に基づいて精度よく行うことが できる。
図面の簡単な説明
[0017] [図 1]試験システム 10の構成の一例を示す図である。
[図 2]アイ開口度の検出方法の一例を示す図である。
[図 3]試験システム 10による通信デバイスの試験方法の一例を示す図である。
[図 4]受信ユニット 40を複数有する通信デバイスの構成の一例を示す図である。
[図 5]比較結果格納部 220の構成の一例を示す図である。
[図 6]試験システム 60の構成の一例を示す図である。 [図 7]試験システム 70の構成の一例を示す図である。 符 〇号の説明
試験システム
20 試験制御装置
30 送 1目ユニット
40 受信ユニット
60 試験システム
62 送信ユニット
64 受信ユニット
66 試験制御装置
70 試験システム
72 送信ユニット
74 受信ユニット
76 試験制御装置
200 基準クロック発生部
210 制御信号送信部
220 比較結果格納部
230 アイ開口度検出部
240 良否判定部
250 可変遅延制御部
260 可変遅延部
300 試験信号生成部
310 論理積回路
320 論理和回路
330 ドライノく
340 可変遅延制御部
350 可変遅延部
400 レシーバ 410 可変遅延制御部
420 可変遅延部
430 試験信号遅延部
440 期待値発生部
450 期待値比較部
460 比較結果保持部
500 ユニットインターバル
520 アイ開口度
発明を実施するための最良の形態
[0019] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範囲に係る発明を限定するものではなぐ又実施形態の中で説明されている特徴の 組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0020] 図 1は、本発明の第 1実施形態に係る試験システム 10の構成の一例を示す。本実 施形態に係る試験システム 10は、送信ユニット 30及び/又は受信ユニット 40を含む 通信デバイスに対して実動作周波数での信号伝送試験を行うことにより、通信デバィ スの実動作周波数でのアイ開口度を擬似的に検出し、通信デバイスの良否判定を行 うことを目的とする。
[0021] 試験システム 10は、試験信号を生成して送信する送信ユニット 30と、送信ユニット 3 0が送信した試験信号を受信して期待値と比較する受信ユニット 40と、送信ユニット 3 0及び受信ユニット 40による試験動作を制御する試験制御装置 20とを備える。送信 ユニット 30及び受信ユニット 40は、 1つの通信デバイス上に設けられ、いわゆるルー プ 'バック接続により電気的に接続されてもよいし、異なる通信デバイスにそれぞれ設 けられ、通信デバイス間で電気的に接続されてもよい。
[0022] 試験制御装置 20は、基準クロック発生部 200及び制御信号送信部 210を有する。
基準クロック発生部 200は、基準クロックを発生し、送信ユニット 30及び受信ユニット 40に供給する。例えば、基準クロック発生部 200は、送信ユニット 30及び受信ュニッ ト 40の実動作周波数の基準クロックを発生する。基準クロック発生部 200は、例えば 、パフォーマンスボード上に用意された水晶発振器やシグナルジェネレータや、試験 システム 10内部に組み込まれた発振回路である。また、基準クロック発生部 200は、 送信ユニット 30及び/又は受信ユニット 40が設けられた通信デバイス上に設けられ てもよく、試験制御装置 20は、通信デバイス上に設けられた基準クロック発生部 200 が発生する基準クロックの周波数等の制御を行ってもよい。制御信号送信部 210は、 送信ユニット 30に試験信号の送信を指示するべぐ制御信号を生成して送信ュニッ ト 30に送信する。例えば、制御信号送信部 210は、試験動作時は論理値 1の制御信 号を送信し、通常動作を行う非試験動作時は論理値 0の制御信号を送信する。
[0023] 送信ユニット 30は、試験信号生成部 300、論理積回路 310、論理和回路 320、及 びドライバ 330を有する。試験信号生成部 300は、基準クロック発生部 200が発生し た基準クロックに基づいて試験信号を生成し、論理積回路 310に出力する。例えば、 試験信号生成部 300は、 LFSR (Linear Feedback Shift Register)のような PR BS (Pseudo Random Bit Stream or Sequences)発生器等のパターン生成 多項式回路である。
[0024] 論理積回路 310は、制御信号送信部 210から送信された制御信号と、試験信号生 成部 300が生成した試験信号との論理積演算を行い、論理和回路 320に出力する。 即ち、制御信号が論理値 1である試験動作時において、論理積回路 310は、試験信 号生成部 300が生成した試験信号を論理和回路 320に出力する。一方、制御信号 が論理値 0である非試験動作時において、論理積回路 310は、常に論理値 0を論理 和回路 320に出力する。そして、論理和回路 320は、非試験動作時において送信ュ ニット 30内部で生成された伝送信号と、論理積回路 310の出力との論理和演算を行 レ、、ドライバ 330に出力する。即ち、試験動作時において、論理和回路 320は、論理 積回路 310から出力された試験信号をドライバ 330に出力する。一方、非試験動作 時において、論理和回路 320は、送信ユニット 30内部で生成された伝送信号をドラ ィバ 330に出力する。ドライバ 330は、本発明の送信部の一例であり、論理和回路 3 20から受け取った伝送信号又は試験信号を、受信ユニット 40に送信する。
[0025] 受信ユニット 40は、レシーバ 400、可変遅延制御部 410、可変遅延部 420、試験 信号遅延部 430、期待値発生部 440、期待値比較部 450、及び比較結果保持部 46 0を有する。レシーバ 400は、本発明の受信部の一例であり、ドライバ 330が送信した 伝送信号又は試験信号を受信する。可変遅延制御部 410は、可変遅延部 420によ る基準クロックの遅延時間を制御する。可変遅延制御部 410は、試験制御装置 20の 指示がある度に、又は予め定められた所定時間毎に遅延時間を変更して設定しても よい。可変遅延部 420は、例えば可変遅延回路であり、基準クロック発生部 200から 受信した基準クロックを可変遅延制御部 410の制御に基づいて遅延させて遅延クロ ックを生成する。なお、可変遅延部 420は、試験信号が含むデータユニットの周期で あるユニットインターバル以上の可変レンジを有することが望ましい。
[0026] 試験信号遅延部 430は、例えばフリップフロップ回路であり、可変遅延部 420が生 成した遅延クロックに基づいて、レシーバ 400が受信した試験信号を遅延させ、期待 値比較部 450に出力する。期待値発生部 440は、レシーバ 400が受信すべき試験 信号の期待値を、基準クロック発生部 200が発生した基準クロックに基づレ、て発生し 、期待値比較部 450に出力する。期待値比較部 450は、試験信号遅延部 430が出 力した試験信号を、期待値発生部 440が発生した期待値と順次比較し、一致するか 否かを示す比較結果を比較結果保持部 460に順次出力する。例えば、期待値比較 部 450は、試験信号と期待値との排他的論理和を出力する排他的論理和回路であ る。比較結果保持部 460は、期待値比較部 450が順次出力する、試験信号と期待値 との比較結果を所定時間毎に保持し、所定時間内において試験信号が期待値と不 一致であることを示す比較結果を期待値比較部 450が少なくとも 1つ出力した場合に 、試験信号が期待値と不一致であることを示す比較結果を出力し、比較結果格納部 220に供給する。
[0027] また、試験制御装置 20は、比較結果格納部 220、アイ開口度検出部 230、及び良 否判定部 240をさらに有する。比較結果格納部 220は、期待値比較部 450による試 験信号と期待値との比較結果を、当該試験信号が遅延された遅延時間に対応付け て格納する。アイ開口度検出部 230は、比較結果格納部 220が格納する遅延時間 毎の遅延された試験信号と期待値との比較結果に基づいて、遅延された試験信号と 期待値とがー致する遅延時間の範囲をアイ開口度として検出する。複数のアイ開口 度が検出された場合には、アイ開口度検出部 230は、複数のアイ開口度のうち最も 狭いアイ開口度を検出結果としてもよい。良否判定部 240は、アイ開口度検出部 23 0が検出したアイ開口度に基づいて、送信ユニット 30又は受信ユニット 40の少なくと も一方の良否判定を行う。具体的には、良否判定部 240は、アイ開口度が予め定め られた規定値以上であるか否かに基づレ、て、良否判定を行う。
[0028] なお、図 1において可変遅延部 420は遅延クロックを試験信号遅延部 430に供給 する力 他の例においては、可変遅延部 420は遅延クロックを期待値発生部 440に 供給し、期待値発生部 440が遅延クロックに基づいて期待値を発生してもよい。また 、期待値発生部 440と期待値比較部 450との間にフリップフロップ回路を配置し、可 変遅延部 420は遅延クロックをフリップフロップ回路に供給し、期待値発生部 440が 発生した期待値をフリップフロップ回路が遅延クロックに基づいて遅延させて期待値 比較部 450に供給してもよい。また、送信ユニット 30又は受信ユニット 40を有する通 信デバイスは、試験制御装置 20が有する各構成要素を備え、自己診断 (BIST)機 肯 を有してもよい。
[0029] 本実施形態の試験システム 10によれば、試験信号の遅延時間を変化させながら、 試験信号と期待値との比較を行うことにより、ジッタ特性の影響が考慮されたアイ開口 度を検出することができる。このように、ジッタ特性を考慮した試験を行うことができる ので、わずかな外乱要素によりビットエラーが発生する通信デバイスを不良として検 出するというような、より精度の高い試験結果を得ることができる。また、本実施形態の 試験システム 10によれば、送信ユニット 30及び受信ユニット 40の論理回路を実動作 周波数で動作させることができるので、既存の ICテスタを使用して、いわゆるアツトス ピード試験を実現することができる。
[0030] また、本実施形態の試験システム 10において、送信ユニット 30及び受信ユニット 4 0を有する通信デバイスは被試験デバイスであり、試験制御装置 20を含む試験装置 のテストヘッドに対して着脱可能に設けられる。即ち、高速に動作することが必要であ る試験信号遅延部 430、期待値比較部 450、及び比較結果保持部 460を有する受 信ユニット 40は、試験システム 10に対して着脱可能に設けられる。そのため、試験制 御装置 20は、比較的低速で動作することができれば所望の機能を発揮できるので、 試験制御装置 20を安価に製造して提供することができる。
[0031] 図 2は、本実施形態に係るアイ開口度の検出方法の一例を示す。図 2 (a)は、レシ ーバ 400が受信した試験信号を複数重ね合わせたアイ'ダイアグラムの一例を示す。 レシーノく 400は、送信ユニット 30において試験信号生成部 300が生成してドライバ 3 30が送信した試験信号に、様々な外乱要素を原因とするジッタ成分が重畳されたも のを受信する。
[0032] 図 2 (b)は、可変遅延部 420が生成する遅延クロックのクロックスイープの様子の一 例を示す。試験信号遅延部 430は、可変遅延部 420が遅延時間を変化させながら 順次生成した遅延クロックに基づいて、レシーバ 400が受信した試験信号を遅延さ せて期待値比較部 450に供給する。遅延時間を変化させながら期待値比較部 450 に試験信号を供給することで、疑似的に試験信号が含む複数のデータユニットにお ける複数の異なるタイミングにおいて、試験信号と期待値とを比較させる。例えば、可 変遅延部 420は、ユニットインターバル 500を数十等分した分解能を有し、 1つのュ ニットインターバル 500において試験信号と期待値との比較を数十回行わせる。具体 的には、ユニットインターバル 500が 500psである場合、可変遅延部 420は、 10ps程 度の分解能を有することが望ましレ、。
[0033] 図 2 (c)は、可変遅延部設定遅延時間と期待値比較部 450の比較結果との関係の 一例を示す。比較結果格納部 220は、可変遅延部 420による遅延時間である可変 遅延部設定遅延時間に対応づけて、期待値比較部 450の比較結果を格納する。こ こでは、試験信号が含む複数のデータユニットにおける複数の異なるタイミングのうち 、試験信号と期待値とがー致しないタイミングの期待値比較部 450による比較結果を ERRORとし、試験信号と期待値とがー致するタイミングの期待値比較部 450による 比較結果を NO ERRORと表す。アイ開口度検出部 230は、比較結果格納部 220 が格納する遅延時間毎の比較結果に基づいて、試験信号と期待値とがー致 (NO ERROR)する遅延時間の範囲、即ちジッタ成分が試験信号の伝送に影響しない遅 延時間の範囲をアイ開口度 520として検出する。
[0034] 本実施形態の試験システム 10によれば、可変遅延部 420による基準クロックの遅 延時間を変化させることにより、疑似的に試験信号を含むデータユニットにおける複 数の異なるタイミングにおレ、て試験信号と期待値との比較できるので、試験信号のァ ィ開口度 520を正確に特定することができる。さらに、アイ開口度 520に基づいて送 信ユニット 30又は受信ユニット 40を含む通信デバイスの良否判定を行うことにより、 わず力な外乱要素によりビットエラーが発生する通信デバイスの不良を精度よく検出 すること力 Sできる。
[0035] 図 3は、本実施形態に係る試験システム 10による通信デバイスの試験方法の一例 を示す。まず、試験制御装置 20において、制御信号送信部 210は、送信ユニット 30 から試験信号を送信させるベぐ送信ユニット 30に制御信号を送信する（S300)。ま た、基準クロック発生部 200は、基準クロックを発生し、送信ユニット 30及び受信ュニ ット 40に供給する（S305)。また、試験制御装置 20は、受信ユニット 40が有する可変 遅延制御部 410に遅延時間を設定する（S310)。
[0036] また、送信ユニット 30において、試験信号生成部 300は、基準クロック発生部 200 力、ら基準クロックを受け取ると、基準クロックに基づいて試験信号を生成する（S315) 。そして、ドライバ 330は、 S315において試験信号生成部 300によって生成された 試験信号を受信ユニット 40に送信する（S320)。
[0037] また、受信ユニット 40において、期待値発生部 440は、基準クロック発生部 200か ら基準クロックを受け取ると、 S335においてレシーバ 400が受信すべき試験信号の 期待値を基準クロックに基づいて発生する（S325)。また、可変遅延制御部 410は、 試験制御装置 20によって設定された遅延時間に基づいて、可変遅延部 420を制御 し、可変遅延部 420は、基準クロックを遅延させた遅延クロックを生成する（S330)。 そして、レシーバ 400は、 S320においてドライバ 330が送信した試験信号を受信す る（S335)。そして、試験信号遅延部 430は、可変遅延部 420が生成した遅延クロッ クに基づいて、 S335においてレシーバ 400が受信した試験信号を基準クロックに対 して遅延させる（S340)。そして、期待値比較部 450は、 S340において遅延された 試験信号を、 S325において発生された期待値と比較し、一致するか否かを示す比 較結果を出力する（S345)。そして、比較結果保持部 460は、期待値比較部 450に よる比較結果を保持する（S350)。
[0038] 次に、試験制御装置 20が可変遅延制御部 410に設定した遅延時間により遅延さ れた試験信号と期待値との比較を開始してから、所定の時間が経過したかどうかを判 断する（S355)。そして、所定の時間が経過していないと判断した場合（S355— N〇） 、可変遅延部 420による遅延時間を維持したまま、 S345及び S350を繰り返し行う。 即ち、所定の時間内におレ、てレシーバ 400が受信した試験信号が含む複数のデー タユニットを、ユニットインターバル 500内の同一のタイミングで期待値と順次比較し て比較結果を保持する。一方、所定の時間が経過していると判断した場合（S355— YES)、比較結果保持部 460は、繰り返し行われた試験信号と期待値との比較結果 のうち、複数のデータユニットの少なくとも 1つが不一致であることを示す場合には試 験信号と期待値とが不一致であることを示す比較結果を出力し、すべての比較結果 がー致を示す場合には試験信号と期待値とがー致することを示す比較結果を出力 する（S360)。
[0039] 次に、試験制御装置 20において、比較結果格納部 220は、 S340において試験信 号が遅延された遅延時間に対応づけて、 S360において比較結果保持部 460が出 力した比較結果を格納する（S370)。そして、試験制御装置 20は、可変遅延制御部 410に設定する遅延時間の所定の範囲内での変化が完了したか否力を判断する（S 375)。遅延時間の所定の範囲内での変化が完了していない場合（S375-NO)、試 験制御装置 20は、可変遅延制御部 410に新たな遅延時間を設定し、可変遅延部 4 20による試験信号の遅延時間を変更し、 S310— S370の再度行わせる。そして、遅 延時間の所定の範囲内での変化が完了するまで、即ちユニットインターバル 500以 上の範囲まで遅延時間を変化させながら、 S310— S370を繰り返し行い、比較結果 格納部 220は、遅延時間毎に比較結果を格納する。一方、遅延時間の所定の範囲 内での変化が完了している場合（S375— YES)、アイ開口度検出部 230は、比較結 果格納部 220が格納した遅延時間毎の比較結果に基づいて、 S340において遅延 された試験信号と、 S325において発生された期待値とがー致する遅延時間の範囲 をアイ開口度として検出する（S380)。そして、良否判定部 240は、 S380において 検出されたアイ開口度が予め定められた規定値以上であるか否かに基づいて、ドラ ィバ 330又はレシーバ 400を含む通信デバイスの良否判定を行う（S385)。
[0040] 本実施形態の試験方法によれば、試験信号の遅延時間を一定にしたまま試験信 号と期待値とを複数回比較し、さらに遅延時間を変化させてから一定にしたまま試験 信号と期待値とを複数回比較することを繰り返すことにより、ジッタ成分によるビットェ ラーを正確に測定できるので、ジッタ特性の影響が考慮されたアイ開口度を精度よく 検出できる。
[0041] 図 4は、本実施形態に係る受信ユニット 40を複数有する通信デバイスの構成の一 例を示す。図 5は、本実施形態に係る比較結果格納部 220の構成の一例を示す。試 験システム 10は、複数の送信ユニット 30又は複数の受信ユニット 40を備えてもよレ、。 即ち、試験システム 10は、複数の送信ユニット 30又は複数の受信ユニット 40を有す る通信デバイスを試験してもよい。複数の送信ユニット 30及び複数の受信ユニット 40 のそれぞれは、図 1一図 3に示した送信ユニット 30及び受信ユニット 40と同一の構成 及び機能を有するので説明を省略する。
[0042] S370において、比較結果格納部 220は、試験信号を遅延させる遅延時間に対応 づけて、複数の受信ユニット 40がそれぞれ有する複数の比較結果保持部 460のそ れぞれ力 出力された試験信号と期待値との比較結果を格納する。そして、 S380に おいて、アイ開口度検出部 230は、複数の送信ユニット 30がそれぞれ有する複数の ドライバ 330、又は複数の受信ユニット 40がそれぞれ有する複数のレシーバ 400に ついての遅延時間毎の比較結果に基づいて、複数のドライバ 330又は複数のレシ一 バ 400のすベてのおいて、 S340において遅延された試験信号と期待値とがー致す る遅延時間の範囲をアイ開口度として検出する。そして、 S385において、良否判定 部 240は、アイ開口度検出部 230が検出したアイ開口度が、予め定められた規定値 以上であるか否かに基づレ、て、複数の送信ユニット 30又は複数の受信ユニット 40を 有する通信デバイスの良否判定を行う。
[0043] 具体的には、図 5に示すように、比較結果格納部 220は、複数のドライバ 330又は 複数のレシーバ 400のそれぞれのチャネルについて、試験信号遅延部 430による遅 延時間毎の、試験信号と期待値との比較結果を格納する。本例では、可変遅延制御 部 410は、 Opsから 10ps毎に遅延時間を設定し、 S310— S370を繰り返し行ってレヽ る。 1チャネルでは遅延時間 0— 80psまでの範囲で比較結果が不一致であることを 示し、 2チャネルでは遅延時間 0— 20psまでの範囲で比較結果が不一致であること を示し、 3チャネルでは遅延時間 0— 40psまでの範囲で比較結果が不一致であるこ とを示す。したがって、アイ開口度検出部 230は、比較結果格納部 220が格納する 比較結果に基づいて、すべてのチャネルにおいて比較結果が一致を示す最小の遅 延時間である 90psをアイ開口度 520の一端として検出する。
[0044] 以上のように、本実施形態に係る試験方法によれば、複数の送信ユニット 30又は 複数の受信ユニット 40を備える通信デバイスの試験において、複数のチャネルのす ベてにおいて正常に動作し得るアイ開口度 520を的確に検出することができる。その ため、複数の送信ユニット 30又は複数の受信ユニット 40を備える通信デバイスの良 否判定を精度よく行うことができる。
[0045] 図 6は、本発明の第 2実施形態に係る試験システム 60の構成の一例を示す。第 1 実施形態の試験システム 10では、送信ユニット 30において基準クロックに基づいて 生成された試験信号を、受信ユニット 40において遅延クロックに基づいて遅延させ、 基準クロックに基づいて発生された期待値と比較することにより、試験信号のアイ開 口度を検出したが、第 2実施形態の試験システム 60では、送信ユニット 62において 遅延クロックに基づいて試験信号を生成された試験信号を、受信ユニット 64におい て基準クロックに基づいて発生された期待値と比較することにより、試験信号のアイ 開口度を検出する。なお、以下に説明する部分を除き、第 2実施形態の試験システ ム 60は、第 1実施形態の試験システム 10と同一の構成及び機能を有するので説明 を省略する。
[0046] 送信ユニット 62は、第 1実施形態の送信ユニット 30の構成に加え、可変遅延制御 部 340及び可変遅延部 350を有する。可変遅延制御部 340は、可変遅延部 350に よる基準クロックの遅延時間を制御する。可変遅延制御部 340は、試験制御装置 20 の指示がある度に、又は予め定められた所定時間毎に遅延時間を変更して設定して もよレ、。可変遅延部 350は、例えば可変遅延回路であり、基準クロック発生部 200か ら受信した基準クロックを可変遅延制御部 340の制御に基づいて遅延させて遅延ク ロックを生成する。なお、可変遅延部 350は、試験信号が含むデータユニットのュニ ットインターバル以上の可変レンジを有することが望ましい。そして、試験信号生成部 300は、可変遅延部 350が出力した遅延クロックに基づいて試験信号を生成する。こ のように、可変遅延部 350による基準クロックの遅延時間を変化させながら、試験信 号の生成、試験信号の送信、試験信号の受信、試験信号と期待値との比較、及び比 較結果の格納を繰り返し行うことにより、試験制御装置 66は、第 1実施形態の試験制 御装置 20と同様にジッタ特性の影響が考慮されたアイ開口度を検出することができ る。
[0047] なお、図 6において試験信号生成部 300は可変遅延部 350が生成した遅延クロッ クに基づいて試験信号を生成するが、他の例においては、試験信号生成部 300とド ライバ 330との間にフリップフロップ回路を配置し、フリップフロップ回路に可変遅延 部 350が生成した遅延クロックを供給し、試験信号生成部 300が基準クロックに基づ いて生成した試験信号をフリップフロップ回路が遅延クロックに基づいて遅延させてド ライバ 330に供給してもよい。
[0048] また、本実施形態の試験システム 60において、送信ユニット 62及び受信ユニット 6 4を有する通信デバイスは被試験デバイスであり、試験制御装置 66を含む試験装置 のテストヘッドに対して着脱可能に設けられる。即ち、高速に動作することが必要であ る期待値比較部 450及び比較結果保持部 460を有する受信ユニット 64は、試験シス テム 60に対して着脱可能に設けられる。そのため、試験制御装置 66は、比較的低 速で動作することができれば所望の機能を発揮できるので、試験制御装置 66を安価 に製造して提供することができる。
[0049] 図 7は、本発明の第 3実施形態に係る試験システム 70の構成の一例を示す。第 1 実施形態の試験システム 10では、受信ユニット 40が可変遅延制御部 410及び可変 遅延部 420を有し、基準クロック発生部 200が発生した基準クロックを可変遅延部 42 0が遅延させて遅延クロックを生成して試験信号遅延部 430に供給したが、第 3実施 形態の試験システム 70では、試験制御装置 76が可変遅延制御部 250及び可変遅 延部 260を有し、基準クロック発生部 200が発生した基準クロックを可変遅延部 260 が遅延させて遅延クロックを生成して受信ユニット 74が有する試験信号遅延部 430 に供給する。なお、以下に説明する部分を除き、第 3実施形態の試験システム 70は、 第 1実施形態の試験システム 10と同一の構成及び機能を有するので説明を省略す る。
[0050] 試験制御装置 76は、第 1実施形態の試験制御装置 20の構成に加え、可変遅延制 御部 250及び可変遅延部 260を有する。可変遅延制御部 250は、可変遅延部 260 による基準クロックの遅延時間を制御する。可変遅延制御部 250は、予め定められた 所定時間毎に遅延時間を変更して設定してもよい。可変遅延部 260は、例えば可変 遅延回路であり、基準クロック発生部 200から受信した基準クロックを可変遅延制御 部 250の制御に基づいて遅延させて遅延クロックを生成する。なお、可変遅延部 26 0は、試験信号が含むデータユニットのユニットインターバル以上の可変レンジを有 することが望ましい。そして、試験信号遅延部 430は、可変遅延部 260が生成した遅 延クロックに基づいて、受信ユニット 74が有するレシーノ 400が受信した試験信号を 遅延させ、期待値比較部 450に出力する。このように、試験制御装置 76が可変遅延 制御部 250及び可変遅延部 260を有し、基準クロックの遅延時間を変化させながら 遅延クロックを生成することにより、試験制御装置 76は、可変遅延制御部及び可変 遅延部を有しない通信デバイスについて、第 1実施形態の試験制御装置 20と同様 にジッタ特性の影響が考慮されたアイ開口度を検出することができる。
[0051] なお、図 7において可変遅延部 260は遅延クロックを試験信号遅延部 430に供給 する力 他の例においては、可変遅延部 260は遅延クロックを期待値発生部 440に 供給し、期待値発生部 440が遅延クロックに基づいて期待値を発生してもよい。また 、期待値発生部 440と期待値比較部 450との間にフリップフロップ回路を配置し、可 変遅延部 420は遅延クロックをフリップフロップ回路に供給し、期待値発生部 440が 発生した期待値をフリップフロップ回路が遅延クロックに基づいて遅延させて期待値 比較部 450に供給してもよい。また、可変遅延部 260は遅延クロックを試験信号生成 部 300に供給し、試験信号生成部 300が遅延クロックに基づいて試験信号を生成し てもよレ、。また、試験信号生成部 300とドライバ 330との間にフリップフロップ回路を 配置し、フリップフロップ回路に可変遅延部 260が生成した遅延クロックを供給し、試 験信号生成部 300が基準クロックに基づいて生成した試験信号を遅延クロックに基 づいてフリップフロップ回路が遅延させてドライバ 330に供給してもよい。
[0052] また、本実施形態の試験システム 70において、送信ユニット 72及び受信ユニット 7 4を有する通信デバイスは被試験デバイスであり、試験制御装置 76を含む試験装置 のテストヘッドに対して着脱可能に設けられる。即ち、高速に動作することが必要であ る試験信号遅延部 430、期待値比較部 450、及び比較結果保持部 460を有する受 信ユニット 74は、試験システム 70に対して着脱可能に設けられる。そのため、試験制 御装置 76は、比較的低速で動作することができれば所望の機能を発揮できるので、 試験制御装置 76を安価に製造して提供することができる。
[0053] 以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施 形態に記載の範囲には限定されなレ、。上記実施形態に、多様な変更又は改良をカロ えること力できる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含 まれ得ることが、請求の範囲の記載から明らかである。
産業上の利用可能性
[0054] 上記説明力 明らかなように、試験信号の遅延時間を変化させながら、試験信号と 期待値との比較を行うことにより、ジッタ特性の影響が考慮されたアイ開口度を検出 することができ、通信デバイスの良否判定をアイ開口度に基づいて精度よく行うことが できる。

Claims

請求の範囲
[1] 通信デバイスを試験する試験方法であって、
基準クロックを発生する基準クロック発生段階と、
前記基準クロックに基づいて試験信号を生成する試験信号生成段階と、 前記試験信号生成段階において生成された前記試験信号を送信部が送信する送 信段階と、
前記送信段階において前記送信部が送信した前記試験信号を受信部が受信する 受信段階と、
前記受信段階において前記受信部が受信すべき前記試験信号の期待値を前記 基準クロックに基づいて発生する期待値発生段階と、
前記受信段階において前記受信部が受信した前記試験信号を前記基準クロックに 対して遅延させる遅延段階と、
前記遅延段階にぉレ、て遅延された前記試験信号を、前記期待値発生段階にぉレヽ て発生された前記期待値と比較し、一致するか否かを示す比較結果を出力する比較 段階と、
前記遅延段階において前記試験信号が遅延された遅延時間に対応づけて、前記 比較段階における前記比較結果を格納する比較結果格納段階と、
前記遅延段階における前記試験信号の遅延の前記遅延時間を変化させながら、 前記遅延段階、前記比較段階、及び前記比較結果格納段階を繰り返し行い、前記 遅延時間毎に前記比較結果を格納する反復段階と、
前記反復段階において格納した前記遅延時間毎の前記比較結果に基づいて、前 記遅延段階にぉレ、て遅延された前記試験信号と前記期待値発生段階にぉレ、て発生 された前記期待値とがー致する遅延時間の範囲を検出する検出段階と、
前記検出段階にぉレ、て検出された前記遅延時間の範囲に基づレ、て、前記受信部 又は前記送信部の良否判定を行う判定段階と
を備える試験方法。
[2] 前記反復段階は、所定時間毎に前記遅延段階における前記試験信号の遅延の前 記遅延時間を変化させる段階を有し、 前記比較段階は、前記所定時間内において前記試験信号が含む複数のデータュ ニットを前記期待値と順次比較する段階を有し、
前記比較結果格納段階は、前記複数のデータユニットの少なくとも 1つが前記期待 値と不一致であった場合に、前記受信段階において前記受信部が受信した前記試 験信号が前記期待値と不一致であることを示す前記比較結果を格納する段階を含 む請求項 1に記載の試験方法。
[3] 前記反復段階は、前記遅延段階における前記遅延の前記遅延時間を、前記試験 信号生成段階において生成される前記試験信号が含むデータユニットの周期以上 の範囲で変化させる段階を有する請求項 1に記載の試験方法。
[4] 前記判定段階は、前記検出段階において検出された前記遅延時間の範囲が、予 め定められた規定値以上であるか否かに基づいて、前記受信部又は前記送信部の 良否判定を行う段階を有する請求項 1に記載の試験方法。
[5] 前記通信デバイスは、複数の前記受信部又は複数の前記送信部を備え、
前記検出段階は、前記複数の受信部又は前記複数の送信部についての前記遅延 時間毎の前記比較結果に基づレ、て、前記複数の受信部又は前記複数の送信部の すべてにぉレ、て、前記遅延段階にぉレ、て遅延された前記試験信号と前記期待値発 生段階において発生された前記期待値とがー致する前記遅延時間の範囲を検出す る段階を有する請求項 1に記載の試験方法。
[6] 通信デバイスを試験する試験方法であって、
基準クロックを発生する基準クロック発生段階と、
前記基準クロックを遅延させて遅延クロックを生成する遅延クロック生成段階と、 前記遅延クロックに基づいて試験信号を生成する試験信号生成段階と、 前記試験信号生成段階において生成された前記試験信号を送信部が送信する送 信段階と、
前記送信段階において前記送信部が送信した前記試験信号を受信部が受信する 受信段階と、
前記受信段階において前記受信部が受信すべき前記試験信号の期待値を前記 基準クロックに基づいて発生する期待値発生段階と、 前記受信段階にぉレ、て前記受信部が受信した前記試験信号を、前記期待値発生 段階にぉレ、て発生された前記期待値と比較し、一致するか否かを示す比較結果を 出力する比較段階と、
前記遅延クロック生成段階において前記基準クロックが遅延された遅延時間に対 応づけて、前記比較段階における前記比較結果を格納する比較結果格納段階と、 前記遅延クロック生成段階における前記基準クロックの遅延の前記遅延時間を変 化させながら、前記試験信号生成段階、前記送信段階、前記受信段階、前記比較 段階、及び前記比較結果格納段階を繰り返し行い、前記遅延時間毎に前記比較結 果を格納する反復段階と、
前記反復段階において格納した前記遅延時間毎の前記比較結果に基づいて、前 記受信段階において前記受信部が受信した前記試験信号と前記期待値発生段階 において発生された前記期待値とがー致する遅延時間の範囲を検出する検出段階 と、
前記検出段階において検出された前記遅延時間の範囲に基づいて、前記受信部 又は前記送信部の良否判定を行う判定段階と
を備える試験方法。
通信デバイスであって、
基準クロックに基づいて生成された試験信号を受信する受信部と、
遅延時間を順次変化させながら、前記基準クロックを遅延させて遅延クロックを発生 する可変遅延部と、
前記可変遅延部が発生した前記遅延クロックに基づレ、て、前記受信部が受信した 前記試験信号を遅延させる試験信号遅延部と、
前記受信部が受信すべき前記試験信号の期待値を前記基準クロックに基づいて 発生する期待値発生部と、
前記試験信号遅延部が遅延させた前記試験信号を、前記期待値発生部が発生し た前記期待値と順次比較し、一致するか否力、を示す比較結果を順次出力する期待 値比較部と
を備える通信デバイス。 [8] 前記可変遅延部による前記基準クロックの前記遅延時間を所定時間毎に変化させ る可変遅延制御部と、
前記期待値比較部が順次出力する前記比較結果を前記所定時間毎に保持し、当 該所定時間内において前記試験信号が前記期待値と不一致であることを示す前記 比較結果を前記期待値比較部が少なくとも 1つ出力した場合に、前記試験信号が前 記期待値と不一致であることを示す前記比較結果を出力する比較結果保持部と をさらに備える請求項 7に記載の通信デバイス。
[9] 前記比較結果保持部が出力した前記遅延時間毎の比較結果に基づいて、前記試 験信号遅延部が遅延させた前記試験信号と前記期待値発生部が発生した前記期待 値とがー致する遅延時間の範囲を検出するアイ開口度検出部と、
前記アイ開口度検出部が検出した前記遅延時間の範囲に基づいて、当該通信デ バイスの良否判定を行う良否判定部と
をさらに備える請求項 8に記載の通信デバイス。
[10] 前記可変遅延部は、前記受信部が受信する前記試験信号が含むデータユニットの 周期以上の可変レンジを有する請求項 7に記載の通信デバイス。
[11] 前記基準クロックを発生する基準クロック発生部と、
前記基準クロック発生部が発生した前記基準クロックに基づいて前記試験信号を 生成する試験信号生成部と、
前記受信部に電気的に接続され、前記試験信号生成部が生成した前記試験信号 を前記受信部に対して送信する送信部と
をさらに備える請求項 7に記載の通信デバイス。
[12] 通信デバイスであって、
遅延時間を順次変化させながら、基準クロックを遅延させて遅延クロックを発生する 可変遅延部と、
前記遅延クロックに基づいて試験信号を生成する試験信号生成部と、 前記試験信号生成部が生成した前記試験信号を送信する送信部と、
前記送信部に電気的に接続され、前記送信部が送信した前記試験信号を受信す る受信部と、 前記受信部が受信すべき前記試験信号の期待値を前記基準クロックに基づいて 発生する期待値発生部と、
前記受信部が受信した前記試験信号を、前記期待値発生部が発生した前記期待 値と順次比較し、一致するか否かを示す比較結果を順次出力する期待値比較部と を備える通信デバイス。
基準クロックに基づいて生成された試験信号を送信する送信ユニットを試験する試 験システムであって、
前記送信ユニットが送信した前記試験信号を受信する受信部と、
遅延時間を順次変化させながら、前記基準クロックを遅延させて遅延クロックを発生 する可変遅延部と、
前記可変遅延部が発生した前記遅延クロックに基づレ、て、前記受信部が受信した 前記試験信号を遅延させる試験信号遅延部と、
前記受信部が受信すべき前記試験信号の期待値を前記基準クロックに基づいて 発生する期待値発生部と、
前記試験信号遅延部が遅延させた前記試験信号を、前記期待値発生部が発生し た前記期待値と順次比較し、一致するか否かを示す比較結果を順次出力する期待 値比較部と、
前記可変遅延部による前記基準クロックの前記遅延時間を所定時間毎に変化させ る可変遅延制御部と、
前記期待値比較部が順次出力する前記比較結果を前記所定時間毎に保持し、当 該所定時間内において前記試験信号が前記期待値と不一致であることを示す前記 比較結果を前記期待値比較部が少なくとも 1つ出力した場合に、前記試験信号が前 記期待値と不一致であることを示す前記比較結果を出力する比較結果保持部と、 前記比較結果保持部が出力した前記遅延時間毎の比較結果に基づいて、前記試 験信号遅延部が遅延させた前記試験信号と前記期待値発生部が発生した前記期待 値とがー致する遅延時間の範囲を検出するアイ開口度検出部と、
前記アイ開口度検出部が検出した前記遅延時間の範囲に基づいて、前記送信ュ ニットの良否判定を行う良否判定部と を備える試験システム。
前記受信部、前記期待値比較部、及び前記比較結果保持部を有する受信ュ をさらに備え、
前記受信ユニットは、当該試験システムに対して着脱可能に設けられる 請求項 13に記載の試験システム。
PCT/JP2004/010963 2003-08-04 2004-07-30 試験方法、通信デバイス、及び試験システム WO2005013573A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020067002459A KR101103094B1 (ko) 2003-08-04 2004-07-30 시험 방법, 통신 디바이스, 및 시험 시스템
EP04748124A EP1667389A1 (en) 2003-08-04 2004-07-30 Testing method, communication device and testing system
JP2005512533A JP4388931B2 (ja) 2003-08-04 2004-07-30 試験方法、通信デバイス、及び試験システム
US11/335,906 US7477684B2 (en) 2003-08-04 2006-01-19 Testing method, communication device, and testing system

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003-286040 2003-08-04
JP2003286040 2003-08-04

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US11/335,906 Continuation US7477684B2 (en) 2003-08-04 2006-01-19 Testing method, communication device, and testing system

Publications (1)

Publication Number Publication Date
WO2005013573A1 true WO2005013573A1 (ja) 2005-02-10

Family

ID=34113922

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2004/010963 WO2005013573A1 (ja) 2003-08-04 2004-07-30 試験方法、通信デバイス、及び試験システム

Country Status (6)

Country Link
US (1) US7477684B2 (ja)
EP (1) EP1667389A1 (ja)
JP (1) JP4388931B2 (ja)
KR (1) KR101103094B1 (ja)
CN (1) CN100514946C (ja)
WO (1) WO2005013573A1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008151719A (ja) * 2006-12-20 2008-07-03 Kawasaki Microelectronics Kk 半導体集積回路
WO2009128114A1 (ja) * 2008-04-14 2009-10-22 株式会社アドバンテスト 半導体試験装置および試験方法
WO2010047186A1 (ja) * 2008-10-21 2010-04-29 学校法人慶應義塾 電子回路と通信機能検査方法
CN1845477B (zh) * 2005-07-06 2010-05-05 华为技术有限公司 一种测试实际环境中功率容量的系统及其方法
JP2010261863A (ja) * 2009-05-08 2010-11-18 Advantest Corp 試験装置および試験方法
JP2010261859A (ja) * 2009-05-08 2010-11-18 Advantest Corp 試験装置、試験方法、および、デバイス
JP5422736B2 (ja) * 2010-04-13 2014-02-19 富士通株式会社 動作確認試験方法、動作確認試験プログラム、及びクロック分配回路

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7743288B1 (en) * 2005-06-01 2010-06-22 Altera Corporation Built-in at-speed bit error ratio tester
US20070184862A1 (en) * 2006-02-09 2007-08-09 M/A-Com, Inc. Estimating time delays in a simulcast communication system
EP1890426B1 (en) * 2006-08-17 2016-11-16 BlackBerry Limited Method and system for determining support for a memory card
US8152066B2 (en) 2006-08-17 2012-04-10 Research In Motion Limited Method and system for determining support for a memory card
DE102008037132A1 (de) * 2008-04-15 2009-12-03 Rohde & Schwarz Gmbh & Co. Kg Verfahren zum Testen von Übertragungsfrequenzen eines Geräts zur drahtlosen Kommunikation
US7898991B2 (en) * 2008-10-16 2011-03-01 Finisar Corporation Serializer/deserializer test modes
CN102591754A (zh) * 2011-01-18 2012-07-18 智比特信息技术（镇江）有限公司 用于由计算机控制的电子产品的自动测试方法
WO2013060361A1 (en) * 2011-10-25 2013-05-02 Advantest (Singapore) Pte. Ltd. Automatic test equipment
US20170089953A1 (en) * 2015-09-25 2017-03-30 Microsoft Technology Licensing, Llc Contour generation of prompted data signal
FR3055063B1 (fr) 2016-08-11 2018-08-31 Soitec Procede de transfert d'une couche utile
WO2020226836A1 (en) 2019-05-03 2020-11-12 Microchip Technology Incorporated Emulating collisions in wired local area networks and related systems, methods, and devices
CN112415323A (zh) 2019-08-23 2021-02-26 微芯片技术股份有限公司 诊断网络内的电缆故障
CN112422219B (zh) 2019-08-23 2024-05-24 微芯片技术股份有限公司 以太网接口和相关系统、方法和设备
CN112422153B (zh) 2019-08-23 2023-04-07 微芯片技术股份有限公司 检测到共享传输介质处冲突后处理数据接收的方法和系统
CN112422295B (zh) 2019-08-23 2023-06-13 微芯片技术股份有限公司 以太网接口及相关系统、方法和设备
CN112491435B (zh) * 2019-08-23 2022-11-18 微芯片技术股份有限公司 包括收发器和驱动器架构的物理层的电路
CN112423403A (zh) 2019-08-23 2021-02-26 微芯片技术股份有限公司 检测网络上的冲突
CN112422385B (zh) 2019-08-23 2022-11-29 微芯片技术股份有限公司 用于改进的媒体访问的接口以及相关的系统、方法和设备
DE112021001780T5 (de) 2020-03-24 2023-01-05 Microchip Technology Incorporated Wake-quellenkommunikation einer schnittstelle mit niedriger verbindungsanzahl gemäss lokalem und entferntem 10spe-wake und zugehörige systeme, verfahren und vorrichtungen
US11726904B2 (en) 2021-09-23 2023-08-15 International Business Machines Corporation Controlled input/output in progress state during testcase processing

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01154660A (ja) * 1987-12-11 1989-06-16 Fujitsu Ltd 通信システムの試験方法
JPH01160237A (ja) * 1987-12-17 1989-06-23 Fujitsu Ltd 光送信回路及び光受信回路の試験方式
JPH0454043A (ja) * 1990-06-22 1992-02-21 Fujitsu Ltd 受信データ識別回路
JP2000331736A (ja) * 1999-05-19 2000-11-30 Sumitomo Wiring Syst Ltd コネクタ
JP2004289387A (ja) * 2003-03-20 2004-10-14 Synthesys Research Inc 二進データビット決定装置を使用するアイダイアグラムを形成する方法及びシステム

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3376315B2 (ja) 1999-05-18 2003-02-10 日本電気株式会社 ビット同期回路
US7034518B2 (en) * 2001-07-27 2006-04-25 Advantest Corp. Timing generator and semiconductor test apparatus
JP4541892B2 (ja) * 2002-10-24 2010-09-08 株式会社アドバンテスト 目標値の探索回路、目標値の探索方法及びこれを用いた半導体試験装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01154660A (ja) * 1987-12-11 1989-06-16 Fujitsu Ltd 通信システムの試験方法
JPH01160237A (ja) * 1987-12-17 1989-06-23 Fujitsu Ltd 光送信回路及び光受信回路の試験方式
JPH0454043A (ja) * 1990-06-22 1992-02-21 Fujitsu Ltd 受信データ識別回路
JP2000331736A (ja) * 1999-05-19 2000-11-30 Sumitomo Wiring Syst Ltd コネクタ
JP2004289387A (ja) * 2003-03-20 2004-10-14 Synthesys Research Inc 二進データビット決定装置を使用するアイダイアグラムを形成する方法及びシステム

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1845477B (zh) * 2005-07-06 2010-05-05 华为技术有限公司 一种测试实际环境中功率容量的系统及其方法
JP2008151719A (ja) * 2006-12-20 2008-07-03 Kawasaki Microelectronics Kk 半導体集積回路
WO2009128114A1 (ja) * 2008-04-14 2009-10-22 株式会社アドバンテスト 半導体試験装置および試験方法
JP5148690B2 (ja) * 2008-04-14 2013-02-20 株式会社アドバンテスト 半導体試験装置および試験方法
US8384406B2 (en) 2008-04-14 2013-02-26 Advantest Corporation Semiconductor test apparatus and test method
WO2010047186A1 (ja) * 2008-10-21 2010-04-29 学校法人慶應義塾 電子回路と通信機能検査方法
JP2010103148A (ja) * 2008-10-21 2010-05-06 Keio Gijuku 電子回路と通信機能検査方法
US8611816B2 (en) 2008-10-21 2013-12-17 Keio University Electronic circuit and communication functionality inspection method
JP2010261863A (ja) * 2009-05-08 2010-11-18 Advantest Corp 試験装置および試験方法
JP2010261859A (ja) * 2009-05-08 2010-11-18 Advantest Corp 試験装置、試験方法、および、デバイス
JP5422736B2 (ja) * 2010-04-13 2014-02-19 富士通株式会社 動作確認試験方法、動作確認試験プログラム、及びクロック分配回路

Also Published As

Publication number Publication date
JPWO2005013573A1 (ja) 2007-09-27
US20060209710A1 (en) 2006-09-21
JP4388931B2 (ja) 2009-12-24
CN100514946C (zh) 2009-07-15
EP1667389A1 (en) 2006-06-07
US7477684B2 (en) 2009-01-13
KR20060119865A (ko) 2006-11-24
KR101103094B1 (ko) 2012-01-04
CN1830187A (zh) 2006-09-06

Similar Documents

Publication Publication Date Title
JP4388931B2 (ja) 試験方法、通信デバイス、及び試験システム
US7420384B1 (en) Testing of a system-on-a-chip having a programmable section and a plurality of high-speed interfaces
US6996032B2 (en) BIST circuit for measuring path delay in an IC
US7275195B2 (en) Programmable built-in self-test circuit for serializer/deserializer circuits and method
US7860472B2 (en) Receiver circuit and receiver circuit testing method
US7136773B2 (en) Testing apparatus and testing method
US20050193290A1 (en) Built-in self test method and apparatus for jitter transfer, jitter tolerance, and FIFO data buffer
WO2001073465A2 (en) Apparatus and method for built-in self-test of a data communications system
US8081723B1 (en) Serial data signal eye width estimator methods and apparatus
US7379395B2 (en) Precise time measurement apparatus and method
US20100283480A1 (en) Test apparatus, test method, and device
US7017098B2 (en) Built-in self-test for multi-channel transceivers without data alignment
JP2009042230A (ja) 試験装置
KR20090111324A (ko) 시험 장치 및 전자 디바이스
JP4257830B2 (ja) データ送受信装置
JP2005233933A (ja) 組合せ試験方法及び試験装置
JPH10288653A (ja) ジッタ測定方法及び半導体試験装置
US7834639B2 (en) Jitter injection circuit, pattern generator, test apparatus, and electronic device
US6883127B2 (en) Comparison circuit and method for verification of scan data
WO2008047682A1 (fr) Dispositif et procede d'etalonnage et equipement d'essai
US7801205B2 (en) Jitter injection circuit, electronics device, and test apparatus
US8093919B2 (en) Test circuit, method, and semiconductor device
US20080082880A1 (en) Method of testing high-speed ic with low-speed ic tester
JP5243340B2 (ja) 試験装置および試験方法
JPH0993228A (ja) ビット誤り測定回路

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200480021884.3

Country of ref document: CN

AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2005512533

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 11335906

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 1020067002459

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 2004748124

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 2004748124

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 11335906

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 1020067002459

Country of ref document: KR