KR20090111324A - 시험 장치 및 전자 디바이스 - Google Patents

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다이스케 와타나베
토시유키 오카야스
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가부시키가이샤 어드밴티스트
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Abstract

디바이스 내부의 내부 회로와 디바이스 외부 사이에서 신호를 전달하는 외부 인터페이스 회로를 구비하는 피시험 디바이스를 시험하는 시험 장치에 있어서, 외부 인터페이스 회로를 시험하기 위한 시험 패턴을 외부 인터페이스 회로에 입력하는 패턴 발생부와, 외부 인터페이스 회로가 시험 패턴을 반환하여 출력시키게 하는 인터페이스 제어부와, 외부 인터페이스 회로가 반환하여 출력하는 시험 패턴에 기초해 외부 인터페이스 회로의 양부를 판정하는 인터페이스 판정부를 구비하는 시험 장치를 제공한다.
Figure P1020097016918
시험 장치, 전자 디바이스, 외부 인터페이스 회로, 시험 패턴, 인터페이스 판정부

Description

시험 장치 및 전자 디바이스{TESTING APPARATUS AND ELECTRONIC DEVICE}
본 발명은 시험 장치 및 전자 디바이스에 관한 것이다. 특히, 본 발명은 고속으로 동작하는 인터페이스 회로를 구비하는 전자 디바이스 및 해당 전자 디바이스를 시험하는 시험 장치에 관한 것이다. 본 출원은 다음의 일본출원에 관련한다. 문헌의 참조에 의한 편입이 인정되는 지정국에 대해서는 하기의 출원에 기재된 내용을 참조해 본 출원에 편입하고 본 출원의 일부로 한다.
1. 특허출원 2007-08969 출원일 2007년 03월 29일
반도체 회로 등의 디바이스를 시험하는 항목으로 전자 디바이스의 실제 동작속도에 따른 주파수의 시험 신호를 이용한 시험을 생각할 수 있다. 이 경우, 전자 디바이스의 시험 장치는 전자 디바이스의 실제 동작속도에 따른 주파수의 테스트 패턴을 전자 디바이스에 입력해서 전자 디바이스의 출력 신호의 논리값 패턴을 해당 신호의 주파수에 따른 속도로 검출하여 기대값 패턴과 논리 비교한다.
이러한 시험 장치로 패턴 발생기, 타이밍 발생기, 파형 성형기, 드라이버, 콤퍼레이터 및 논리 비교기를 구비하는 시험 장치를 생각할 수 있다(예를 들어, 특허문헌 1 참조). 패턴 발생기는 테스트 패턴이 가져야 하는 논리값 패턴을 생성한다. 타이밍 발생기는 논리값 패턴의 타이밍 정보를 생성한다. 파형 성형기 및 드 라이버는 논리값 패턴 및 타이밍 정보에 기초해 전자 디바이스에 입력할 시험 신호를 생성한다.
예를 들어, 타이밍 발생기는 테스트 패턴의 비트 레이트를 규정하는 타이밍 신호를 생성한다. 파형 성형기는 패턴 발생기가 생성한 논리값 패턴에 기초해 해당 비트 레이트로 논리값이 천이하는 테스트 패턴을 생성한다. 드라이버는 파형 성형기가 생성한 테스트 패턴의 각 논리값에 따른 전압을 출력한다. 패턴 발생기로, 예를 들어, 알고리즘 패턴 발생기(ALPG)를 이용함으로써 임의의 논리값 패턴을 갖는 테스트 패턴을 생성할 수 있다.
전자 디바이스의 인터페이스 회로는 시험 장치로부터의 시험 신호를 수취한다. 인터페이스 회로는 시험 신호를 전자 디바이스의 내부 회로에 입력해 내부 회로의 출력 신호를 시험 장치에 출력한다.
시험 장치의 콤퍼레이터는 인터페이스 회로에서 수취한 출력 신호의 논리값 패턴을 검출한다. 논리 비교기는 콤퍼레이터가 검출한 논리값 패턴과 소정의 기대값 패턴이 일치하는지 여부를 검출한다. 이에 의해, 전자 디바이스의 인터페이스 회로 및 내부 회로가 정상적으로 동작하고 있는지 여부를 판정할 수 있다.
[특허문헌 1]특개2001-222897호 공보
[발명이 해결하고자 하는 과제]
최근, 전자 디바이스의 고속화가 현저하다. 고속으로 동작하는 전자 디바이스를 실제 동작속도로 시험하는 경우, 고속으로 동작하는 패턴 발생기를 이용하는 것을 생각할 수 있다. 예를 들어, GHz대에서 실제 동작하는 전자 디바이스를 시험하는 경우 GHz대에서 동작하는 패턴 발생기를 이용한다. 그러나, 종래의 시험 장치에 설치되어 있는 알고리즘 패턴 발생기 등의 패턴 발생기를 GHz대와 같이 고주파대에서 동작시키는 것은 곤란하다.
또한, 복수의 패턴 발생기를 준비해 각각의 패턴 발생기의 출력을 멀티플렉스함으로써 고주파의 테스트 패턴을 생성하는 것도 생각할 수 있다. 하지만 이 경우 시험 장치의 회로 규모가 증대한다.
이 때문에, 본 발명의 일 측면에서는 상기 과제를 해결하는 시험 장치 및 전자 디바이스를 제공하는 것을 목적으로 한다. 이 목적은 청구범위에서의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한, 종속항은 본 발명의 추가적인 유리한 구체예를 규정한다.
[과제를 해결하기 위한 수단]
상기 문제를 해결하기 위해 본 발명의 제1 형태에서는, 디바이스 내부의 내부 회로와 디바이스 외부 사이에서 신호를 전달하는 외부 인터페이스 회로를 구비하는 피시험 디바이스를 시험하는 시험 장치에 있어서, 외부 인터페이스 회로를 시험하기 위한 시험 패턴을 외부 인터페이스 회로에 입력하는 패턴 발생부와, 외부 인터페이스 회로가 시험 패턴을 반환하여 출력시키게 하는 인터페이스 제어부와, 외부 인터페이스 회로가 반환하여 출력하는 시험 패턴에 기초해 외부 인터페이스 회로의 양부를 판정하는 인터페이스 판정부를 구비하는 시험 장치를 제공한다.
본 발명의 제2 형태에서는, 내부 회로와 복수의 입출력 핀을 가지며, 디바이스 외부 및 내부 회로 사이에서 신호를 전달하는 외부 인터페이스 회로와 각각의 입출력 핀을 내부 회로 또는 다른 입출력 핀 중 어디에 접속할지를 전환하는 전환부를 구비하는 전자 디바이스를 제공한다.
또한, 상기 발명의 개요는 본 발명의 필요한 특징 모두를 열거한 것이 아니며 이들 특징군의 서브컴비네이션도 발명이 될 수 있다.
[발명의 효과]
본 발명에 의하면 고속으로 동작하는 피시험 디바이스의 외부 인터페이스 회로를 저비용의 장치로 시험할 수 있다. 또한, 외부 인터페이스 회로를 시험하는 경우에 외부 인터페이스 회로를 내부 회로 등에서 분리하기 때문에 외부 인터페이스 회로의 시험을 내부 회로 등의 시험과 병행해서 수행할 수 있다. 예를 들어, 내장 셀프 테스트 회로를 이용해 내부 회로를 시험함으로써 외부 인터페이스 회로 및 내부 회로의 시험을 병행해서 수행할 수 있다. 이 때문에, 시험시간을 단축할 수 있다.
도 1은 본 발명의 일 실시형태에 관한 시험 장치(100)의 구성의 일 예를 나타낸 도면이다.
도 2는 시험 장치(100)의 동작의 일 예를 나타낸 도면이다.
도 3은 인터페이스 시험부(110) 및 외부 인터페이스 회로(210)의 구성의 일 예를 나타낸 도면이다.
도 4는 복수의 입출력 핀(202)에 대응해서 설치되는 복수의 입출력 회 로(120)의 구성의 일 예를 나타낸 도면이다.
도 5는 패턴 발생부(114) 및 인터페이스 판정부(118)의 구성의 일 예를 나타낸 도면이다. 도 5(a)는 패턴 발생부(114)의 구성의 일 예를 나타낸 도면이며, 도 5(b)는 인터페이스 판정부(118)의 구성의 일 예를 나타낸 도면이다.
도 6은 전원 시험부(150)의 구성의 일 예를 나타낸 도면이다.
<부호의 설명>
100 시험 장치
110 인터페이스 시험부
112 인터페이스 제어부
114 패턴 발생부
116 타이밍 발생부
118 인터페이스 판정부
120 입출력 회로
122 드라이버
124 콤퍼레이터
126 스위치
128 시프트 레지스터
130 스캔 시험부
132 가산부
134 시프트 레지스터
136 가산부
138 일치 검출부
140 BIST 시험부
150 전원 시험부
152 전원 판정부
154 전력 측정부
160 전원 공급부
170 결과 처리부
200 피시험 디바이스
202 입출력 핀
204 스캔 핀
206 BIST 핀
208 전원 핀
209 제어 핀
210 인터페이스 회로
212 버퍼 메모리
214 전환부
216 스위치
220 내부 인터페이스 회로
230 내부 회로
240 내장 셀프 테스트 회로
250 전원부
[발명을 실시하기 위한 최선의 형태]
이하, 발명의 실시형태를 통해 본 발명의 일 측면을 설명하지만, 이하의 실시형태는 청구의 범위에 관한 발명을 한정하는 것이 아니며 실시형태에서 설명한 특징의 조합 모두가 발명의 해결 수단에 필수적이라고는 한정하지 않는다.
도 1은 본 발명의 일 실시형태에 관한 시험 장치(100)의 구성의 일 예를 나타낸 도면이다. 본 예에서의 시험 장치(100)는 반도체 회로 등의 피시험 디바이스(200)를 시험한다. 시험 장치(100)는 피시험 디바이스(200)의 외부 인터페이스 회로(210)를 내부 회로(230)에서 분리해서 시험함으로써 외부 인터페이스 회로(210)를 시험할 수 있는 간단한 시험 패턴을 생성한다. 또한, 내부 회로(230)의 시험은 피시험 디바이스(200)의 내부에 설치된 내장 셀프 테스트 회로(240)를 이용해 시험한다. 이에 의해 시험 장치(100)는 복잡한 논리값 패턴을 갖는 시험 패턴을 생성하지 않아도 고속으로 동작하는 피시험 디바이스(200)를 시험할 수 있다. 이 때문에 시험 장치(100)를 저비용으로 제공할 수 있다.
피시험 디바이스(200)는 외부 인터페이스 회로(210), 내부 인터페이스 회로(220), 내부 회로(230), 내장 셀프 테스트 회로(BIST, 240) 및 전원부(250)를 구비한다. 또한, 도 1에서는 입출력 핀(202), 스캔 핀(204), BIST 핀(206), 전원 핀(208)을 외부 인터페이스 회로(210)에서 분리해서 나타내고 있으나 입출력 핀(202), 스캔 핀(204), BIST 핀(206), 전원 핀(208)은 외부 인터페이스 회로(210)에 포함되어도 된다.
외부 인터페이스 회로(210)는 피시험 디바이스(200)의 내부 인터페이스 회로(220)와 디바이스 외부의 사이에 설치되어 신호를 전달한다. 예를 들어, 외부 인터페이스 회로(210)는 입출력 핀(202)이 외부에서 수취한 신호를 내부 인터페이스 회로(220)를 통해 내부 회로(230)에 입력해도 된다. 또한, 외부 인터페이스 회로(210)는 내부 회로(230)의 출력 신호를 내부 인터페이스 회로(220)를 통해 수취하고, 입출력 핀(202)에서 외부에 출력해도 된다.
내부 회로(230)는, 예를 들어, 입력되는 신호에 따라 동작하는 디지털 회로, 아날로그 회로 또는 이들이 혼재한 회로여도 된다. 내부 회로(230)는 내부 인터페이스 회로(220)에서 입력되는 신호에 따른 신호를 내부 인터페이스 회로(220)에 출력해도 된다. 또한, 내부 회로(230)는 내부 인터페이스 회로(220)에서 입력되는
데이터 신호를 격납하는 메모리 회로를 가져도 된다. 이 경우, 내부 회로(230)는 읽기 명령에 따라 겹납한 데이터를 내부 인터페이스 회로(220)에 출력해도 된다.
내부 인터페이스 회로(220)는 외부 인터페이스 회로(210) 및 내부 회로(230) 사이에서 신호를 전달한다. 예를 들어, 내부 회로(230)가 메모리 셀을 가지는 경우, 내부 인터페이스 회로(220)는 외부 인터페이스 회로(210)에서 데이터 입력의 취지의 명령, 입력해야 하는 데이터 및 입력해야 하는 어드레스를 수취해서 내부 회로(230)의 해당 어드레스에 해당 데이터를 입력해도 된다. 또한 외부 인터페이 스 회로(210)에서 데이터 읽기의 취지의 명령 및 데이터를 읽어야 하는 어드레스를 수취해서 내부 회로(230)의 해당 어드레스에 기억되어 있는 데이터를 읽어 외부 인터페이스 회로(210)에 출력해도 된다.
내부 인터페이스 회로(220)는 복수의 입출력 핀(202) 및 내부 회로(230) 사이를 접속하는 각각의 전송경로 상에 각각 플립플롭을 가져도 된다. 플립플롭은 전송경로를 전송하는 신호의 논리값을 유지한다. 이들 플립플롭은 입출력 핀(202) 및 내부 회로(230)를 접속하는 전송경로와는 다른 스캔 패스로 종속 접속되어도 된다. 스캔 패스는 스캔 핀(204)과 접속된다.
내장 셀프 테스트 회로(240)는 내부 회로(230)를 시험한다. 예를 들어, 내장 셀프 테스트 회로(240)는 BIST 핀(206)에서 부여되는 제어 신호에 따라 내부 회로(230)를 시험한다. 내장 셀프 테스트 회로(240)는 미리 정해진 논리값 패턴을 갖는 시험 신호를 생성해서 내부 회로(230)에 공급해도 된다. 또한, 내장 셀프 테스트 회로(240)는 내부 회로(230)가 출력하는 신호의 논리값 패턴과 미리 정해진 기대값 패턴을 비교함으로써 내부 회로(230)의 양부를 판정해도 된다.
또한, 내장 셀프 테스트 회로(240)는 내부 회로(230)의 메모리 셀에 소정의 논리값을 격납하고 해당 메모리 셀이 격납한 논리값을 읽어도 된다. 이 때, 내장 셀프 테스트 회로(240)는 입력한 논리값과 읽은 논리값이 일치하는지 여부에 기초해 내부 회로(230)의 양부를 판정해도 된다. 또한 내장 셀프 테스트 회로(240)는 내부 회로(230)의 양부 판정 결과를 BIST 핀(206)을 통해 외부에 통지해도 된다.
또한, 내장 셀프 테스트 회로(240)의 기능은 상기 기능에 한정되지 않는다. 내장 셀프 테스트 회로(240)는 일반적으로 사용되는 이른바 BIST(Built In Self Test)회로여도 된다.
전원부(250)는 전원 핀(208)을 통해 외부에서 전원 전력을 수취한다. 전원부(250)는 해당 전원 전력을 외부 인터페이스 회로(210), 내부 인터페이스 회로(220), 내부 회로(230) 및 내장 셀프 테스트 회로(240)에 분배해도 된다.
시험 장치(100)는 인터페이스 시험부(110), BIST 시험부(140), 스캔 시험부(130), 전원 시험부(150), 전원 공급부(160) 및 결과 처리부(170)를 구비한다. 인터페이스 시험부(110)는 외부 인터페이스 회로(210)를 시험한다.
예를 들어, 인터페이스 시험부(110)는 입출력 핀에 소정의 논리값 패턴을 갖는 시험 패턴을 입력한다. 또한, 인터페이스 시험부(110)는 외부 인터페이스 회로(210)에 해당 시험 패턴을 반환하여 출력시켜서 입출력 핀(202)에서 반환하여 출력되는 시험 패턴을 수취해도 된다. 인터페이스 시험부(110)는 수취한 시험 패턴의 논리값 패턴이 소정의 기대값 패턴과 일치하는지 여부에 기초해 외부 인터페이스 회로(210)의 양부를 판정해도 된다.
또한, 인터페이스 시험부(110)는 피시험 디바이스(200)의 실제 동작 주파수와 실질적으로 동일한 주파수의 시험 패턴을 생성해도 된다. 예를 들어, 인터페이스 시험부(110)는 GHz대의 주파수를 갖는 시험 패턴을 생성해도 된다. 이와 같이, 인터페이스 시험부(110)는 고주파수의 시험 패턴을 생성하기 때문에 고속으로 동작할 수 있는 것이 바람직하다.
여기에서, 인터페이스 시험부(110)는 내부 회로(230)를 시험하지 않기 때문 에 다양한 논리값 패턴을 갖는 시험 패턴을 생성하지 않아도 된다. 예를 들어, 인터페이스 시험부(110)는 후술하는 의사 랜덤 패턴을 시험 패턴으로 생성해도 된다. 이 경우, 인터페이스 시험부(110)는, 예를 들어, 임의의 패턴을 생성하는 알고리즘 패턴 발생기보다 고주파수의 시험 패턴을 생성할 수 있다. 이 때문에, 더욱 고속으로 동작하는 피시험 디바이스(200)의 외부 인터페이스 회로(210)를 시험할 수 있다.
또한, 외부 인터페이스 회로(210)를 시험하는 경우 인터페이스 시험부(110)는 외부 인터페이스 회로(210)와 내부 인터페이스 회로(220) 사이의 접속을 분리하는 것이 바람직하다. 이와 같은 처리에 의해 외부 인터페이스 회로(210)의 시험과 내부 인터페이스 회로(220) 또는 내부 회로(230)를 병행해서 시험할 수 있다.
스캔 시험부(130)는 내부 인터페이스 회로(220)의 스캔 패스에 접속된 플립플롭에 대해, 소정의 논리값 패턴을 순차적으로 입력함으로써 스캔 시험을 수행한다. 예를 들어, 스캔 패스의 양단은 2개의 스캔 핀(204)에 접속되어 있고, 스캔 시험부(130)는 한 쪽의 스캔 핀(204)에서 소정의 논리값 패턴을 입력하고 다른 쪽의 스캔 핀(204)에서 출력되는 논리값 패턴에 기초하여 스캔 패스의 양부를 판정해도 된다.
BIST 시험부(140)는 BIST 핀(206)을 통해 내장 셀프 테스트 회로(240)를 제어함으로써 내부 회로(230)를 시험한다. 예를 들어, BIST 시험부(140)는 내부 회로(230)를 시험한다는 취지의 제어 신호를 내장 셀프 테스트 회로(240)에 공급한다. 내장 셀프 테스트 회로(240)는 해당 제어 신호에 따라 내부 회로(230)에 대해 미리 정해진 측정 또는 시험을 수행하고 측정 결과 또는 시험 결과를 BIST 시험부(140)에 통지한다.
전원 공급부(160)는 피시험 디바이스(200)에 전원 전력을 공급한다. 예를 들어, 전원 공급부(160)는 피시험 디바이스(200)에 일정 전압의 전원 전력을 공급해도 되고, 또한, 일정 전류의 전원 전력을 공급해도 된다.
전원 시험부(150)는 피시험 디바이스(200)에 공급되는 전원 전력의 변동에 기초하여 피시험 디바이스(200)의 양부를 판정한다. 예를 들어, 전원 시험부(150)는 내장 셀프 테스트 회로(240)가 내부 회로(230)를 동작시키고 있는 상태에서의 전원 전력의 변동에 기초해 피시험 디바이스(200)의 양부를 판정해도 된다. 또한 전원 공급부(160)가 일정 전압의 전원 전력을 공급하고 있는 경우, 전원 시험부(150)는 전원 전력의 전류 변동을 검출해도 된다. 또한 전원 공급부(160)가 일정 전류의 전원 전력을 공급하고 있는 경우, 전원 시험부(150)는 전원 전력의 전압변동을 검출해도 된다. 또한, 전원 시험부(150)는 내부 회로(230)가 정지 상태인 경우의 전원 전력의 변동을 검출해도 된다.
결과 처리부(170)는 인터페이스 시험부(110), 스캔 시험부(130), BIST 시험부(140) 및 전원 시험부(150)에서의 판정 결과에 기초해 피시험 디바이스(200)의 양부를 판정한다. 예를 들어, 결과 처리부(170)는 인터페이스 시험부(110), 스캔 시험부(130), BIST 시험부(140) 및 전원 시험부(150) 중 어느 것에서도 불량이 검출되지 않은 경우에, 피시험 디바이스(200)를 양품으로 판정해도 된다. 또한 시험 장치(100)가 인터페이스 시험부(110), 스캔 시험부(130), BIST 시험부(140) 및 전 원 시험부(150) 중 어느 하나 또는 복수에서의 시험을 수행하지 않는 경우, 결과 처리부(170)는 인터페이스 시험부(110), 스캔 시험부(130), BIST 시험부(140) 및 전원 시험부(150) 중 시험에 사용된 시험부에서의 판정 결과에 기초해 피시험 디바이스(200)의 양부를 판정해도 된다.
이상에서 설명한 바와 같이 본 예에서의 시험 장치(100)에 의하면 고속으로 동작하는 피시험 디바이스(200)의 외부 인터페이스 회로(210)를 저비용으로 시험할 수 있다. 또한 외부 인터페이스 회로(210)의 시험과 다른 시험을 병행해서 수행할 수 있다.
도 2는 시험 장치(100)의 동작의 일 예를 나타낸 도면이다. 상술한 바와 같이 시험 장치(100)는 복수의 시험 항목을 병행해서 수행해도 된다. 예를 들어, 시험 장치(100)는 인터페이스 시험(IF 시험)과 BIST 시험 등의 다른 시험을 병행해서 수행해도 된다. 또한 전원 시험(DC 시험)과 BIST 시험을 병행해서 수행해도 된다. 또한, 예를 들어, 도 2에 나타낸 바와 같이 시험 장치(100)는 전원시험(DC시험) 및 인터페이스 시험(IF 시험)을 순서대로 수행하고 전원 시험 및 인터페이스 시험에 병행해서 BIST 시험 및 스캔 시험을 순서대로 수행해도 된다. 이와 같은 동작에 의해 이들 시험 항목을 순차적으로 수행하는 경우에 비해 시험시간을 반감시킬 수 있다.
도 3은 인터페이스 시험부(110) 및 외부 인터페이스 회로(210)의 구성의 일 예를 나타낸 도면이다. 외부 인터페이스 회로(210)는 복수의 입출력 핀(202), 제어 핀(209), 복수의 버퍼 메모리(212) 및 전환부(214)를 갖는다. 복수의 버퍼 메 모리(212)는 복수의 입출력 핀(202)과 일대일로 대응해서 설치되고 대응하는 입출력 핀(202)과 내부 인터페이스 회로(220) 사이에 설치된다.
각각의 버퍼 메모리(212)는 대응하는 입출력 핀(202)에서 입력되는 데이터를 격납해서 내부 인터페이스 회로(220)에 출력해도 된다. 또한, 내부 인터페이스 회로(220)에서 입력되는 데이터를 격납해서 대응하는 입출력 핀(202)에 출력해도 된다. 또한, 외부 인터페이스 회로(210)는 버퍼 메모리(212)를 대신해 입출력 핀(202)과 내부 인터페이스 회로(220) 사이를 전송하는 신호의 파형을 정형하는 버퍼를 가져도 된다.
전환부(214)는 입출력 핀(202) 및 내부 회로(230) 사이에 설치된다. 본 예의 전환부(214)는 버퍼 메모리(212) 및 내부 인터페이스 회로(220) 사이에 설치된다. 전환부(214)는 각각의 입출력 핀(202)을 내부 회로(230)에 접속할지 또는 다른 입출력 핀(202)에 접속할지를 전환한다.
예를 들어, 전환부(214)는 외부 인터페이스 회로(210)를 시험한다는 취지의 통지(예를 들어, 전환 제어 신호)를 외부의 시험 장치(100)에서 받은 경우, 시험 장치(100)에서 시험 패턴을 수취해야 하는 입출력 핀(202-1)과 시험 장치(100)에 시험 패턴을 반환하여 출력해야 하는 입출력 핀(202-2)을 피시험 디바이스(200)의 내부에서 접속해도 된다. 또한 전환부(214)는 피시험 디바이스(200)의 실제 동작시에 각각의 입출력 핀(202)을 내부 회로(230)에 접속해도 된다.
본 예의 전환부(214)는 각각의 입출력 핀(202)에 대응하는 버퍼 메모리(212)를 내부 인터페이스 회로(220)에 접속할지 또는 다른 버퍼 메모리(212)를 통해 다 른 입출력 핀(202)에 접속할지를 전환한다. 전환부(214)는 복수의 입출력 핀(202)에 일대일로 대응해 복수의 스위치(216)를 가져도 된다.
각각의 스위치(216)는 대응하는 버퍼 메모리(212)를 내부 인터페이스 회로(220)에 접속할지 또는 다른 버퍼 메모리(212)에 접속할지를 전환한다. 또한, 전환부(214)는 입출력 핀(202) 및 버퍼 메모리(212) 사이에 설치되어도 된다. 이 경우, 각각의 스위치(216)는 대응하는 입출력 핀(202)을 버퍼 메모리(212)에 접속할지 또는 다른 입출력 핀(202)에 접속할지를 전환한다.
인터페이스 시험부(110)는 인터페이스 제어부(112) 및 입출력 회로(120)를 갖는다. 입출력 회로(120)는 패턴 발생부(114), 타이밍 발생부(116) 및 인터페이스 판정부(118)를 갖는다.
인터페이스 제어부(112)는 외부 인터페이스 회로(210)를 시험하는 경우에 제어 핀(209)을 통해 전환부(214)를 제어해서 외부 인터페이스 회로(210) 및 내부 인터페이스 회로(220) 사이에서 신호를 전송하는 접속 경로를 분리한다. 또한, 인터페이스 제어부(112)는 패턴 발생부(114)에서 시험 패턴이 입력되는 입출력 핀(202-1)과 시험 패턴을 반환하여 출력하는 입출력 핀(202-2)을 피시험 디바이스(200)의 내부에서 접속시킨다. 인터페이스 제어부(112)는 전환부(214)를 제어하는 전환 제어 신호를 제어 핀(209)을 통해 전환부(214)에 공급해도 된다.
예를 들어, 인터페이스 제어부(112)는 복수의 입출력 핀(202) 중 절반의 입출력 핀(202-1)과 나머지 절반의 입출력 핀(202-2)이 스위치(216)를 통해 일대일로 접속되도록 전환부(214)의 각각의 스위치(216)를 제어한다. 또한, 인터페이스 제 어부(112)는 입출력 핀(202-1)에 대응하는 버퍼 메모리(212)가 격납한 데이터를 입출력 핀(202-2)에서 출력시키도록 전환부(214)를 제어해도 된다.
패턴 발생부(114)는 각각의 입출력 핀(202-1)에 외부 인터페이스 회로(210)를 시험하는 시험 패턴을 입력한다. 인터페이스 제어부(112)가 상술한 바와 같이 전환부(214)를 제어함으로써 외부 인터페이스 회로(210)는 입력된 시험 패턴을 반환하여 각각의 입출력 핀(202-2)에서 출력한다. 즉, 인터페이스 제어부(112)는 외부 인터페이스 회로(210)에 시험 장치(100)에서 입력된 시험 패턴을 시험 장치(100)에 루프백시킨다.
패턴 발생부(114)는, 예를 들어, 의사 랜덤 패턴의 시험 패턴, 또는 일정 주기로 펄스를 갖는 시험 패턴 등과 같이 간단한 처리에 의해 생성할 수 있는 시험 패턴을 생성해도 된다. 이에 의해 패턴 발생부(114)는 고주파수의 시험 패턴을 생성할 수 있다. 이 때문에 고속으로 동작하는 피시험 디바이스(200)의 외부 인터페이스 회로(210)를 시험할 수 있다.
인터페이스 판정부(118)는 외부 인터페이스 회로(210)가 입출력 핀(202-2)에서 반환하여 출력하는 시험 패턴에 기초해 외부 인터페이스 회로(210)의 양부를 판정한다. 예를 들어, 인터페이스 판정부(118)는 외부 인터페이스 회로(210)가 출력하는 신호의 논리값을 부여되는 타이밍 신호에 따라 검출해도 된다. 또한, 검출한 논리값 패턴과 미리 정해진 기대값 패턴이 일치하는지 여부에 의해 외부 인터페이스 회로(210)의 양부를 판정해도 된다.
타이밍 발생부(116)는 패턴 발생부(114) 및 인터페이스 판정부(118)의 각각 에 타이밍 신호를 공급한다. 예를 들어, 타이밍 발생부(116)는 시험 패턴의 논리값이 천이하는 타이밍을 규정하는 타이밍 신호를 타이밍 발생부(116)에 공급해도 된다. 또한, 타이밍 발생부(116)는 외부 인터페이스 회로(210)가 출력하는 신호의 각 데이터 비트의 시간 방향의 개구의 대략 중앙에 위치하는 타이밍 신호를 인터페이스 판정부(118)에 공급해도 된다.
또한, 타이밍 발생부(116)는 패턴 발생부(114)에 공급하는 타이밍 신호에 지터를 인가해도 된다. 이 경우, 패턴 발생부(114)가 출력하는 시험 패턴에 지터가 인가되기 때문에 외부 인터페이스 회로(210)의 지터 시험을 수행할 수 있다.
예를 들어, 타이밍 발생부(116)는 타이밍 신호에 인가하는 지터의 진폭을 서서히 변화시켜도 된다. 그리고 인터페이스 판정부(118)는 인가되는 지터의 진폭마다 외부 인터페이스 회로(210)가 출력하는 신호의 논리값 패턴과 기대값 패턴이 일치하는지 여부를 판정해도 된다. 이에 의해, 외부 인터페이스 회로(210)에서의 지터 내력(耐力)을 판정할 수 있다.
또한, 인터페이스 판정부(118)는 외부 인터페이스 회로(210)가 출력하는 신호에 포함되는 지터의 진폭을 측정해도 된다. 이 경우 타이밍 발생부(116)는 외부 인터페이스 회로(210)가 출력하는 신호의 사이클마다 위상이 다른 복수의 타이밍 신호를 생성해도 된다. 또한 신호의 각 사이클에서 논리값의 천이를 검출하는 타이밍 신호의 위상의 불균일로 외부 인터페이스 회로(210)가 출력하는 지터의 진폭을 산출해도 된다. 시험 장치(100)는 패턴 발생부(114)에 공급하는 타이밍 신호에 인가한 지터 진폭과 인터페이스 판정부(118)가 측정한 지터 진폭의 비에 기초해 외 부 인터페이스 회로(210)의 지터 게인을 산출해도 된다.
또한, 패턴 발생부(114)는 논리값이 H 또는 L에 고정된 시험 패턴을 생성해도 된다. 시험 장치(100)는 외부 인터페이스 회로(210)에 입력하는 신호의 신호레벨과 외부 인터페이스 회로(210)가 출력하는 신호의 신호레벨에 기초해 외부 인터페이스 회로(210)에서의 신호레벨의 손실을 산출해도 된다.
또한, 도 3에서는 복수의 입출력 핀(202)에 대해 공통의 입출력 회로(120)를 나타냈으나, 인터페이스 시험부(110)는 복수의 입출력 핀(202)에 일대일로 대응해 복수의 입출력 회로(120)를 가져도 된다. 이 경우, 시험 패턴을 입력해야 하는 입출력 핀(202-1)에 대응하는 입출력 회로(120)의 패턴 발생부(114)가 대응하는 입출력 핀(202-1)에 시험 패턴을 입력한다. 또한, 시험 패턴을 반환하여 출력하는 입출력 핀(202-2)에 대응하는 입출력 회로(120)의 인터페이스 판정부(118)가 대응하는 입출력 핀(202-2)에서 출력되는 신호를 측정한다.
도 4는 복수의 입출력 핀(202)에 대응해서 설치되는 복수의 입출력 회로(120)의 구성의 일 예를 나타낸 도면이다. 또한, 도 4에서는 입출력 핀(202-1)에 대응하는 입출력 회로(120-1) 및 입출력 핀(202-2)에 대응하는 입출력 회로(120-2)를 각각 하나씩 나타냈으나, 인터페이스 시험부(110)는 복수의 입출력 핀(202-1)에 대응해서 복수의 입출력 회로(120-1)를 가져도 되고 복수의 입출력 핀(202-2)에 대응해서 복수의 입출력 회로(120-2)를 가져도 된다.
또한, 본 예에서의 입출력 회로(120-1 및 120－2)는 도 3에서 설명한 입출력 회로(120)의 구성에 더하여 드라이버(122), 콤퍼레이터(124) 및 스위치(126)를 갖 는다. 드라이버(122)는 패턴 발생부(114)가 출력하는 시험 패턴에 따른 신호를 형성해서 입출력 핀(202)에 공급한다. 예를 들어, 드라이버(122)에는 시험 패턴이 논리값 H를 나타내는 경우에 출력해야 하는 전압과 논리값 L을 나타내는 경우에 출력해야 하는 전압이 부여되고 시험 패턴의 논리값 패턴에 따른 전압파형을 출력한다.
콤퍼레이터(124)는 입출력 핀(202)이 출력하는 신호를 수취하고, 수취한 신호의 신호 레벨와 미리 정해진 참조 레벨를 비교한 비교 결과를 인터페이스 판정부(118)에 공급한다. 예를 들어, 콤퍼레이터(124)는 수취한 신호의 레벨이 참조 레벨보다 큰 경우에 논리값 H를 출력해서 수취한 신호의 레벨이 참조 레벨 이하인 경우에 논리값 L을 출력해도 된다. 인터페이스 판정부(118)는 콤퍼레이터(124)에서 수취한 비교 결과를 타이밍 발생부(116)에서 부여되는 타이밍 신호에 따라 취득함으로써 입출력 핀(202)이 출력하는 신호의 논리값 패턴을 취득해서 기대값 패턴과 비교한다.
스위치(126)는 콤퍼레이터(124)의 입력단을 입출력 핀(202)에 접속할지 여부를 전환한다. 본 예의 스위치(126)는 드라이버(122) 및 입출력 핀(202)을 접속하는 배선과 콤퍼레이터(124)의 입력단 사이에 설치되고 콤퍼레이터(124)의 입력단을 해당 배선에 접속할지 여부를 전환한다.
입출력 회로(120)가 시험 패턴을 입력해야 하는 입출력 핀(202-1)에 접속되는 경우, 스위치(126)는 콤퍼레이터(124)를 입출력 핀(202-1)에서 분리해서 드라이버(122)가 출력하는 신호를 입출력 핀(202-1)에 공급시킨다. 또한 입출력 회 로(120)가 시험 패턴을 반환하여 출력해야 하는 입출력 핀(202-2)에 접속되는 경우, 스위치(126)는 콤퍼레이터(124)를 입출력 핀(202-2)에 접속해서 입출력 핀(202-2)이 출력하는 신호를 콤퍼레이터(124)에 공급시킨다.
본 예에서는 입출력 회로(120-1)의 스위치(126)는 콤퍼레이터(124)를 입출력 핀(202-1)에서 분리한다. 또한, 입출력 회로(120-1)의 패턴 발생부(114)는 시험 패턴을 출력한다.
입출력 회로(120-2)의 스위치(126)는 콤퍼레이터(124)를 입출력 핀(202-2)에 접속한다. 입출력 회로(120-2)의 드라이버(122)는 시험 패턴을 출력하지 않고, 콤퍼레이터(124)는 입출력 핀(202-2)에서 반환하여 출력되는 시험 패턴을 측정한다.
도 5는 패턴 발생부(114) 및 인터페이스 판정부(118)의 구성의 일 예를 나타낸 도면이다. 도 5(a)는 패턴 발생부(114)의 구성의 일 예를 나타낸 도면이며, 도 5(b)는 인터페이스 판정부(118)의 구성의 일 예를 나타낸 도면이다.
패턴 발생부(114)는 시프트 레지스터(128) 및 가산부(132)를 가지며, 의사 랜덤 패턴을 시험 패턴으로 생성한다. 시프트 레지스터(128)는 종속접속된 복수의 레지스터를 갖는다. 각각의 레지스터에는 타이밍 발생부(116)가 생성한 타이밍 신호가 분기되어 부여되어도 된다. 각각의 레지스터는 전단의 레지스터가 출력하는 논리값을 부여하는 타이밍 신호에 따라 입력해서 격납하고 격납한 논리값을 출력한다.
가산부(132)는 복수의 레지스터가 출력하는 논리값을 가산해서 처음 단의 레지스터에 입력한다. 본 예의 가산부(132)는 최종 단의 레지스터가 출력하는 논리 값과 그 전단의 레지스터가 출력하는 논리값을 가산해서 처음 단의 레지스터에 입력한다. 여기에서, 가산부(132)에서의 가산이란 논리합을 구하는 처리이어도 된다. 이와 같은 구성에 의해, 패턴 발생부(114)는 각각의 레지스터가 격납하는 초기값 및 가산부(132)가 어느 레지스터의 출력의 논리값을 가산할지에 따른 의사 랜덤 패턴을 생성할 수 있다.
또한, 적어도 하나의 레지스터에는 초기값으로 논리값 H가 격납되고, 적어도 하나의 레지스터에는 초기값으로 논리값 L이 격납된다. 또한, 가산부(132)는 3 이상의 레지스터가 출력하는 논리값의 논리합을 처음 단의 레지스터에 입력해도 된다.
또한, 패턴 발생부(114)는 생성해야 하는 의사 랜덤 패턴에 따라 각각의 레지스터에 격납하는 초기값을 설정하는 초기 설정부를 더 가져도 된다. 또한, 패턴 발생부(114)는 생성해야 하는 의사 랜덤 패턴에 따라 각각의 레지스터의 출력을 가산부(132)에 입력할 지의 여부를 전환하는 선택부를 더 가져도 된다. 또한, 패턴 발생부(114)는 생성해야 하는 의사 랜덤 패턴에 따라 시프트 레지스터(128)의 단수를 제어하는 단수 제어부를 추가로 가져도 된다. 예를 들어, 단수 제어부는 어느 레지스터의 출력을 드라이버(122)에 입력할지를 선택함으로써 시프트 레지스터(128)의 단수를 조정해도 된다. 이 경우, 가산부(132)에는 드라이버(122)에 접속되는 레지스터보다 후단에 설치된 레지스터가 접속되지 않는 것이 바람직하다.
이와 같은 구성에 의해, 패턴 발생부(114)는 간단한 구성에 의해 복수 종류의 의사 랜덤 패턴을 생성할 수 있다. 또한 복잡한 연산을 필요로 하지 않기 때문 에 패턴 발생부(114)는 고주파수의 시험 패턴을 생성할 수 있다.
인터페이스 판정부(118)는 패턴 발생부(114)가 출력한 시험 패턴과 외부 인터페이스 회로(210)가 반환하여 출력하는 논리값 패턴이 일치하는지 여부를 판정한다. 본 예에서의 인터페이스 판정부(118)는 콤퍼레이터(124)에 의해 검출된 논리값 패턴이 패턴 발생부(114)가 생성한 의사 랜덤 패턴과 일치하는지 여부를 판정한다.
패턴 발생부(114)가 생성하는 시험 패턴은 시프트 레지스터(128) 및 가산부(132)의 구성과 시프트 레지스터(128)의 각각의 레지스터가 격납하는 초기값에 의해 정해진다. 본 예에서의 인터페이스 판정부(118)는 패턴 발생부(114)가 갖는 시프트 레지스터(128) 및 가산부(132)와 같은 구성의 회로를 가짐으로써 패턴 발생부(114)가 생성한 시험 패턴을 재현해 콤퍼레이터(124)가 검출한 논리값 패턴과 비교한다.
인터페이스 판정부(118)는 시프트 레지스터(134), 가산부(136) 및 일치 검출부(138)를 갖는다. 시프트 레지스터(134) 및 가산부(136)는 패턴 발생부(114)의 시프트 레지스터(128) 및 가산부(132)와 동일한 구성이어도 된다. 즉, 시프트 레지스터(134)는 시프트 레지스터(128)와 동일한 단수의 레지스터를 가져도 된다. 다만, 시프트 레지스터(134)의 초단의 레지스터에는 콤퍼레이터(124)가 출력하는 논리값이 순차적으로 입력된다. 또한, 시프트 레지스터(134)의 각각의 레지스터에는 시프트 레지스터(128)의 각각의 레지스터에 부여되는 클록신호와 동일 주기의 클록신호를 부여해도 된다.
또한, 가산부(136)는 시프트 레지스터(128)에서 가산부(132)와 접속되는 레지스터를 대응하는 시프트 레지스터(134)에서의 레지스터와 접속되어도 된다. 다만, 인터페이스 판정부(118)에서의 가산부(136)의 연산 결과는 시프트 레지스터(134)의 처음 단의 레지스터에는 입력되지 않고, 일치 검출부(138)에 입력된다.
일치 검출부(138)는 가산부(136)에서 수취하는 논리값과 시프트 레지스터(134)의 처음 단의 레지스터에 입력되는 논리값이 일치하는지 여부를 검출한다. 일치 검출부(138)는, 예를 들어, 배타적 논리합 회로이어도 된다.
콤퍼레이터(124)가 출력하는 논리값이 시프트 레지스터(134)에 순차적으로 입력되고 시프트 레지스터(134)의 각각의 레지스터가 격납하는 초기값이 모두 없어진 경우, 가산부(136)가 출력하는 논리값은 시프트 레지스터(134)에 다음에 입력되어야 하는 논리값을 나타낸다. 즉, 시프트 레지스터(134)의 각각의 레지스터가 격납하는 초기값이 모두 없어진 후에, 미리 시프트 레지스터(134)에 입력된 논리값 패턴이 패턴 발생부(114)가 생성한 의사 랜덤 패턴과 일치하는 경우 가산부(136)가 출력하는 논리값은 패턴 발생부(114)가 생성하는 의사 랜덤 패턴에서의 다음의 논리값과 일치한다.
이 때문에 시프트 레지스터(134)에 입력되는 논리값과 가산부(136)가 출력하는 논리값을 비교함으로써 외부 인터페이스 회로(210)가 정상적으로 동작하고 있는지 여부를 판정할 수 있다. 즉, 외부 인터페이스 회로(210)가 입력된 시험 패턴과 동일한 논리값 패턴을 반환하여 출력했는지 여부를 판정할 수 있다.
이와 같은 구성에 의해, 의사 랜덤 패턴을 시험 패턴으로 이용한 경우에 기 대값 패턴을 용이하게 생성할 수 있다. 또한, 패턴 발생부(114)와 동일한 구성을 이용해 기대값 패턴을 생성하기 때문에, 패턴 발생부(114)와 동등한 동작 속도로 기대값 패턴을 생성할 수 있다. 또한, 시프트 레지스터(134)에 입력되는 논리값과 가산부(136)가 출력하는 논리값은 동기되어 있기 때문에 외부 인터페이스 회로(210)에서의 전송 지연량 등을 고려하지 않고 논리값 패턴을 비교할 수 있다.
예를 들어, 패턴 발생부(114)가 출력하는 시험 패턴을 인터페이스 판정부(118)에 분기해서 입력해 해당 시험 패턴을 기대값 패턴으로 이용하는 경우에는 외부 인터페이스 회로(210) 등에서의 전송지연량에 따라 기대값 패턴의 위상을 시프트시켜서 논리값 패턴을 비교한다. 이에 대해, 본 예에서의 인터페이스 판정부(118)에서는 미리 입력된 논리값 패턴에 기초해 다음에 입력되어야 하는 논리값(기대값)을 생성하기 때문에 기대값 패턴을 입력되는 논리값 패턴에 동기해서 생성할 수 있다. 이 때문에 전송 지연량 등을 고려하지 않고 논리값 패턴과 기대값 패턴을 비교할 수 있다.
도 6은 전원 시험부(150)의 구성의 일 예를 나타낸 도면이다. 전원 시험부(150)는 전원 판정부(152) 및 전력 측정부(154)를 갖는다. 전력 측정부(154)는 전원 공급부(160)에서 피시험 디바이스(200)에 공급되는 전원 전력을 측정한다. 전원 공급부(160)는 내부 회로(230)의 시험과 병행해서 피시험 디바이스(200)에 전원 전력을 공급해도 된다. 전력 측정부(154)는, 상술한 바와 같이, 전원 전압을 측정해도 되고 전원 전류를 측정해도 된다.
전원 판정부(152)는 전력 측정부(154)가 측정한 전원 전력에 기초해 피시험 디바이스(200)의 양부를 판정한다. 예를 들어, 전원 판정부(152)는 전력 측정부(154)가 측정한 전원 전압 또는 전원 전류가 미리 정해진 범위 내에서의 추이 여부에 기초해 피시험 디바이스(200)의 양부를 판정해도 된다.
전원 시험부(150)는 상술한 시험을 내부 회로(230)의 시험 또는 스캔 시험과 병행해서 수행해도 된다. 또한, 외부 인터페이스 회로(210)의 시험과 병행해서 수행해도 된다.
이상에서 설명한 바와 같이 시험 장치(100)에 의하면 고속으로 동작하는 피시험 디바이스(200)의 외부 인터페이스 회로(210)를 저비용의 장치로 시험할 수 있다. 또한 외부 인터페이스 회로(210)를 시험하는 경우에 외부 인터페이스 회로(210)를 내부 회로(230) 등에서 분리하기 때문에 외부 인터페이스 회로(210)의 시험을 내부 회로(230) 등의 시험과 병행해서 수행할 수 있다. 예를 들어, 내장 셀프 테스트 회로(240)를 이용해 내부 회로(230)를 시험함으로써 외부 인터페이스 회로(210) 및 내부 회로(230)의 시험을 병행해서 행할 수 있다. 이 때문에 시험시간을 단축시킬 수 있다.
이상, 본 발명을 실시 형태를 이용해 설명했으나 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에 한정되지는 않는다. 상기 실시 형태에 다양한 변경 또는 개선을 할 수 있다는 것은 당업자에게는 자명하다. 이와 같은 변경 또는 개선을 한 형태도 본 발명의 기술적 범위에 포함될 수 있음이 청구의 범위의 기재로부터 명백하다.

Claims (13)

  1. 디바이스 내부의 내부 회로와 디바이스 외부 사이에서 신호를 전달하는 외부 인터페이스 회로를 구비하는 피시험 디바이스를 시험하는 시험 장치에 있어서,
    상기 외부 인터페이스 회로를 시험하기 위한 시험 패턴을 상기 외부 인터페이스 회로에 입력하는 패턴 발생부;
    상기 외부 인터페이스 회로가 상기 시험 패턴을 반환하여 출력시키게 하는 인터페이스 제어부;
    상기 외부 인터페이스 회로가 반환하여 출력하는 상기 시험 패턴에 기초해 상기 외부 인터페이스 회로의 양부를 판정하는 인터페이스 판정부;
    를 구비하는 시험 장치.
  2. 제1항에 있어서,
    상기 외부 인터페이스 회로는, 복수의 입출력 핀을 포함하며,
    상기 인터페이스 제어부는, 상기 외부 인터페이스 회로를 시험하는 경우에 상기 패턴 발생부에서 상기 시험 패턴이 입력되는 상기 입출력 핀과 상기 시험 패턴을 반환하여 출력해야 하는 상기 입출력 핀을 상기 피시험 디바이스의 내부에서 접속시키는 시험 장치.
  3. 제1항에 있어서,
    상기 피시험 디바이스는 상기 내부 회로를 시험하는 내장 셀프 테스트 회로를 더 포함하고,
    상기 시험 장치는,
    상기 내장 셀프 테스트 회로를 제어해서 상기 내부 회로를 시험하는 BIST 시험부; 및
    상기 내부 회로 및 상기 외부 인터페이스 회로 중 어느 것에도 불량이 검출되지 않은 경우에 상기 피시험 디바이스를 양품으로 판정하는 결과 처리부;
    를 더 포함하는 시험 장치.
  4. 제3항에 있어서,
    상기 BIST 시험부는, 상기 외부 인터페이스 회로의 시험과 병행해서 상기 내부 회로를 시험하는 시험 장치.
  5. 제4항에 있어서,
    상기 인터페이스 제어부는 상기 외부 인터페이스 회로를 시험하는 경우에 상기 외부 인터페이스 회로와 상기 내부 회로 사이에서 신호를 전송하는 접속 경로를 분리하는 시험 장치.
  6. 제1항에 있어서,
    상기 내부 회로의 시험과 병행해서 상기 내부 회로에 전원 전력을 공급하는 전원 공급부;
    상기 전원 공급부에서 상기 피시험 디바이스에 공급되는 상기 전원 전력을 측정하는 전력 측정부; 및
    상기 전력 측정부가 측정한 상기 전원 전력에 기초해 상기 피시험 디바이스의 양부를 판정하는 전원 판정부;
    를 더 포함하는 시험 장치.
  7. 제1항에 있어서,
    상기 패턴 발생부는, 의사 랜덤 패턴을 상기 시험 패턴으로 생성하고,
    상기 인터페이스 판정부는, 상기 패턴 발생부가 출력한 상기 의사 랜덤 패턴과, 상기 외부 인터페이스 회로가 반환하여 출력하는 논리값 패턴이 일치하는지 여부를 판정하는 시험 장치.
  8. 제2항에 있어서,
    상기 외부 인터페이스 회로는, 상기 복수의 입출력 핀에 일대일로 대응해 설치되고 대응하는 상기 입출력 핀에 외부에서 입력된 데이터를 격납하는 복수의 버퍼 메모리를 포함하고,
    상기 인터페이스 제어부는, 상기 외부 인터페이스 회로를 시험하는 경우에 상기 시험 패턴이 입력되는 상기 입출력 핀에 대응하는 상기 버퍼 메모리가 격납한 데이터를 상기 시험 패턴을 반환하여 출력해야 하는 상기 입출력 핀을 통해 출력시 키는 시험 장치.
  9. 제2항에 있어서,
    상기 외부 인터페이스 회로는 각각의 상기 입출력 핀을 상기 내부 회로 또는 다른 상기 입출력 핀 중 어디에 접속할지를 전환하는 전환부를 더 포함하고,
    상기 인터페이스 제어부는 상기 외부 인터페이스 회로를 시험하는 경우에 상기 패턴 발생부에서 상기 시험 패턴이 입력되는 상기 입출력 핀과 상기 시험 패턴을 반환하여 출력해야 하는 상기 입출력 핀을 접속시키는 전환 제어 신호를 상기 전환부에 입력하는 시험 장치.
  10. 내부 회로;
    복수의 입출력 핀을 가지고 디바이스 외부 및 상기 내부 회로 사이에서 신호를 전달하는 외부 인터페이스 회로; 및
    각각의 상기 입출력 핀을 상기 내부 회로 또는 다른 상기 입출력 핀 중 어디에 접속할지를 전환하는 전환부;
    를 포함하는 전자 디바이스.
  11. 제10항에 있어서,
    상기 전환부는 상기 외부 인터페이스 회로를 시험한다는 취지의 통지를 외부의 시험 장치에서 받은 경우에 상기 시험 장치에서 시험 패턴을 수취해야 하는 상 기 입출력 핀과 상기 시험 장치에 상기 시험 패턴을 반환하여 출력해야 하는 상기 입출력 핀을 전자 디바이스의 내부에서 접속하는 전자 디바이스.
  12. 제11항에 있어서,
    상기 내부 회로를 시험하는 내장 셀프 테스트 회로를 더 포함하고,
    상기 전환부는 상기 내부 회로 및 상기 외부 인터페이스 회로를 병행해서 시험하는 경우에 상기 외부 인터페이스 회로와 상기 내부 회로를 분리하는 전자 디바이스.
  13. 제10항에 있어서,
    상기 내부 회로는 입력되는 데이터를 기억하는 메모리 셀을 포함하는 전자 디바이스.
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