JP2012013446A - ピンエレクトロニクス回路およびそれを用いた試験装置 - Google Patents

Abstract

【課題】伝送線路のシミュレーションモデルを簡易に抽出可能な試験装置を提供する。
【解決手段】Ｉ／ＯピンＰ_Ｉ／Ｏは、ＤＵＴと伝送線路２０を介して接続される。ドライバＤＲは、ＤＵＴに供給すべき試験信号を生成する。ドライバ側スイッチ２２および出力抵抗Ｒｏは、ドライバとＩ／ＯピンＰ_Ｉ／Ｏの間に直列に設けられる。コンパレータＣＰは、その入力端子がＩ／ＯピンＰ_Ｉ／Ｏと接続され、ＤＵＴからの信号のレベルを判定する。ショートスイッチ３４は、Ｉ／ＯピンＰ_Ｉ／Ｏと接地端子の間に設けられる。
【選択図】図２

Description

本発明は、ピンエレクトロニクス回路に関する。

半導体デバイス（以下、被試験デバイス：ＤＵＴともいう）を試験するために試験装置が利用される。試験装置は、多数のＤＵＴを同時に測定するために、数百〜数千チャンネルのピンエレクトロニクス回路を備える。図１は、一般的な試験装置の構成を示すブロック図である。試験装置１００２は、ピンエレクトロニクスボード１０１２と、図示しないパフォーマンスボードを備える。ピンエレクトロニクスボード１０１２とパフォーマンスボードの間は、コネクタ１６およびケーブル１８を介して接続される。パフォーマンスボードには、ＤＵＴを装着するためのソケットが設けられる。

ピンエレクトロニクスボード１０１２は、ＤＵＴに試験信号を出力するドライバＤＲと、ＤＵＴからの信号を受け、そのレベルを判定するコンパレータＣＰとを備える。ドライバＤＲおよびコンパレータＣＭＰは、ピンエレクトロニクスＩＣ（Integrated Circuit）１０１０に集積化されている。ピンエレクトロニクスＩＣ１０１０のＩ／ＯピンＰ_Ｉ／Ｏと、パフォーマンスボード側のある端子Ａとの間を、伝送線路２０と呼ぶ。

ドライバＤＲとコンパレータＣＰが、共通のＩ／ＯピンＰ_Ｉ／Ｏに接続される構成をＩ／Ｏシェアとも称する。Ｉ／Ｏシェアを実装するアーキテクチャでは、ドライバＤＲからＤＵＴに試験信号を出力する状態と、ＤＵＴからの信号をコンパレータＣＰによって受ける状態とが切りかえ可能となっている。このためにドライバ側スイッチ２２が、ドライバＤＲの出力端子とＩ／ＯピンＰ_Ｉ／Ｏの間に設けられる。ドライバ側スイッチ２２をオフすると、ドライバＤＲがＤＵＴおよびコンパレータＣＰと切り離される。

プログラマブルロード３０は、ＤＵＴから試験装置１００２を見た入力インピーダンスを変化させるために設けられる。ロード側スイッチ２４は、プログラマブルロード３０を伝送線路２０と接続し、または切り離すために設けられる。

試験装置１００２は、ピンエレクトロニクスボード１０１２に加えて、ＤＣ試験ユニット（ＰＭＵ：Parametric Measurement Unitともいう）３２を備える。ＤＣ試験ユニット３２は、ＤＵＴの直流特性、たとえばリーク電流などを測定するための直流（ＤＣ）試験を行う。

ピンエレクトロニクスＩＣ１０１０とコネクタ１６の間は、伝送線路（ストリップライン、マイクロストリップライン）１４ａ、１４ｂ、出力リレー２６を介して接続される。ＤＣ試験ユニット３２は、ＤＣリレー２８および伝送線路１４ｂを介してコネクタ１６と接続される。出力リレー２６およびＤＣリレー２８は、ＡＣ試験とＤＣ試験を切りかえるために設けられる。出力リレー２６がオン、ＤＣリレー２８がオフした状態では、ＤＵＴがピンエレクトロニクスＩＣ１０１０と接続され、ＡＣ試験が行われる。反対に出力リレー２６がオフ、ＤＣリレー２８がオンした状態では、ＤＵＴがＤＣ試験ユニット３２と接続され、ＤＣ試験が行われる。

以上が試験装置１００２の構成である。このような試験装置１００２を設計する際に、ピンエレクトロニクスＩＣ１０１０から出力される信号波形や、ＤＵＴからピンエレクトロニクスＩＣ１０１０に入力される信号波形を予測するために、
（１）ピンエレクトロニクスＩＣ１０１０と端子Ａとの間の伝送線路２０のデバイスモデル（シミュレーションモデル）
（２）端子ＢからピンエレクトロニクスＩＣ１０１０側を見た終端インピーダンス
が必要となる。これら２つを利用することにより、端子Ａ、Ｂにおける信号波形を予測することができる。

特開２００１−７４８１６号公報 特開平１０−８２８３７号公報

従来では、これらの情報を取得するために、大きく２つの手法がとられていた。
（第１の手法）
ピンエレクトロニクスボード１０１２の設計者は、それに利用した回路部品の特性を知っているため、ピンエレクトロニクスＩＣ１０１０および伝送線路２０と等価な等価回路モデルを作成することができる。ピンエレクトロニクスＩＣ１０１０および伝送線路２０の高周波特性（たとえばＳパラメータ）を実測し、等価回路モデルを測定された特性とマッチするようにフィッティングする。

一旦、等価回路モデルが作成できれば、ピンエレクトロニクスボード１０１２の回路構成、たとえば伝送線路１４ａの長さや幅、ケーブル１８の長さ、コネクタ１６の仕様などを設計変更した場合であっても、それに応じて回路パラメータを変更することにより、設計変更を反映させることができる。

ところがこの手法では、フィッティングの精度が等価回路モデルの形式に依存するところ、熟練の技術者であっても、良好なフィッティングが得られる等価回路モデルを作成することは難しい。また、フィッティングにも時間を要するという問題がある。

（第２の手法）
第２の手法は、等価回路モデルを用いず、ピンエレクトロニクスＩＣ１０１０および伝送線路２０の特性を直接測定し、それらを結合することにより、必要なシミュレーションモデルをえる。

具体的には、ピンエレクトロニクスＩＣ１０１０をピンエレクトロニクスボード１０１２から取り外し、伝送線路２０の両端間の特性（たとえばＳパラメータ）を測定する。続いて、Ｉ／ＯピンＰ_Ｉ／ＯからピンエレクトロニクスＩＣ１０１０の内部を見たインピーダンス（Ｓパラメータ）を測定する。２つのＳパラメータを結合することにより、必要なシミュレーションモデルを得ることができる。こうして得られたシミュレーションモデルは、実測値であるため、最も信頼性が高いといえる。

しかしながらこの手法では、シミュレーションモデルを作成するために、ピンエレクトロニクスＩＣ１０１０をピンエレクトロニクスボード１０１２から取り外す必要があり、不便である。またピンエレクトロニクスボード１０１２の設計を変更するたびに、ピンエレクトロニクスＩＣ１０１０を取り外して伝送線路２０を測定し直す必要がある。

本発明のある態様は係る課題に鑑みてなされたものであり、その例示的な目的のひとつは、伝送線路のシミュレーションモデルを簡易に抽出可能な試験装置の提供にある。

本発明のある態様はピンエレクトロニクス回路に関する。ピンエレクトロニクス回路は、被試験デバイスと伝送線路を介して接続される入出力ピンと、被試験デバイスに供給すべき試験信号を生成するドライバと、ドライバと入出力ピンの間に直列に設けられる出力抵抗およびドライバ側スイッチと、その入力端子が入出力ピンと接続され、被試験デバイスからの信号のレベルを判定するコンパレータと、入出力ピンと接地端子の間に設けられるショートスイッチと、を備え、ひとつの半導体チップに集積化される。

この態様によると、伝送線路の先の任意の点から、ピンエレクトロニクス回路を望んだインピーダンス（Ｓパラメータもしくは反射係数）を、
（１）ドライバ側スイッチ、ショートスイッチをともにオフしたハイインピーダンス状態
（２）ドライバ側スイッチをオン、ショートスイッチをオフした所定インピーダンス状態
（３）ドライバ側スイッチをオフ、ショートスイッチをオンした低インピーダンス状態
の３つで切りかえて測定できる。そして測定された結果を用いることにより、伝送線路からピンエレクトロニクス回路の入出力ピンの間のシミュレーションモデルを取得することができる。このようにして得られるシミュレーションモデルは実測値であるため、等価回路モデルを用いたフィッティングにより得られるモデルよりも正確である。また伝送線路を設計変更した場合であっても、ピンエレクトロニクスＩＣをピンエレクトロニクスボードから取り外す必要はなく、電気的に２つのスイッチの状態を切りかえてインピーダンスを再測定することにより、新たなシミュレーションモデルを得ることができる。

ショートスイッチは、入出力ピンの近傍に設けられてもよい。ショートスイッチを入出力ピンの最近傍に配置することにより、低インピーダンス状態をゼロに近づけることができる。

本発明の別の態様は、試験装置である。この試験装置は、被試験デバイスと伝送線路を介して接続される入出力ピンと、被試験デバイスに供給すべき試験信号を生成するドライバと、ドライバと入出力ピンの間に直列に設けられる出力抵抗およびドライバ側スイッチと、その入力端子が入出力ピンと接続され、被試験デバイスからの信号のレベルを判定するコンパレータと、入出力ピンと接地端子の間に設けられるショートスイッチと、を備える。

なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、シミュレーションモデルを簡易に抽出可能な試験装置を提供できる。

一般的な試験装置の構成を示すブロック図である。 実施の形態に係るピンエレクトロニクスＩＣを備える試験装置の構成を示す回路図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図２は、実施の形態に係るピンエレクトロニクスＩＣ１０を備える試験装置２の構成を示す回路図である。試験装置２は、ピンエレクトロニクスボード１２を備える。ピンエレクトロニクスボード１２のコネクタ１６は、ケーブル１８を介してパフォーマンスボード（不図示）と接続される。パフォーマンスボードには、ＤＵＴを装着するためのソケットが設けられる。

ピンエレクトロニクスボード１２は、Ｉ／Ｏシェアと称されるアーキテクチャで構成される。すなわちピンエレクトロニクスボード１２は、ＤＵＴに試験信号を出力するドライバＤＲと、ＤＵＴからの信号を受け、そのレベルを判定するコンパレータＣＰとが、共通のＩ／ＯピンＰ_Ｉ／Ｏを介してＤＵＴと接続される。ドライバＤＲおよびコンパレータＣＭＰは、ピンエレクトロニクスＩＣ１０と称されるひとつの半導体チップ上に集積化されている。ピンエレクトロニクスＩＣ１０のＩ／ＯピンＰ_Ｉ／Ｏと、パフォーマンスボード側のある端子Ａとの間を、伝送線路２０と呼ぶ。

Ｉ／Ｏシェアを実装するアーキテクチャでは、ドライバＤＲからＤＵＴに試験信号を出力する状態と、ＤＵＴからの信号をコンパレータＣＰによって受ける状態とが切りかえ可能となっている。このためにドライバ側スイッチ２２が、ドライバＤＲの出力端子とＩ／ＯピンＰ_Ｉ／Ｏの間に設けられる。ドライバ側スイッチ２２をオフすると、ドライバＤＲがＤＵＴおよびコンパレータＣＰと切り離される。ドライバＤＲとドライバ側スイッチ２２の間には、出力抵抗Ｒｏが設けられる。出力抵抗Ｒｏは、ピンエレクトロニクスＩＣ１０がＤＵＴからの信号を受信する際の終端抵抗としても機能し、たとえば５０Ωで設計される。

プログラマブルロード３０は、ＤＵＴから試験装置２を見た入力インピーダンスを変化させるために設けられる。ロード側スイッチ２４は、プログラマブルロード３０を伝送線路２０と接続し、または切り離すために設けられる。

さらにピンエレクトロニクスＩＣ１０は、ショートスイッチ３４を備える。ショートスイッチ３４は、Ｉ／ＯピンＰ_Ｉ／Ｏと接地端子の間に設けられる。ショートスイッチ３４は、それがオンした状態において、Ｉ／ＯピンＰ_Ｉ／Ｏのインピーダンスがなるべく小さく、好ましくは実質的にゼロとなるように、なるべくＩ／ＯピンＰ_Ｉ／Ｏの直近に配置される。

試験装置２は、ピンエレクトロニクスボード１２に加えて、ＤＣ試験ユニット（ＰＭＵ：Parametric Measurement Unitともいう）３２を備える。ＤＣ試験ユニット３２は、ＤＵＴの直流特性、たとえばリーク電流などを測定するための直流（ＤＣ）試験を行う。

ピンエレクトロニクスＩＣ１０とコネクタ１６の間は、伝送線路１４ａ、１４ｂ、出力リレー２６を介して接続される。ＤＣ試験ユニット３２は、ＤＣリレー２８および伝送線路１４ｂを介してコネクタ１６と接続される。出力リレー２６およびＤＣリレー２８は、ＡＣ試験とＤＣ試験を切りかえるために設けられる。出力リレー２６がオン、ＤＣリレー２８がオフした状態では、ＤＵＴがピンエレクトロニクスＩＣ１０と接続され、ＡＣ試験が行われる。反対に出力リレー２６がオフ、ＤＣリレー２８がオンした状態では、ＤＵＴがＤＣ試験ユニット３２と接続され、ＤＣ試験が行われる。

以上が試験装置２の構成である。このような試験装置２を設計する際に、ピンエレクトロニクスＩＣ１０１０から出力される信号波形や、ＤＵＴからピンエレクトロニクスＩＣ１０１０に入力される信号波形を予測するために、
（１）ピンエレクトロニクスＩＣ１０１０と端子Ａとの間の伝送線路２０のデバイスモデル（シミュレーションモデル）
（２）端子ＢからピンエレクトロニクスＩＣ１０１０側を見た終端インピーダンス
が必要となる。これら２つを利用することにより、端子Ａ、Ｂにおける信号波形を予測することができる。

この試験装置２によれば、上述のシミュレーションモデルを好適に取得できる。以下、シミュレーションモデルの測定方法を説明する。

任意の端子Ａから、ピンエレクトロニクスＩＣ１０側を見たインピーダンス（複素反射係数）Γ_２を、以下の３つの状態で測定する。測定は、出力リレー２６をオン、ＤＣリレー２８をオフの状態で行う。
（１） ハイインピーダンス状態（Ｈｉ−Ｚ）
ドライバ側スイッチ２２、ショートスイッチ３４、ロード側スイッチ２４をオフとし、ピンエレクトロニクスＩＣ１０をハイインピーダンス状態とする。このときの反射係数Γ２を測定し、その測定結果がΓ_{２・Ｏｐｅｎ}であるとする。
（２） ショート状態
ドライバ側スイッチ２２、ロード側スイッチ２４をオフ、ショートスイッチ３４をオンとし、ピンエレクトロニクスＩＣ１０をショート状態とする。このときの反射係数Γ２を測定し、その測定結果がΓ_{２・Ｓｈｏｒｔ}であるとする。
（３） 終端状態
ドライバ側スイッチ２２をオン、ロード側スイッチ２４、ショートスイッチ３４をオフとし、ピンエレクトロニクスＩＣ１０を５０Ω終端状態とする。このときの反射係数Γ２を測定し、その測定結果がΓ_{２・Ｔｅｒｍ}であるとする。

いま、ピンエレクトロニクスＩＣ１０の複素反射係数をΓ_１、伝送線路２０のＳパラメータの各要素をＳ_１１、Ｓ_１２、Ｓ_２１、Ｓ_２２と書くとする。端子ＡからピンエレクトロニクスＩＣ１０側を見た反射係数Γ_２は、Γ_１およびＳパラメータを用いて、
Γ_２＝Ｓ_１１＋Ｓ_１２Ｓ_２１Γ_１／（１−Ｓ_２２Γ_１） …（１）
で与えられる。オープン、ショート、５０Ω終端時のピンエレクトロニクスＩＣ１０の反射係数Γ_１は、理想的には以下の式（２）〜（４）で与えられる。
Γ_{１・Ｏｐｅｎ}＝１ …（２）
Γ_{１・Ｓｈｏｒｔ}＝−１ …（３）
Γ_{１・Ｔｅｒｍ}＝０ …（４）

この理想状態における端子Ａから見た反射係数Γ_２は、式（２）〜（４）をそれぞれ、式（１）に代入することにより得られ、それぞれ式（５）〜（７）で与えられる。
Γ_{２・Ｏｐｅｎ}＝Ｓ_１１＋Ｓ_１２Ｓ_２１／（１−Ｓ_２２） （５）
Γ_{２・Ｓｈｏｒｔ}＝Ｓ_１１−Ｓ_１２Ｓ_２１／（１＋Ｓ_２２） （６）
Γ_{２・Ｔｅｒｍ}＝Ｓ_１１ （７）

式（５）〜（７）からＳ_１１を解くと、式（８）〜（１０）を得る。
Ｓ_１１＝Γ_{２・Ｔｅｒｍ} …（８）
Ｓ_２２＝（Γ_{２・Ｏｐｅｎ}＋Γ_{２・Ｓｈｏｒｔ}−２Γ_{２・Ｔｅｒｍ}）／（Γ_{２・Ｏｐｅｎ}−Γ_{２・Ｓｈｏｒｔ}） …（９）
Ｓ_１２Ｓ_２１＝−２（Γ_{２・Ｏｐｅｎ}−Γ_{２・Ｔｅｒｍ}）（Γ_{２・Ｓｈｏｒｔ}−Γ_{２・Ｔｅｒｍ}）／（Γ_{２・Ｏｐｅｎ}−Γ_{２・Ｓｈｏｒｔ}） …（１０）

相反であれば、Ｓ_１２＝Ｓ_２１が成り立つため、式（１１）を得る。
Ｓ_１２＝Ｓ_２１＝√｛−２（Γ_{２・Ｏｐｅｎ}−Γ_{２・Ｔｅｒｍ}）（Γ_{２・Ｓｈｏｒｔ}−Γ_{２・Ｔｅｒｍ}）／（Γ_{２・Ｏｐｅｎ}−Γ_{２・Ｓｈｏｒｔ}）｝ …（１１）

このように実施の形態に係る試験装置２によれば、測定したオープン、ショート、終端状態の反射係数Γ_{２・Ｏｐｅｎ}、Γ_{２・Ｓｈｏｒｔ}、Γ_{２・Ｔｅｒｍ}を用いて、式（８）〜（１１）にもとづき伝送線路２０のＳパラメータすなわちシミュレーションモデルを取得することができる。

またこの試験装置２には、伝送線路２０の特性が変更された際に、端子ＡからピンエレクトロニクスＩＣ１０を見た反射係数Γ_１を測定すればよく、ピンエレクトロニクスＩＣ１０を取り外す必要がないという利点がある。

なお、上の説明では、式（５）〜（７）を導出する際にピンエレクトロニクスＩＣ１０のインピーダンスが理想的な場合を説明したが、必ずしも理想的である必要はなく、既知であればよい。すなわち、あらかじめピンエレクトロニクスＩＣ１０の反射係数Γ_{１・Ｏｐｅｎ}、Γ_{１・Ｓｈｏｒｔ}、Γ_{１・Ｔｅｒｍ}を測定しておくことにより、式（１）にもとづいて連立方程式をたてることができ、それを解くことにより伝送線路２０のＳパラメータを取得することが可能となる。この場合であっても、ピンエレクトロニクスＩＣ１０の反射係数Γ_１は一度測定すればよく、その後、ピンエレクトロニクスＩＣ１０をピンエレクトロニクスボード１２から取り外す必要はないため、上述の効果が損なわれることはない。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。

実施の形態では、ショートスイッチ３４を、ピンエレクトロニクスＩＣ１０に内蔵する場合を説明したが、これをピンエレクトロニクスボード１２上に配置してもよい。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１…ＤＵＴ、２…試験装置、１０…ピンエレクトロニクスＩＣ、１２…ピンエレクトロニクスボード、１４ａ，１４ｂ…伝送線路、１６…コネクタ、１８…ケーブル、２０…伝送線路、ＤＲ…ドライバ、ＣＰ…コンパレータ、Ｒｏ…出力抵抗、２２…ドライバ側スイッチ、２４…ロード側スイッチ、２６…出力リレー、２８…ＤＣリレー、３０…プログラマブルロード、３２…ＤＣ試験ユニット、３４…ショートスイッチ。

Claims (4)

1. 被試験デバイスと伝送線路を介して接続される入出力ピンと、
   前記被試験デバイスに供給すべき試験信号を生成するドライバと、
   前記ドライバと前記入出力ピンの間に直列に設けられる出力抵抗およびドライバ側スイッチと、
   その入力端子が入出力ピンと接続され、前記被試験デバイスからの信号のレベルを判定するコンパレータと、
   前記入出力ピンと接地端子の間に設けられるショートスイッチと、
   を備え、ひとつの半導体チップに集積化されることを特徴とするピンエレクトロニクス回路。
2. 前記ショートスイッチは、前記入出力ピンの近傍に設けられることを特徴とする請求項１に記載のピンエレクトロニクス回路。
3. 被試験デバイスと伝送線路を介して接続される入出力ピンと、
   前記被試験デバイスに供給すべき試験信号を生成するドライバと、
   前記ドライバと前記入出力ピンの間に直列に設けられる出力抵抗およびドライバ側スイッチと、
   その入力端子が入出力ピンと接続され、前記被試験デバイスからの信号のレベルを判定するコンパレータと、
   前記入出力ピンと接地端子の間に設けられるショートスイッチと、
   を備えることを特徴とする試験装置。
4. 前記ショートスイッチは、前記入出力ピンの近傍に設けられることを特徴とする請求項３に記載の試験装置。

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