JPH1082837A - Ｌｓｉ試験装置 - Google Patents
Ｌｓｉ試験装置Info
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- JPH1082837A JPH1082837A JP8236616A JP23661696A JPH1082837A JP H1082837 A JPH1082837 A JP H1082837A JP 8236616 A JP8236616 A JP 8236616A JP 23661696 A JP23661696 A JP 23661696A JP H1082837 A JPH1082837 A JP H1082837A
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- comparator
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Abstract
(57)【要約】
【課題】 ＬＳＩ試験装置において、ＤＣ測定時に誤差
となるピンエレクトロニクスのリーク電流を無くすとと
もに、従来必要としたＩ／−Ｏリレーを省略し、ＤＣリ
レーを半導体化することによってリードリレー等の機械
接点式リレーを廃除し、ピンエレクトロニクスの小型化
を達成する。 【解決手段】 ドライバ、コンパレータ、プログラマブ
ルロード、ＤＣ測定部および制御部等を具備するＬＳＩ
試験装置において、前記ドライバ、コンパレータおよび
プログラマブルロードをそれぞれ、高インピーダンス状
態に構成するとともに、ガード電位に接続するスイッチ
ング素子を設け、ＤＣ測定時に高インピーダンス状態で
ガード電位に保持する。
となるピンエレクトロニクスのリーク電流を無くすとと
もに、従来必要としたＩ／−Ｏリレーを省略し、ＤＣリ
レーを半導体化することによってリードリレー等の機械
接点式リレーを廃除し、ピンエレクトロニクスの小型化
を達成する。 【解決手段】 ドライバ、コンパレータ、プログラマブ
ルロード、ＤＣ測定部および制御部等を具備するＬＳＩ
試験装置において、前記ドライバ、コンパレータおよび
プログラマブルロードをそれぞれ、高インピーダンス状
態に構成するとともに、ガード電位に接続するスイッチ
ング素子を設け、ＤＣ測定時に高インピーダンス状態で
ガード電位に保持する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩの試験装置
に関し、特に、ＤＣ測定時にピンエレクトロニクスのド
ライバ、コンパレータ、プログラマブルロードのリーク
電流による誤差のないＬＳＩ試験装置に関するものであ
る。
に関し、特に、ＤＣ測定時にピンエレクトロニクスのド
ライバ、コンパレータ、プログラマブルロードのリーク
電流による誤差のないＬＳＩ試験装置に関するものであ
る。
【０００２】
【従来の技術】従来のＬＳＩ試験装置について、図面を
参照して説明する。図５は、従来のＬＳＩ試験装置の一
部構成を示すブロック図である。
参照して説明する。図５は、従来のＬＳＩ試験装置の一
部構成を示すブロック図である。
【０００３】図５は従来技術として、一般的なピンエレ
クトロニクスのブロツク図を示したものである。
クトロニクスのブロツク図を示したものである。
【０００４】同図において、１１は試験対象であるＬＳ
Ｉなどの被測定デバイス、１２はファンクション試験、
ＡＣ試験の際に被測定デバイス１１に論理信号を印加す
るドライバ、１３は被測定デバイス１１からの出力を規
定値と比較するコンパレータ、１４は被測定デバイス１
１の負荷として用いるプログラマブルロード、１５は被
測定デバイス１１に前記ドライバ１２、コンパレータ１
３及びプログラマブルロード１４を接続するＩ／Ｏリレ
ーである。１６は被測定デバイス１１の被測定端子を図
示してないＤＣ測定ユニットに接続するＤＣ測定ユニッ
ト入力部、１７はＤＣ測定ユニット入力部１６の前段に
設けたＤＣリレーである。
Ｉなどの被測定デバイス、１２はファンクション試験、
ＡＣ試験の際に被測定デバイス１１に論理信号を印加す
るドライバ、１３は被測定デバイス１１からの出力を規
定値と比較するコンパレータ、１４は被測定デバイス１
１の負荷として用いるプログラマブルロード、１５は被
測定デバイス１１に前記ドライバ１２、コンパレータ１
３及びプログラマブルロード１４を接続するＩ／Ｏリレ
ーである。１６は被測定デバイス１１の被測定端子を図
示してないＤＣ測定ユニットに接続するＤＣ測定ユニッ
ト入力部、１７はＤＣ測定ユニット入力部１６の前段に
設けたＤＣリレーである。
【０００５】ドライバ１２は、被測定デバイス１１に論
理信号を与えるものであり、「Ｈ」、「Ｌ」、及び
「Ｚ」（高・インピーダンス状態）の３状態を、設定さ
れているテストパターン、タイミングに応じて高速に切
り替えて出力することができる。このドライバの状態切
り替えを行う為の制御信号は、図示していない制御部に
よって作られる。ドライバ１２の出力信号は伝送線路を
経由して被測定デバイス１１に印加されるが、信号を歪
みなく伝送するため、ドライバの出力抵抗は伝送線路の
特性インピーダンスに等しい値にしてあり、これを図中
Ｒoで示した コンパレータ１３は、被測定デバイス１
１からの信号を比較電圧と比較し、その信号の論理状態
を判定する。図中、省略したが、実際には比較電圧は
「Ｈ」比較電圧と「Ｌ」比較電圧との二つであり、被測
定デバイスからの信号が「Ｈ」比較電圧より高い場合に
は「Ｈ」、「Ｌ」比較電圧より低い場合には「Ｌ」、両
者の間にある場合には「Ｚ」と判定される。
理信号を与えるものであり、「Ｈ」、「Ｌ」、及び
「Ｚ」（高・インピーダンス状態）の３状態を、設定さ
れているテストパターン、タイミングに応じて高速に切
り替えて出力することができる。このドライバの状態切
り替えを行う為の制御信号は、図示していない制御部に
よって作られる。ドライバ１２の出力信号は伝送線路を
経由して被測定デバイス１１に印加されるが、信号を歪
みなく伝送するため、ドライバの出力抵抗は伝送線路の
特性インピーダンスに等しい値にしてあり、これを図中
Ｒoで示した コンパレータ１３は、被測定デバイス１
１からの信号を比較電圧と比較し、その信号の論理状態
を判定する。図中、省略したが、実際には比較電圧は
「Ｈ」比較電圧と「Ｌ」比較電圧との二つであり、被測
定デバイスからの信号が「Ｈ」比較電圧より高い場合に
は「Ｈ」、「Ｌ」比較電圧より低い場合には「Ｌ」、両
者の間にある場合には「Ｚ」と判定される。
【０００６】プログラマブルロード１４は、被測定デバ
イス１１に対して負荷電流を流すことができる。デバイ
スが「Ｈ」状態のときと「Ｌ」状態のときでそれぞれ異
なった負荷電流（ＩH、ＩL）を設定することができ、負
荷電流ＩH、ＩLが切替わるためのしきい値電圧はＶｔで
与えられる。
イス１１に対して負荷電流を流すことができる。デバイ
スが「Ｈ」状態のときと「Ｌ」状態のときでそれぞれ異
なった負荷電流（ＩH、ＩL）を設定することができ、負
荷電流ＩH、ＩLが切替わるためのしきい値電圧はＶｔで
与えられる。
【０００７】Ｉ／Ｏリレー１５は、これらドライバ１
２、コンパレータ１３、プログラマブルロード１４をデ
バイス１１から切り放すことを可能にするために設けて
ある。主としてＤＣ測定時、および待機状態の時にこの
リレーを切り放す。
２、コンパレータ１３、プログラマブルロード１４をデ
バイス１１から切り放すことを可能にするために設けて
ある。主としてＤＣ測定時、および待機状態の時にこの
リレーを切り放す。
【０００８】ＤＣリレー１７は、図示してないＤＣ測定
ユニットをデバイス１１に対して接続・切り放しするた
めのものである。ＤＣ測定時のみ、接続される。
ユニットをデバイス１１に対して接続・切り放しするた
めのものである。ＤＣ測定時のみ、接続される。
【０００９】従来例のＬＳＩ試験装置の作用について説
明する。
明する。
【００１０】ＬＳＩ試験装置を構成するこれら各部は図
示してない制御部によって制御され、この制御部は、試
験の条件や試験の順序が書かれた試験プログラムに基づ
いて試験の実行、装置の操作のすべてを行う。
示してない制御部によって制御され、この制御部は、試
験の条件や試験の順序が書かれた試験プログラムに基づ
いて試験の実行、装置の操作のすべてを行う。
【００１１】従来、被測定デバイス１１のＤＣ測定を行
う場合は、ドライバ１２、コンパレータ１３、プログラ
マブルロード１４へのリーク電流（数１００ｎＡ）があ
るために、Ｉ／Ｏリレー１５にてそれらを切り離して行
っていた。ところで、Ｉ／Ｏリレーは高速のパルスが通
過するために、特性インピーダンスの精度の要求が高
く、尚且つ、低容量、低ＯＮ抵抗である必要があり、そ
のために信頼性の高い半導体リレーに置き換えることは
困難であった。それがピンエレクトロニクス小型化の障
害となっていた。
う場合は、ドライバ１２、コンパレータ１３、プログラ
マブルロード１４へのリーク電流（数１００ｎＡ）があ
るために、Ｉ／Ｏリレー１５にてそれらを切り離して行
っていた。ところで、Ｉ／Ｏリレーは高速のパルスが通
過するために、特性インピーダンスの精度の要求が高
く、尚且つ、低容量、低ＯＮ抵抗である必要があり、そ
のために信頼性の高い半導体リレーに置き換えることは
困難であった。それがピンエレクトロニクス小型化の障
害となっていた。
【００１２】
【発明が解決しようとする課題】上記従来技術の欠点に
鑑みて、本発明の目的は、ＬＳＩ試験装置において、Ｄ
Ｃ測定時に誤差となるピンエレクトロニクスのリーク電
流を無くするとともに、従来必要としたＩ／Ｏリレーを
省略し、かつＤＣリレーを半導体リレー化することによ
って、ピンエレクトロニクスの小型化を達成することに
ある。
鑑みて、本発明の目的は、ＬＳＩ試験装置において、Ｄ
Ｃ測定時に誤差となるピンエレクトロニクスのリーク電
流を無くするとともに、従来必要としたＩ／Ｏリレーを
省略し、かつＤＣリレーを半導体リレー化することによ
って、ピンエレクトロニクスの小型化を達成することに
ある。
【００１３】
【課題を解決するための手段】本発明は、上記課題を解
決するために、ドライバ、コンパレータ、プログラマブ
ルロード、ＤＣ測定ユニットおよび制御部等を具備する
ＬＳＩ試験装置において、前記ドライバ、コンパレータ
およびプログラマブルロードをそれぞれ、高インピーダ
ンス状態に構成するとともに、ガード電位に接続するス
イッチング素子を設け、ＤＣ測定時に高インピーダンス
状態でガード電位に保持することを特徴とするものであ
る。
決するために、ドライバ、コンパレータ、プログラマブ
ルロード、ＤＣ測定ユニットおよび制御部等を具備する
ＬＳＩ試験装置において、前記ドライバ、コンパレータ
およびプログラマブルロードをそれぞれ、高インピーダ
ンス状態に構成するとともに、ガード電位に接続するス
イッチング素子を設け、ＤＣ測定時に高インピーダンス
状態でガード電位に保持することを特徴とするものであ
る。
【００１４】本発明によれば、ドライバ、コンパレー
タ、プログラマブルロードの入出力部（デバイスに接続
される端子）に高インピーダンス手段（例えばアナログ
スイッチ等）を設け、なおかつ高インピーダンス手段の
手前の電位をガード電位にするガード電位保持手段を設
けることによって、ＤＣ測定時のドライバ、コンパレー
タ、プログラマブルロードからのリーク電流を大幅に減
らすことができる。
タ、プログラマブルロードの入出力部（デバイスに接続
される端子）に高インピーダンス手段（例えばアナログ
スイッチ等）を設け、なおかつ高インピーダンス手段の
手前の電位をガード電位にするガード電位保持手段を設
けることによって、ＤＣ測定時のドライバ、コンパレー
タ、プログラマブルロードからのリーク電流を大幅に減
らすことができる。
【００１５】
【発明の実施の形態】本発明のＬＳＩ試験装置につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００１６】図１は、本発明の実施例であるＬＳＩ試験
装置の一部構成を示すブロック図である。
装置の一部構成を示すブロック図である。
【００１７】図１において、１は本発明における試験対
象であるＬＳＩなどの被測定デバイス、２はファンクシ
ョン試験、ＡＣ試験の際に被測定デバイス１１に論理信
号を印加するドライバ、３は被測定デバイス１からの出
力を規定値と比較するコンパレータで、比較結果を図示
してない論理比較回路に出力する。４は被測定デバイス
１の負荷として用いるプログラマブルロードである。本
実施例において、前記ドライバ２、コンパレータ３及び
プログラマブルロード４は、いづれも高インピーダンス
状態を形成することが可能なように構成されており、リ
ーク電流を阻止するものである。また、本実施例では従
来例にみられたＩ／Ｏリレーはない。５は被測定デバイ
ス１とドライバ２、コンパレータ３、プログラマブルロ
ード４との間の伝送線路である。６は被測定デバイス１
の被測定端子を図示してないＤＣ測定ユニットに接続す
るＤＣ測定ユニット入力部、７はＤＣ測定ユニット入力
部６の前段に設けたＤＣリレーで、ＤＣリレーとして半
導体リレーを用いることができる。なお、フォースに挿
入した半導体リレー７のＯＮ抵抗及びＬＰＦなどのＡＣ
阻止手段により生じる誤差をキャンセルするために、セ
ンスはフォースと別系統にする。また２１、３１、４１
はドライバ２の出力点、コンパレータ３の入力点及びプ
ログラマブルロード４の入力点のそれぞれ手前に設けた
高インピーダンス手段である。２２、３２、４２は、各
高インピーダンス手段の後段に設けた半導体スイッチン
グ素子から成るガード電位保持手段で、その一端はガー
ド電位に接続され、リーク電流を測定に影響のないよう
に流すためにある。図示してないＤＣ測定ユニットは、
被測定デバイスが設計どおりに製造されたかどうかの基
本的な検査として、電流を供給して電源を測定する機
能、電流を供給して電圧を測定する機能等を有し、電流
測定は微少電流から大電流まで測定できる。
象であるＬＳＩなどの被測定デバイス、２はファンクシ
ョン試験、ＡＣ試験の際に被測定デバイス１１に論理信
号を印加するドライバ、３は被測定デバイス１からの出
力を規定値と比較するコンパレータで、比較結果を図示
してない論理比較回路に出力する。４は被測定デバイス
１の負荷として用いるプログラマブルロードである。本
実施例において、前記ドライバ２、コンパレータ３及び
プログラマブルロード４は、いづれも高インピーダンス
状態を形成することが可能なように構成されており、リ
ーク電流を阻止するものである。また、本実施例では従
来例にみられたＩ／Ｏリレーはない。５は被測定デバイ
ス１とドライバ２、コンパレータ３、プログラマブルロ
ード４との間の伝送線路である。６は被測定デバイス１
の被測定端子を図示してないＤＣ測定ユニットに接続す
るＤＣ測定ユニット入力部、７はＤＣ測定ユニット入力
部６の前段に設けたＤＣリレーで、ＤＣリレーとして半
導体リレーを用いることができる。なお、フォースに挿
入した半導体リレー７のＯＮ抵抗及びＬＰＦなどのＡＣ
阻止手段により生じる誤差をキャンセルするために、セ
ンスはフォースと別系統にする。また２１、３１、４１
はドライバ２の出力点、コンパレータ３の入力点及びプ
ログラマブルロード４の入力点のそれぞれ手前に設けた
高インピーダンス手段である。２２、３２、４２は、各
高インピーダンス手段の後段に設けた半導体スイッチン
グ素子から成るガード電位保持手段で、その一端はガー
ド電位に接続され、リーク電流を測定に影響のないよう
に流すためにある。図示してないＤＣ測定ユニットは、
被測定デバイスが設計どおりに製造されたかどうかの基
本的な検査として、電流を供給して電源を測定する機
能、電流を供給して電圧を測定する機能等を有し、電流
測定は微少電流から大電流まで測定できる。
【００１８】図２〜図４は、ドライバ、コンパレータ、
プログラマブルロードの各々における高インピーダンス
手段、ガード電位保持手段の実施した例を示す図であ
る。
プログラマブルロードの各々における高インピーダンス
手段、ガード電位保持手段の実施した例を示す図であ
る。
【００１９】図２は、本発明に於けるドライバに対して
高インピーダンス手段及びガード電位保持手段を実施し
た例を示す図である。
高インピーダンス手段及びガード電位保持手段を実施し
た例を示す図である。
【００２０】但し、制御信号との電位の整合をとるレベ
ルシフタ及び「Ｈ」、「Ｌ」の電圧ＶH、ＶLをパターン
シグナルに従って切替え、パルス波形を生成するリアル
タイム型電圧スイッチの部分についての詳細な説明は省
いた。この部分に関しては従来技術と同等である。
ルシフタ及び「Ｈ」、「Ｌ」の電圧ＶH、ＶLをパターン
シグナルに従って切替え、パルス波形を生成するリアル
タイム型電圧スイッチの部分についての詳細な説明は省
いた。この部分に関しては従来技術と同等である。
【００２１】また、同図は、通常の論理試験に必要な
「高インピーダンス状態」とは別に、ＤＣ試験に対応し
た低リーク電流の「高インピーダンス状態」とするため
に、高インピーダンス切替え機能付き出力バッファによ
って、出力を高インピーダンスにし、且つガード電位に
する実施の態様を示したものである。
「高インピーダンス状態」とは別に、ＤＣ試験に対応し
た低リーク電流の「高インピーダンス状態」とするため
に、高インピーダンス切替え機能付き出力バッファによ
って、出力を高インピーダンスにし、且つガード電位に
する実施の態様を示したものである。
【００２２】高インピーダンス手段は、トランジスタＱ
9、Ｑ10およびダイオードＤ6、Ｄ7によって構成され、
またガード電位保持手段２２はダイオードブリッジＢ
1、Ｂ2によって構成される。トランジスタＱ5〜8はブリ
ッジＢ1、Ｂ2のＯＮ／ＯＦＦを制御する手段である。残
余の要素によってドライバ２が構成されている。
9、Ｑ10およびダイオードＤ6、Ｄ7によって構成され、
またガード電位保持手段２２はダイオードブリッジＢ
1、Ｂ2によって構成される。トランジスタＱ5〜8はブリ
ッジＢ1、Ｂ2のＯＮ／ＯＦＦを制御する手段である。残
余の要素によってドライバ２が構成されている。
【００２３】図３は、本発明に於けるコンパレータに対
して高インピーダンス手段及びガード電位保持手段を実
施した例を示す図である。
して高インピーダンス手段及びガード電位保持手段を実
施した例を示す図である。
【００２４】図１で示したコンパレータの高インピーダ
ンス手段及びガード電位保持手段をＣＭＯＳトランスフ
ァゲートで構成した例である。なお、従来技術範囲内で
あるコンパレータ自体の概略を示しその内部回路は省略
した。
ンス手段及びガード電位保持手段をＣＭＯＳトランスフ
ァゲートで構成した例である。なお、従来技術範囲内で
あるコンパレータ自体の概略を示しその内部回路は省略
した。
【００２５】高インピーダンス手段３１はトランジスタ
Ｑ1、Ｑ2によって構成され、またガード電位保持手段３
２はトランジスタＱ3、Ｑ4によって構成される。
Ｑ1、Ｑ2によって構成され、またガード電位保持手段３
２はトランジスタＱ3、Ｑ4によって構成される。
【００２６】図４は、本発明に於けるプログラマブルロ
ードに対して高インピーダンス手段及びガード電位保持
手段を実施した例を示す図である。
ードに対して高インピーダンス手段及びガード電位保持
手段を実施した例を示す図である。
【００２７】図１で示したプログラマブルロードの高イ
ンピーダンス手段及びガード電位保持手段をＣＭＯＳト
ランスファゲートで構成した例である。なお、従来技術
範囲内であるレベルシフタ自体はブロックで示しその内
部回路は省略した。
ンピーダンス手段及びガード電位保持手段をＣＭＯＳト
ランスファゲートで構成した例である。なお、従来技術
範囲内であるレベルシフタ自体はブロックで示しその内
部回路は省略した。
【００２８】高インピーダンス手段はトランジスタＱ
3、Ｑ4 構成され、またガード電位保持手段はトランジ
スタＱ1、Ｑ2、Ｑ5、Ｑ6で構成される。残余の要素（イ
ンバータも除く）によってプログラマブルロード４が構
成されている。
3、Ｑ4 構成され、またガード電位保持手段はトランジ
スタＱ1、Ｑ2、Ｑ5、Ｑ6で構成される。残余の要素（イ
ンバータも除く）によってプログラマブルロード４が構
成されている。
【００２９】次に、実施例のＬＳＩ試験装置における作
用について、図２〜図４を参照しながら説明する。
用について、図２〜図４を参照しながら説明する。
【００３０】ＬＳＩ試験装置を構成するこれら各部は図
示してない制御部によって制御され、この制御部は、試
験の条件や試験の順序が書かれた試験プログラムに基づ
いて試験の実行、装置の操作のすべてを行うものであ
る。
示してない制御部によって制御され、この制御部は、試
験の条件や試験の順序が書かれた試験プログラムに基づ
いて試験の実行、装置の操作のすべてを行うものであ
る。
【００３１】先ず、ドライバに関し図２を参照して説明
する。 １．ドライバのＯＮ時 トランジスタＱ1，Ｑ2をＯＮにすると、ダイオードＤＳ
1から8が順バイアス状態になり、トランジスタＱ9，Ｑ1
0，Ｑ6，Ｑ7 も順バイアスになり、リアルタイム型電圧
スイッチの信号は出力端子ＯＵＴに出力される。 ２．高インピーダンス時 トランジスタＱ3、Ｑ4をＯＮにすると、Ａ点は電流Ｉ2
によって引き下げられクランプダイオードＤ3により−
Ｖクランプされる。また、Ｂ点は電流Ｉ1によって引き
上げられクランプダイオードＤ4により＋Ｖクランプさ
れる。結果として、トランジスタＱ9、Ｑ10、ダイオー
ドＤ6、Ｄ7は逆バイアスになり、出力端子ＯＵＴては高
インピーダンス状態になる。
する。 １．ドライバのＯＮ時 トランジスタＱ1，Ｑ2をＯＮにすると、ダイオードＤＳ
1から8が順バイアス状態になり、トランジスタＱ9，Ｑ1
0，Ｑ6，Ｑ7 も順バイアスになり、リアルタイム型電圧
スイッチの信号は出力端子ＯＵＴに出力される。 ２．高インピーダンス時 トランジスタＱ3、Ｑ4をＯＮにすると、Ａ点は電流Ｉ2
によって引き下げられクランプダイオードＤ3により−
Ｖクランプされる。また、Ｂ点は電流Ｉ1によって引き
上げられクランプダイオードＤ4により＋Ｖクランプさ
れる。結果として、トランジスタＱ9、Ｑ10、ダイオー
ドＤ6、Ｄ7は逆バイアスになり、出力端子ＯＵＴては高
インピーダンス状態になる。
【００３２】これまでの１、２は従来技術の範囲内の動
作である。一方、次の３の動作状態が本発明で新規追加
されたものである。 ３．ガード時 トランジスタＱ5〜8をＯＮにするとダイオードブリッジ
Ｂ1、Ｂ2がＯＮになり、トランジスタＱ9とＱ10のベー
スはガードされる。結果としてトランジスタＱ9、10のＶ
BE間、及びダイオードＤ5〜8 はゼロバイアス状態とな
り高インピーダンス状態になる。加えてこれらのデバイ
スはガード電位になっているのでリーク電流を生じな
い。
作である。一方、次の３の動作状態が本発明で新規追加
されたものである。 ３．ガード時 トランジスタＱ5〜8をＯＮにするとダイオードブリッジ
Ｂ1、Ｂ2がＯＮになり、トランジスタＱ9とＱ10のベー
スはガードされる。結果としてトランジスタＱ9、10のＶ
BE間、及びダイオードＤ5〜8 はゼロバイアス状態とな
り高インピーダンス状態になる。加えてこれらのデバイ
スはガード電位になっているのでリーク電流を生じな
い。
【００３３】コンパレータに関し図３を参照して説明す
る。制御信号ＣＯＮＴが「Ｌ」でトランジスタＱ1、Ｑ2
がＯＮ、トランジスタＱ3、Ｑ4がＯＦＦとなり、入力信
号はコンパレータ３に導かれる。制御信号ＣＯＮＴが
「Ｈ」でトランジスタＱ1、Ｑ2がＯＦＦ、トランジスタ
Ｑ3、Ｑ4がＯＮとなり、入力端子ＩＮはＯＦＦ状態のト
ランジスタＱ1、Ｑ2（非常な高抵抗）を介してガードに
接続される。
る。制御信号ＣＯＮＴが「Ｌ」でトランジスタＱ1、Ｑ2
がＯＮ、トランジスタＱ3、Ｑ4がＯＦＦとなり、入力信
号はコンパレータ３に導かれる。制御信号ＣＯＮＴが
「Ｈ」でトランジスタＱ1、Ｑ2がＯＦＦ、トランジスタ
Ｑ3、Ｑ4がＯＮとなり、入力端子ＩＮはＯＦＦ状態のト
ランジスタＱ1、Ｑ2（非常な高抵抗）を介してガードに
接続される。
【００３４】プログラマブルロードに関し図４を参照し
て説明する。制御信号ＣＯＮＴが「Ｈ」がプログラマブ
ルロード使用状態である。試験プログラム、パターンプ
ログラムによって制御される制御信号（図４中のＰＬ、
／ＰＬ）によって、ＩＨ、ＩＬはＯＮ、ＯＦＦ制御され
る。結果として被測定デバイスへの負荷電流ＩＨ、ＩＬ
をプログラムで制御できる。また、負荷電流ＩＨ、ＩＬ
の量は試験プログラムで指定される。制御信号ＣＯＮＴ
が「Ｌ」でトランジスタＱ1、Ｑ2、Ｑ5、Ｑ6がＯＮ、ト
ランジスタＱ3、Ｑ4がＯＦＦとなり、入力端子ＩＮはゼ
ロバイアス状態のダイオードＤ1〜Ｄ4を介してガードに
接続される。
て説明する。制御信号ＣＯＮＴが「Ｈ」がプログラマブ
ルロード使用状態である。試験プログラム、パターンプ
ログラムによって制御される制御信号（図４中のＰＬ、
／ＰＬ）によって、ＩＨ、ＩＬはＯＮ、ＯＦＦ制御され
る。結果として被測定デバイスへの負荷電流ＩＨ、ＩＬ
をプログラムで制御できる。また、負荷電流ＩＨ、ＩＬ
の量は試験プログラムで指定される。制御信号ＣＯＮＴ
が「Ｌ」でトランジスタＱ1、Ｑ2、Ｑ5、Ｑ6がＯＮ、ト
ランジスタＱ3、Ｑ4がＯＦＦとなり、入力端子ＩＮはゼ
ロバイアス状態のダイオードＤ1〜Ｄ4を介してガードに
接続される。
【００３５】このように、本発明のＬＳＩ試験装置によ
れば、基本的な検査であるＤＣ測定時にドライバ２、コ
ンパレータ３およびプログラマブルロード４を高インピ
ーダンス状態とすることによってリーク電流を阻止する
ことができるし、また、ドライバ２の出力点、コンパレ
ータ３の入力点およびプログラマブルロード４の入力点
の１つ手前に別途設けたスイッチング素子２２、３２、
４２によってＤＣ測定ユニットのガード電位に等しく成
るようにすることができる。
れば、基本的な検査であるＤＣ測定時にドライバ２、コ
ンパレータ３およびプログラマブルロード４を高インピ
ーダンス状態とすることによってリーク電流を阻止する
ことができるし、また、ドライバ２の出力点、コンパレ
ータ３の入力点およびプログラマブルロード４の入力点
の１つ手前に別途設けたスイッチング素子２２、３２、
４２によってＤＣ測定ユニットのガード電位に等しく成
るようにすることができる。
【００３６】これにより、リークはほぼゼロに等しくな
るので従来要したＩ／Ｏリレーは不要となり、ＤＣ測定
時にピンエレクトロニクスのドライバ、コンパレータ、
プログラマブルロードが高インピーダンスで、且つＤＣ
測定系のガード電位に等しく成るようにし、リークを減
少させ、Ｉ／Ｏリレーを不要にした。また、ＤＣリレー
を半導体リレーに置き換えることが可能である。
るので従来要したＩ／Ｏリレーは不要となり、ＤＣ測定
時にピンエレクトロニクスのドライバ、コンパレータ、
プログラマブルロードが高インピーダンスで、且つＤＣ
測定系のガード電位に等しく成るようにし、リークを減
少させ、Ｉ／Ｏリレーを不要にした。また、ＤＣリレー
を半導体リレーに置き換えることが可能である。
【００３７】これまでは、ＬＳＩ試験装置におけるＤＣ
測定時の場合について説明してきたが、本発明はＤＣ測
定時に限ることなく、同様な他の場合においても有効で
あることは云うまでもない。
測定時の場合について説明してきたが、本発明はＤＣ測
定時に限ることなく、同様な他の場合においても有効で
あることは云うまでもない。
【００３８】
【発明の効果】これまで説明したように、本発明によれ
ば、ＬＳＩ試験装置として、ＤＣ測定時に誤差となるピ
ンエレクトロニクスのリーク電流を無くするとともに、
従来必要としたＩ／Ｏリレーを省略し、かつＤＣリレー
を半導体化し機械接点式リレーを廃除することによっ
て、ピンエレクトロニクスの小型化を達成することがで
きるという効果を奏するものである。
ば、ＬＳＩ試験装置として、ＤＣ測定時に誤差となるピ
ンエレクトロニクスのリーク電流を無くするとともに、
従来必要としたＩ／Ｏリレーを省略し、かつＤＣリレー
を半導体化し機械接点式リレーを廃除することによっ
て、ピンエレクトロニクスの小型化を達成することがで
きるという効果を奏するものである。
【図１】本発明の実施例であるＬＳＩ試験装置の一部構
成を示すブロック図
成を示すブロック図
【図２】ドライバに高インピーダンス手段及びガード電
位保持手段を実施した例を示す図
位保持手段を実施した例を示す図
【図３】コンパレータに高インピーダンス手段及びガー
ド電位保持手段を実施した例を示す図
ド電位保持手段を実施した例を示す図
【図４】プログラマブルロードに高インピーダンス手段
及びガード電位保持手段を実施した例を示す図
及びガード電位保持手段を実施した例を示す図
【図５】従来例であるＬＳＩ試験装置の一部構成を示す
ブロック図
ブロック図
１ 被測定デバイス ２ ドライバ ２１ 高インピーダンス手段 ２２ ガード電位保持手段 ３ コンパレータ ３１ 高インピーダンス手段 ３２ ガード電位保持手段 ４ プログラマブルロード ４１ 高インピーダンス手段 ４２ ガード電位保持手段 ５ 伝送線路 ６ ＤＣ測定ユニット入力部 ７ ＤＣリレー（半導体リレー） ８ ＡＣ阻止手段（ＬＰＦ） １１ 被測定デバイス １２ ドライバ １３ コンパレータ １４ プログラマブルロード １５ Ｉ／Ｏリレー １６ ＤＣ測定ユニット入力部 １７ ＤＣリレー
Claims (3)
- 【請求項１】 ドライバ、コンパレータ、プログラマブ
ルロード、ＤＣ測定ユニットおよび制御部を具備するＬ
ＳＩ試験装置において、前記ドライバ、コンパレータお
よびプログラマブルロードが、それぞれに高インピーダ
ンス状態に構成されるとともに、ガード電位に接続する
スイッチング素子を具有することを特徴とするＬＳＩ試
験装置。 - 【請求項２】 前記ドライバ、コンパレータおよびプロ
グラマブルロードが、ＤＣ測定時にそれぞれ、高インピ
ーダンス状態に形成されるとともに、前記スイッチング
素子を介してガード電位に接続されることを特徴とする
請求項１記載のＬＳＩ試験装置。 - 【請求項３】 被試験対象であるＬＳＩとＤＣ測定ユニ
ットとの間を半導体化したＤＣリレーで接続することを
特徴とする請求項１または２記載のＬＳＩ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8236616A JPH1082837A (ja) | 1996-09-06 | 1996-09-06 | Ｌｓｉ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8236616A JPH1082837A (ja) | 1996-09-06 | 1996-09-06 | Ｌｓｉ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1082837A true JPH1082837A (ja) | 1998-03-31 |
Family
ID=17003288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8236616A Withdrawn JPH1082837A (ja) | 1996-09-06 | 1996-09-06 | Ｌｓｉ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1082837A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003512630A (ja) * | 1999-10-19 | 2003-04-02 | テラダイン・インコーポレーテッド | 自動試験装置における改良試験及び較正回路及び方法 |
| WO2008059766A1 (fr) * | 2006-11-16 | 2008-05-22 | Advantest Corporation | Circuit de mesure et dispositif d'essai |
| US8604815B2 (en) | 2010-06-29 | 2013-12-10 | Advantest Corporation | Pin electronics circuit |
| JP2014149298A (ja) * | 2013-02-01 | 2014-08-21 | Keithley Instruments Inc | 被試験デバイスの試験方法及びシステム |
-
1996
- 1996-09-06 JP JP8236616A patent/JPH1082837A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003512630A (ja) * | 1999-10-19 | 2003-04-02 | テラダイン・インコーポレーテッド | 自動試験装置における改良試験及び較正回路及び方法 |
| JP4689125B2 (ja) * | 1999-10-19 | 2011-05-25 | テラダイン・インコーポレーテッド | 自動試験装置における改良試験及び較正回路及び方法 |
| WO2008059766A1 (fr) * | 2006-11-16 | 2008-05-22 | Advantest Corporation | Circuit de mesure et dispositif d'essai |
| KR101026128B1 (ko) | 2006-11-16 | 2011-04-05 | 가부시키가이샤 어드밴티스트 | 측정 회로 및 시험 장치 |
| US8604815B2 (en) | 2010-06-29 | 2013-12-10 | Advantest Corporation | Pin electronics circuit |
| JP2014149298A (ja) * | 2013-02-01 | 2014-08-21 | Keithley Instruments Inc | 被試験デバイスの試験方法及びシステム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |