JPH0560840A - インサーキツトテスト装置用ピンドライバ - Google Patents
インサーキツトテスト装置用ピンドライバInfo
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- JPH0560840A JPH0560840A JP4015677A JP1567792A JPH0560840A JP H0560840 A JPH0560840 A JP H0560840A JP 4015677 A JP4015677 A JP 4015677A JP 1567792 A JP1567792 A JP 1567792A JP H0560840 A JPH0560840 A JP H0560840A
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
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- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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- H03K19/0826—Multistate logic one of the states being the high impedance or floating state
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- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】 （修正有）
【目的】 インサーキットテストシステム用の論理高、
論理低又は高インピーダンス出力を発生するトライステ
ートピンドライバを提供すること。 【構成】 トライステートピンドライバ２３，２５が、
ピンセンサ２４，２６と共に、集積回路上に一部形成さ
れている。ピンドライバ及びセンサは、テスト中の装置
２０の共通のピンへ結合されている。通常モードにおい
ては、ピンドライバがテスト信号をドライブする。高イ
ンピーダンスモードにおいては、ピンドライバは高イン
ピーダンスにあり、センサが応答信号をモニタすること
を可能とする。ピンドライバは、テスト中の装置をドラ
イブし且つ先行する回路２２をバックドライブするため
に大きな電流（即ち、±５００ｍＡ）を供給又は吸い込
むことを可能としている。
論理低又は高インピーダンス出力を発生するトライステ
ートピンドライバを提供すること。 【構成】 トライステートピンドライバ２３，２５が、
ピンセンサ２４，２６と共に、集積回路上に一部形成さ
れている。ピンドライバ及びセンサは、テスト中の装置
２０の共通のピンへ結合されている。通常モードにおい
ては、ピンドライバがテスト信号をドライブする。高イ
ンピーダンスモードにおいては、ピンドライバは高イン
ピーダンスにあり、センサが応答信号をモニタすること
を可能とする。ピンドライバは、テスト中の装置をドラ
イブし且つ先行する回路２２をバックドライブするため
に大きな電流（即ち、±５００ｍＡ）を供給又は吸い込
むことを可能としている。
Description
【０００１】
【産業上の利用分野】本発明は、インサーキット（回路
内）テストシステムに関するものであって、更に詳細に
は、インサーキットテストシステム用の集積化したピン
ドライバに関するものである。
内）テストシステムに関するものであって、更に詳細に
は、インサーキットテストシステム用の集積化したピン
ドライバに関するものである。
【０００２】
【従来の技術】集積回路用のテストシステムは、「ファ
ンクショナル（ｆｕｎｃｔｉｏｎａｌ）」又は「インサ
ーキット（ｉｎ−ｃｉｒｃｕｉｔ）」の何れかのテスト
システムとして業界において分類されている。ファンク
ショナルテストシステムは、ＰＣボード（基板）全体を
単一のテスト要素として取扱い、一方インサーキットテ
ストシステムは単一のコンポーネントをテスト要素とし
て取扱う。ファンクショナルテストシステムの場合に
は、テストパターンがＰＣボード入力へ印加され、一方
ＰＣボード出力がモニタされ且つ分析される。特定のコ
ンポーネントをファンクショナルテストシステムと分離
するためには、そのコンポーネントを励起させるために
適宜のテストパターンが発生されねばならない。そのコ
ンポーネントがＰＣボード入力接続部から離れた場所に
あり且つその他の多数のコンポーネントへ結合されてい
る場合には、複雑な設計に対してこの様なテストパター
ンを実現することは困難である。従って、ファンクショ
ナルテストシステムは、テスト中のＰＣボード上の一つ
のコンポーネントを分離することが不可能な場合があ
る。
ンクショナル（ｆｕｎｃｔｉｏｎａｌ）」又は「インサ
ーキット（ｉｎ−ｃｉｒｃｕｉｔ）」の何れかのテスト
システムとして業界において分類されている。ファンク
ショナルテストシステムは、ＰＣボード（基板）全体を
単一のテスト要素として取扱い、一方インサーキットテ
ストシステムは単一のコンポーネントをテスト要素とし
て取扱う。ファンクショナルテストシステムの場合に
は、テストパターンがＰＣボード入力へ印加され、一方
ＰＣボード出力がモニタされ且つ分析される。特定のコ
ンポーネントをファンクショナルテストシステムと分離
するためには、そのコンポーネントを励起させるために
適宜のテストパターンが発生されねばならない。そのコ
ンポーネントがＰＣボード入力接続部から離れた場所に
あり且つその他の多数のコンポーネントへ結合されてい
る場合には、複雑な設計に対してこの様なテストパター
ンを実現することは困難である。従って、ファンクショ
ナルテストシステムは、テスト中のＰＣボード上の一つ
のコンポーネントを分離することが不可能な場合があ
る。
【０００３】インサーキットテストシステムは、単一の
コンポーネントをテスト要素（例えば、テスト中の装
置）として取扱う。テストパターンは、ピンドライバを
介して直接的にそのコンポーネントへ印加され、一方セ
ンサを介してその応答がモニタされる。従って、テスト
パターンがテスト中のコンポーネントを直接的に励起す
る。その結果、インサーキットテストシステムはより効
果的なテスト方法ということが可能である。
コンポーネントをテスト要素（例えば、テスト中の装
置）として取扱う。テストパターンは、ピンドライバを
介して直接的にそのコンポーネントへ印加され、一方セ
ンサを介してその応答がモニタされる。従って、テスト
パターンがテスト中のコンポーネントを直接的に励起す
る。その結果、インサーキットテストシステムはより効
果的なテスト方法ということが可能である。
【０００４】インサーキットテストシステム用のテスト
中の装置即ちＤＵＴは、その他のＩＣコンポーネントへ
電気的に結合されている１個のＩＣコンポーネントであ
るので、該ＤＵＴは先行する回路から一つ又はそれ以上
の入力信号を受取り且つ爾後の回路に対して一つ又はそ
れ以上の出力信号を送給する。ＤＵＴ入力端へテストパ
ターンを印加するためには、先行する回路からの入力信
号に対してオーバーライドさせることが必要である。こ
の様なオーバーライドは、先行する回路の「バックドラ
イブ（ｂａｃｋｄｒｉｖｅ）」と呼ばれる。本明細書に
おいては、バックドライブという用語は、先行する回路
の出力が同一の論理状態にあるか又は異なった論理状態
にあるかということに拘らず、ＤＵＴ入力端が所望の論
理状態へ駆動されるように十分な電流をシンク即ち吸い
込むか又はソース即ち湧き出す（供給する）ことを意味
している。先行する回路からの入力信号をオーバーライ
ドするためにＤＵＴをドライブ即ち駆動するために、ピ
ンドライバ（ピン駆動器）が共通の高電流信号をＤＵＴ
入力端及び先行する回路出力端へ印加する。従って、先
行する回路をバックドライブしながらテストシステムが
ＤＵＴを駆動する。図１は、ドライバ１２と、第一イン
バータ１４（例えば、先行する回路）と、第二インバー
タ１６（例えば、ＤＵＴ）とを有する従来の回路１０を
示している。通常の動作状態においては、第一インバー
タ１４が第二インバータをドライブ即ち駆動する。第一
インバータ１４への入力が論理高である場合には、第一
インバータ１４に対する出力は論理低である。従って、
第二インバータ１６に対する入力は論理低である。テス
ト動作に従って、第二インバータ１６への入力が論理高
であり一方第一インバータ１４への出力が論理低である
ことが所望される場合には、第一インバータの低出力が
オーバーライドされて第二インバータ１６に対して論理
高入力を与えるものでなければならない。従って、ドラ
イバ１２は、第二インバータ１６の入力を論理高状態へ
上昇させるのに十分な電流をソース即ち供給することに
より第一インバータ１４をバックドライブすることが必
要である。
中の装置即ちＤＵＴは、その他のＩＣコンポーネントへ
電気的に結合されている１個のＩＣコンポーネントであ
るので、該ＤＵＴは先行する回路から一つ又はそれ以上
の入力信号を受取り且つ爾後の回路に対して一つ又はそ
れ以上の出力信号を送給する。ＤＵＴ入力端へテストパ
ターンを印加するためには、先行する回路からの入力信
号に対してオーバーライドさせることが必要である。こ
の様なオーバーライドは、先行する回路の「バックドラ
イブ（ｂａｃｋｄｒｉｖｅ）」と呼ばれる。本明細書に
おいては、バックドライブという用語は、先行する回路
の出力が同一の論理状態にあるか又は異なった論理状態
にあるかということに拘らず、ＤＵＴ入力端が所望の論
理状態へ駆動されるように十分な電流をシンク即ち吸い
込むか又はソース即ち湧き出す（供給する）ことを意味
している。先行する回路からの入力信号をオーバーライ
ドするためにＤＵＴをドライブ即ち駆動するために、ピ
ンドライバ（ピン駆動器）が共通の高電流信号をＤＵＴ
入力端及び先行する回路出力端へ印加する。従って、先
行する回路をバックドライブしながらテストシステムが
ＤＵＴを駆動する。図１は、ドライバ１２と、第一イン
バータ１４（例えば、先行する回路）と、第二インバー
タ１６（例えば、ＤＵＴ）とを有する従来の回路１０を
示している。通常の動作状態においては、第一インバー
タ１４が第二インバータをドライブ即ち駆動する。第一
インバータ１４への入力が論理高である場合には、第一
インバータ１４に対する出力は論理低である。従って、
第二インバータ１６に対する入力は論理低である。テス
ト動作に従って、第二インバータ１６への入力が論理高
であり一方第一インバータ１４への出力が論理低である
ことが所望される場合には、第一インバータの低出力が
オーバーライドされて第二インバータ１６に対して論理
高入力を与えるものでなければならない。従って、ドラ
イバ１２は、第二インバータ１６の入力を論理高状態へ
上昇させるのに十分な電流をソース即ち供給することに
より第一インバータ１４をバックドライブすることが必
要である。
【０００５】別の場合においては、インバータ１４への
入力が論理低である場合があり、その場合にはその出力
を論理高とさせる。従って、通常の動作状態において
は、第二インバータ１６への入力は論理高である。テス
ト動作に従って、第二インバータ１６への入力が論理低
であることが所望される場合には、第一インバータ１４
の高出力は論理低入力を与えるためにオーバーライドさ
れねばならない。従って、ドライバ１２は、第二インバ
ータ１６の入力を低状態へドライブするために第一イン
バータ１４からの電流をシンク即ち吸い込むことにより
第一インバータ１４をバックドライブする。従って、該
ドライバは、ＤＵＴを制御し且つ先行する回路をバック
ドライブするために電流をシンク（吸い込み）又はソー
ス（湧き出し乃至は供給）するものでなければならな
い。
入力が論理低である場合があり、その場合にはその出力
を論理高とさせる。従って、通常の動作状態において
は、第二インバータ１６への入力は論理高である。テス
ト動作に従って、第二インバータ１６への入力が論理低
であることが所望される場合には、第一インバータ１４
の高出力は論理低入力を与えるためにオーバーライドさ
れねばならない。従って、ドライバ１２は、第二インバ
ータ１６の入力を低状態へドライブするために第一イン
バータ１４からの電流をシンク即ち吸い込むことにより
第一インバータ１４をバックドライブする。従って、該
ドライバは、ＤＵＴを制御し且つ先行する回路をバック
ドライブするために電流をシンク（吸い込み）又はソー
ス（湧き出し乃至は供給）するものでなければならな
い。
【０００６】大きなバックドライブ電流は、大きな電力
散逸を誘発し、且つ温度増加を誘発する。長期的な温度
変化はテスト中の装置及び先行する回路に損傷を与える
場合がある。過剰な温度上昇は、金属又は半導体合金を
溶融させる場合があり、一方中程度の温度上昇は熱的に
誘発される機械的応力のために回路の寿命を短縮させる
場合がある。従って、バックドライブ用電流はその期間
が短いものであることが望ましい。高いテストパターン
レート、従って短い期間のバックドライブ電流は、テス
ト中の装置及び先行する回路を損傷することを回避する
ものであることが判明した。
散逸を誘発し、且つ温度増加を誘発する。長期的な温度
変化はテスト中の装置及び先行する回路に損傷を与える
場合がある。過剰な温度上昇は、金属又は半導体合金を
溶融させる場合があり、一方中程度の温度上昇は熱的に
誘発される機械的応力のために回路の寿命を短縮させる
場合がある。従って、バックドライブ用電流はその期間
が短いものであることが望ましい。高いテストパターン
レート、従って短い期間のバックドライブ電流は、テス
ト中の装置及び先行する回路を損傷することを回避する
ものであることが判明した。
【０００７】テストされるべき種々の装置は、異なった
技術（例えば、ＥＣＬ，ＣＭＯＳ，バイポーラ）の論理
ゲートを有する場合がある。各技術は、与えられた論理
レベルを得るためには所要の電圧レベルを必要とする。
この様な所要の電圧レベルは、典型的に、それぞれの技
術によって異なる。従って、異なった電圧レベルのテス
ト信号をドライブ即ち駆動することが可能なインサーキ
ットテストシステムは、多様なインサーキットテストシ
ステムを達成することが必要とされる。
技術（例えば、ＥＣＬ，ＣＭＯＳ，バイポーラ）の論理
ゲートを有する場合がある。各技術は、与えられた論理
レベルを得るためには所要の電圧レベルを必要とする。
この様な所要の電圧レベルは、典型的に、それぞれの技
術によって異なる。従って、異なった電圧レベルのテス
ト信号をドライブ即ち駆動することが可能なインサーキ
ットテストシステムは、多様なインサーキットテストシ
ステムを達成することが必要とされる。
【０００８】短い時間で多くの装置をテストするために
は、高いデータレートが望ましい。データレートに影響
を与える一つのパラメータはテスト信号のスリューレー
トである。速いスリューレートは、テストシステムを高
いデータレートで稼動することを可能とし、従ってより
短い時間でより多くの装置をテストすることを可能とす
る。しかしながら、速いスリューレートは、より多くの
オーバーシュート及びリンギング（例えば、伝送ライン
効果）を発生させる。テスト信号はＤＵＴに到達する前
にケーブルに沿って数フィート乃至は１メートル程度移
動するので、この様な伝送線効果は顕著なものとなる場
合がある。従って、高速のスリューレートを有する信号
によって発生されるオーバーシュート又はリンギング
が、与えられた装置により必要とされる論理レベルを変
化させるのに十分な大きさの電圧スイング（振れ）とな
る場合がある。負荷インピーダンスはソースインピーダ
ンスよりも常に著しく大きなものではないので、ソース
インピーダンスを伝送線インピーダンスとマッチングさ
せる解決方法は実用的なものではない。テストヘッドに
おける伝送線効果を最小とするために、従来、反射を散
逸させる直列ターミネーション（成端）が使用されてい
る。この様な成端はテスト信号振幅を減衰させ且つそれ
に対応してスリューレートを減少させる。従って、伝送
線効果を無視可能な程度に維持しながら、十分に高いデ
ータレートとすることを可能とするようにスリューレー
ト速度の利益衡量を行なうことが望ましい。
は、高いデータレートが望ましい。データレートに影響
を与える一つのパラメータはテスト信号のスリューレー
トである。速いスリューレートは、テストシステムを高
いデータレートで稼動することを可能とし、従ってより
短い時間でより多くの装置をテストすることを可能とす
る。しかしながら、速いスリューレートは、より多くの
オーバーシュート及びリンギング（例えば、伝送ライン
効果）を発生させる。テスト信号はＤＵＴに到達する前
にケーブルに沿って数フィート乃至は１メートル程度移
動するので、この様な伝送線効果は顕著なものとなる場
合がある。従って、高速のスリューレートを有する信号
によって発生されるオーバーシュート又はリンギング
が、与えられた装置により必要とされる論理レベルを変
化させるのに十分な大きさの電圧スイング（振れ）とな
る場合がある。負荷インピーダンスはソースインピーダ
ンスよりも常に著しく大きなものではないので、ソース
インピーダンスを伝送線インピーダンスとマッチングさ
せる解決方法は実用的なものではない。テストヘッドに
おける伝送線効果を最小とするために、従来、反射を散
逸させる直列ターミネーション（成端）が使用されてい
る。この様な成端はテスト信号振幅を減衰させ且つそれ
に対応してスリューレートを減少させる。従って、伝送
線効果を無視可能な程度に維持しながら、十分に高いデ
ータレートとすることを可能とするようにスリューレー
ト速度の利益衡量を行なうことが望ましい。
【０００９】異なった入力／出力ピン形態を持った装置
をテストするためには、各々のピンドライバ及びセンサ
が共通のＤＵＴピンを共用する複数個のピンドライバ及
び複数個のセンサを有する集積化したドライバ／センサ
を提供することが望ましい。従って、センサが共通のＤ
ＵＴピンをモニタすべき場合に高インピーダンス出力を
有するトライステートピンドライバに対する必要性が存
在している。その結果、高インピーダンスモード期間中
に大きなブレークダウン電圧に耐えることが可能なピン
ドライバに対する必要性も存在している。
をテストするためには、各々のピンドライバ及びセンサ
が共通のＤＵＴピンを共用する複数個のピンドライバ及
び複数個のセンサを有する集積化したドライバ／センサ
を提供することが望ましい。従って、センサが共通のＤ
ＵＴピンをモニタすべき場合に高インピーダンス出力を
有するトライステートピンドライバに対する必要性が存
在している。その結果、高インピーダンスモード期間中
に大きなブレークダウン電圧に耐えることが可能なピン
ドライバに対する必要性も存在している。
【００１０】図２は従来のドライバの性能特性を示して
いる。図２にリストしたドライバは、シュルンベルジェ
シリーズ７００（ＳＬＢ）、アナログデバイシーズ１３
２３（ＡＴ）、ゼンテル８０００、ヒューレットパッカ
ード３０７０（ＨＰ）、ＧｅｎＲａｄ２２８２及びテラ
ダインＬ２１０ｉ Ｄ４（Ｔｅｒａ）を包含している。
従来のピンドライバは出力段において飽和電流スイッチ
を有している。出力端において論理状態の間でスイッチ
するためには、スイッチが飽和から脱出し、次いで反対
の論理状態における飽和状態に入ることが必要である。
その結果、スイッチング時間は不必要に長いものとな
る。
いる。図２にリストしたドライバは、シュルンベルジェ
シリーズ７００（ＳＬＢ）、アナログデバイシーズ１３
２３（ＡＴ）、ゼンテル８０００、ヒューレットパッカ
ード３０７０（ＨＰ）、ＧｅｎＲａｄ２２８２及びテラ
ダインＬ２１０ｉ Ｄ４（Ｔｅｒａ）を包含している。
従来のピンドライバは出力段において飽和電流スイッチ
を有している。出力端において論理状態の間でスイッチ
するためには、スイッチが飽和から脱出し、次いで反対
の論理状態における飽和状態に入ることが必要である。
その結果、スイッチング時間は不必要に長いものとな
る。
【００１１】
【課題を解決するための手段】本発明によれば、論理
高、論理低又は高インピーダンス出力を発生するトライ
ステートピンドライバが提供される。通常モードにおい
ては、本ピンドライバは、所望のテストパターンに従っ
て論理状態の間でスイッチするダイナミックテスト信号
を発生する。高インピーダンスモードにおいては、本ピ
ンドライバ出力は高インピーダンスレベルにあり、従っ
てテスト中の装置（ＤＵＴ）はセンサによりモニタする
ことが可能である。ピンドライバ及びセンサは、共通の
ＩＣ上に埋め込まれており、特定のピンドライバコンポ
ーネントがオフチップで形成されている。ピンドライバ
／センサ対は共通のＤＵＴピンへ結合されており且つ与
えられたＤＵＴピンのみのドライブ（駆動）、与えられ
たＤＵＴピンのみのセンス（検知）、又は同一のＤＵＴ
ピンを同時的にセンスしながら与えられたＤＵＴピンの
ドライブのうちの何れかを実施すべく機能することが可
能である。
高、論理低又は高インピーダンス出力を発生するトライ
ステートピンドライバが提供される。通常モードにおい
ては、本ピンドライバは、所望のテストパターンに従っ
て論理状態の間でスイッチするダイナミックテスト信号
を発生する。高インピーダンスモードにおいては、本ピ
ンドライバ出力は高インピーダンスレベルにあり、従っ
てテスト中の装置（ＤＵＴ）はセンサによりモニタする
ことが可能である。ピンドライバ及びセンサは、共通の
ＩＣ上に埋め込まれており、特定のピンドライバコンポ
ーネントがオフチップで形成されている。ピンドライバ
／センサ対は共通のＤＵＴピンへ結合されており且つ与
えられたＤＵＴピンのみのドライブ（駆動）、与えられ
たＤＵＴピンのみのセンス（検知）、又は同一のＤＵＴ
ピンを同時的にセンスしながら与えられたＤＵＴピンの
ドライブのうちの何れかを実施すべく機能することが可
能である。
【００１２】本発明の１側面によれば、ピンドライバ
が、波形発生器を有すると共に、オフチップのエミッタ
ホロワ出力段へ結合されている単位利得エミッタホロワ
プレドライバ段増幅器を有している。通常モードにおい
ては、ピンドライバはＤＵＴピンをドライブすると共に
先行する回路をバックドライブするために大きな出力電
流をソース（供給乃至は湧き出し）又はシンク（吸い込
み）する。その大きな電流を得るために、ドライバ出力
段は、一対のエミッタ結合型パワートランジスタ（例え
ば、プルアップパワートランジスタ及びプルダウンパワ
ートランジスタ）によりオフチップで形成されている。
が、波形発生器を有すると共に、オフチップのエミッタ
ホロワ出力段へ結合されている単位利得エミッタホロワ
プレドライバ段増幅器を有している。通常モードにおい
ては、ピンドライバはＤＵＴピンをドライブすると共に
先行する回路をバックドライブするために大きな出力電
流をソース（供給乃至は湧き出し）又はシンク（吸い込
み）する。その大きな電流を得るために、ドライバ出力
段は、一対のエミッタ結合型パワートランジスタ（例え
ば、プルアップパワートランジスタ及びプルダウンパワ
ートランジスタ）によりオフチップで形成されている。
【００１３】本発明の別の側面によれば、出力段を形成
するパワートランジスタがアクティブ即ち活性領域で動
作し、飽和ドライブトランジスタを有するピンドライバ
よりも一層高速のスイッチング時間、従って一層高速の
テストレートとすることを可能としている。これらのパ
ワートランジスタは、活性領域に止どまり、飽和トラン
ジスタのスイッチング遅延を回避している。更に、出力
格納容量が減少されるので、出力信号におけるリンギン
グが低下する。その結果、ピンドライバは一層信頼性が
あり且つ先行する回路における論理状態の不本意の変化
を発生することを回避している。高及び低基準電圧レベ
ルに関連するレール電圧レベルで活性領域における動作
は、自動的に、異なった論理高出力電圧レベル及び論理
低出力電圧レベルに対するパワートランジスタをコンフ
ィギャ即ち形態を構成する。従って、本ピンドライバ
は、単に論理高基準電圧及び論理低基準電圧を変化させ
ることにより異なった技術（従って異なった論理電圧レ
ベル）のＤＵＴをドライブ即ち駆動すべく適合させるこ
とが可能である。
するパワートランジスタがアクティブ即ち活性領域で動
作し、飽和ドライブトランジスタを有するピンドライバ
よりも一層高速のスイッチング時間、従って一層高速の
テストレートとすることを可能としている。これらのパ
ワートランジスタは、活性領域に止どまり、飽和トラン
ジスタのスイッチング遅延を回避している。更に、出力
格納容量が減少されるので、出力信号におけるリンギン
グが低下する。その結果、ピンドライバは一層信頼性が
あり且つ先行する回路における論理状態の不本意の変化
を発生することを回避している。高及び低基準電圧レベ
ルに関連するレール電圧レベルで活性領域における動作
は、自動的に、異なった論理高出力電圧レベル及び論理
低出力電圧レベルに対するパワートランジスタをコンフ
ィギャ即ち形態を構成する。従って、本ピンドライバ
は、単に論理高基準電圧及び論理低基準電圧を変化させ
ることにより異なった技術（従って異なった論理電圧レ
ベル）のＤＵＴをドライブ即ち駆動すべく適合させるこ
とが可能である。
【００１４】本発明の好適実施例によれば、波形発生器
が、スリュー制御信号により制御される一対の電流源を
有している。これらの電流源は、テスト状態信号により
交互にスイッチされる。高テスト状態信号は、波形発生
器出力を、高基準電圧レベルよりも１個のダイオード降
下高いレベルへ移行させる。低テスト状態信号は、波形
発生器出力を、低基準電圧レベルよりも１個のダイオー
ド降下低いレベルへ移行させる。出力は、それぞれの電
流源及びノード容量の大きさにより制御されるスリュー
レートでスイッチする。このスリューレート制御信号
は、波形発生器のスリューレートを制御するために電流
源を変化させる。
が、スリュー制御信号により制御される一対の電流源を
有している。これらの電流源は、テスト状態信号により
交互にスイッチされる。高テスト状態信号は、波形発生
器出力を、高基準電圧レベルよりも１個のダイオード降
下高いレベルへ移行させる。低テスト状態信号は、波形
発生器出力を、低基準電圧レベルよりも１個のダイオー
ド降下低いレベルへ移行させる。出力は、それぞれの電
流源及びノード容量の大きさにより制御されるスリュー
レートでスイッチする。このスリューレート制御信号
は、波形発生器のスリューレートを制御するために電流
源を変化させる。
【００１５】波形発生器の出力は、２個のカスケード構
成とされたエミッタホロワ回路を包含する単位利得増幅
器によりバッファされる。クラスＡＢ動作のためには、
該エミッタホロワは順方向バイアスされて、オフチップ
出力段を介して低い零入力電流を維持し且つクロスオー
バー高調波歪を減少させる。
成とされたエミッタホロワ回路を包含する単位利得増幅
器によりバッファされる。クラスＡＢ動作のためには、
該エミッタホロワは順方向バイアスされて、オフチップ
出力段を介して低い零入力電流を維持し且つクロスオー
バー高調波歪を減少させる。
【００１６】本発明の別の側面によれば、ピンドライバ
が、高インピーダンスピンドライバ出力と内部電圧レベ
ルとの間の典型的に大きな電圧スイング（振れ）に耐え
ることが可能なブレークダウン電圧経路を有している。
プレドライバ段入力と高インピーダンス出力との間のブ
レークダウン電圧経路は、二つのプレドライバ信号経路
の各々における一対の保護トランジスタにより向上され
ている。通常モード期間中、各それぞれの対の保護トラ
ンジスタは、それぞれのプレドライバ信号を通過させる
伝達ゲートとして機能する。高インピーダンスモード期
間中、各それぞれの対の保護トランジスタは、各保護ト
ランジスタのそれぞれのコレクタ・エミッタ接合を横断
して開回路を与える。各トランジスタのコレクタ・エミ
ッタ接合は、一方の方向において大きなブレークダウン
電圧を受付けることが可能であり、且つ他方の方向にお
いては小さなブレークダウン電圧を受付けることが可能
であるに過ぎない。従って、一対の保護トランジスタが
２個のプレドライバ信号経路の各々において使用されて
いる。その一方は順方向ブレークダウン電圧保護に対し
て配向されており、且つその他方は逆ブレークダウン電
圧保護に対して配向されている。
が、高インピーダンスピンドライバ出力と内部電圧レベ
ルとの間の典型的に大きな電圧スイング（振れ）に耐え
ることが可能なブレークダウン電圧経路を有している。
プレドライバ段入力と高インピーダンス出力との間のブ
レークダウン電圧経路は、二つのプレドライバ信号経路
の各々における一対の保護トランジスタにより向上され
ている。通常モード期間中、各それぞれの対の保護トラ
ンジスタは、それぞれのプレドライバ信号を通過させる
伝達ゲートとして機能する。高インピーダンスモード期
間中、各それぞれの対の保護トランジスタは、各保護ト
ランジスタのそれぞれのコレクタ・エミッタ接合を横断
して開回路を与える。各トランジスタのコレクタ・エミ
ッタ接合は、一方の方向において大きなブレークダウン
電圧を受付けることが可能であり、且つ他方の方向にお
いては小さなブレークダウン電圧を受付けることが可能
であるに過ぎない。従って、一対の保護トランジスタが
２個のプレドライバ信号経路の各々において使用されて
いる。その一方は順方向ブレークダウン電圧保護に対し
て配向されており、且つその他方は逆ブレークダウン電
圧保護に対して配向されている。
【００１７】
【実施例】 概観 図３は、ドライバ／センサ１８，１８′、テスト中の装
置（ＤＵＴ）２０、先行する回路２２を包含するテスト
形態１７を示している。ＤＵＴ２０は、複数個のピン又
はリードを有する集積回路コンポーネントである。イン
サーキットテストの場合、ＤＵＴ２０は、典型的に、一
つ又はそれ以上の先行する回路２２へ結合されている。
ドライバ／センサ１８は、ピンドライバ２３を有すると
共に、テスト信号（即ち、２８）をドライブするか又は
応答信号をモニタするセンサ２４を有している。同様
に、ドライバ／センサ１８′は、テスト信号をドライブ
するか又は応答信号をモニタするために（即ち、２９）
ピンドライバ２５及びセンサ２６を有している。
置（ＤＵＴ）２０、先行する回路２２を包含するテスト
形態１７を示している。ＤＵＴ２０は、複数個のピン又
はリードを有する集積回路コンポーネントである。イン
サーキットテストの場合、ＤＵＴ２０は、典型的に、一
つ又はそれ以上の先行する回路２２へ結合されている。
ドライバ／センサ１８は、ピンドライバ２３を有すると
共に、テスト信号（即ち、２８）をドライブするか又は
応答信号をモニタするセンサ２４を有している。同様
に、ドライバ／センサ１８′は、テスト信号をドライブ
するか又は応答信号をモニタするために（即ち、２９）
ピンドライバ２５及びセンサ２６を有している。
【００１８】ピンドライバ／センサ回路１８，１８′
は、ピンをドライブし、ピンを検知し、又はピンをドラ
イブすると共に検知するための機能を行なう。ピンをド
ライブすることなしにピンを検知する場合には、ドライ
バ回路２３は高インピーダンスモードにある。ＤＵＴ２
０をテストするためには、ピンドライバ２３がテストパ
ターンを発生し、該テストパターンはＤＵＴ２０の入力
ピンへ印加され、一方センサ２６がＤＵＴ２０の出力ピ
ンをモニタしてそのテストパターンに対する応答を検知
する。ドライバ／センサ１８，１８′は、部分的に、Ｄ
ＵＴ２０の共通ピンへ電気的に結合されているピンドラ
イバ及びセンサと共にＩＣとして埋め込まれている。入
力ピンであるＤＵＴピンの場合には、ピンドライバ２
３，２５はテスト信号を発生する。出力ピンであるＤＵ
Ｔピンの場合には、ドライバ２３，２５が高インピーダ
ンス状態とされ、センサ２４，２６がＤＵＴピンの出力
信号をモニタすることを可能とする。図１に示した如
く、ピンドライバ２３はテスト信号２８をＤＵＴ２０の
入力ピンに対してドライブし、一方ピンドライバ２５は
高インピーダンス状態にあって、センサ２６がＤＵＴ２
０の出力ピンにおいて発生される応答信号２９をモニタ
することを可能とする。
は、ピンをドライブし、ピンを検知し、又はピンをドラ
イブすると共に検知するための機能を行なう。ピンをド
ライブすることなしにピンを検知する場合には、ドライ
バ回路２３は高インピーダンスモードにある。ＤＵＴ２
０をテストするためには、ピンドライバ２３がテストパ
ターンを発生し、該テストパターンはＤＵＴ２０の入力
ピンへ印加され、一方センサ２６がＤＵＴ２０の出力ピ
ンをモニタしてそのテストパターンに対する応答を検知
する。ドライバ／センサ１８，１８′は、部分的に、Ｄ
ＵＴ２０の共通ピンへ電気的に結合されているピンドラ
イバ及びセンサと共にＩＣとして埋め込まれている。入
力ピンであるＤＵＴピンの場合には、ピンドライバ２
３，２５はテスト信号を発生する。出力ピンであるＤＵ
Ｔピンの場合には、ドライバ２３，２５が高インピーダ
ンス状態とされ、センサ２４，２６がＤＵＴピンの出力
信号をモニタすることを可能とする。図１に示した如
く、ピンドライバ２３はテスト信号２８をＤＵＴ２０の
入力ピンに対してドライブし、一方ピンドライバ２５は
高インピーダンス状態にあって、センサ２６がＤＵＴ２
０の出力ピンにおいて発生される応答信号２９をモニタ
することを可能とする。
【００１９】ピンドライバ２３は、先行する回路２２を
バックドライブし、従って、先行する回路２２の出力ピ
ンの論理状態に拘らず、所望の論理状態がＤＵＴ２０の
入力ピンへ印加される。
バックドライブし、従って、先行する回路２２の出力ピ
ンの論理状態に拘らず、所望の論理状態がＤＵＴ２０の
入力ピンへ印加される。
【００２０】図４はピンドライバ２３（２５）のブロッ
ク図である。ピンドライバ２３は、ドライバ段３０、プ
レドライバ段３２、波形発生器３４、バイアス回路３
６，３８及び電流源４０，４２を有している。プレドラ
イバ段３２、波形発生器３４、バイアス回路３６，３８
及び電流源４０，４２は、その他のピンドライバ２５に
対する対応する回路と共に及びセンサ２４，２６と共
に、集積回路４４上に形成されている。従って、ドライ
バ／センサ１８は、それぞれのピンドライバ２３，２５
に対する複数個のドライバ段３０を包含する幾つかのオ
フチップコンポーネントと共に集積回路により形成され
ている。
ク図である。ピンドライバ２３は、ドライバ段３０、プ
レドライバ段３２、波形発生器３４、バイアス回路３
６，３８及び電流源４０，４２を有している。プレドラ
イバ段３２、波形発生器３４、バイアス回路３６，３８
及び電流源４０，４２は、その他のピンドライバ２５に
対する対応する回路と共に及びセンサ２４，２６と共
に、集積回路４４上に形成されている。従って、ドライ
バ／センサ１８は、それぞれのピンドライバ２３，２５
に対する複数個のドライバ段３０を包含する幾つかのオ
フチップコンポーネントと共に集積回路により形成され
ている。
【００２１】ピンドライバ２３（２５）は、トライステ
ートイネーブル信号４６、テスト状態信号５０及びアナ
ログスリューレート制御信号５２を受取り、且つ高及び
低基準電圧５４，５６及び高及び低レール電圧５８，６
０を受取る。トライステートイネーブル信号４６は、本
ピンドライバがノーマルモードであるか又は高インピー
ダンスモードであるかを決定する。テスト状態信号５０
は、与えられた時間において、テスト信号２８の論理状
態を決定する。スリューレート制御信号５２は、論理状
態の間でのスイッチングのためにテスト信号２８のスリ
ューレートを決定する。高及び低基準電圧５４，５６
は、それぞれのテスト信号２８論理状態に対する電圧レ
ベルを決定する。レール電圧５８，６０は、テスト信号
２８をドライブするために、ドライバ段３０に対する供
給電圧を決定する。好適には、レール電圧５８，６０は
基準電圧５４，５６に関連している。レール電圧５８
は、基準電圧５４よりも１個のダイオード降下分高いレ
ベルに制御され、一方レール電圧６０は基準電圧５６よ
りも１個のダイオード降下分低いレベルへ制御される。
この様な関係は、ドライバ段３０の電力散逸を減少させ
る。
ートイネーブル信号４６、テスト状態信号５０及びアナ
ログスリューレート制御信号５２を受取り、且つ高及び
低基準電圧５４，５６及び高及び低レール電圧５８，６
０を受取る。トライステートイネーブル信号４６は、本
ピンドライバがノーマルモードであるか又は高インピー
ダンスモードであるかを決定する。テスト状態信号５０
は、与えられた時間において、テスト信号２８の論理状
態を決定する。スリューレート制御信号５２は、論理状
態の間でのスイッチングのためにテスト信号２８のスリ
ューレートを決定する。高及び低基準電圧５４，５６
は、それぞれのテスト信号２８論理状態に対する電圧レ
ベルを決定する。レール電圧５８，６０は、テスト信号
２８をドライブするために、ドライバ段３０に対する供
給電圧を決定する。好適には、レール電圧５８，６０は
基準電圧５４，５６に関連している。レール電圧５８
は、基準電圧５４よりも１個のダイオード降下分高いレ
ベルに制御され、一方レール電圧６０は基準電圧５６よ
りも１個のダイオード降下分低いレベルへ制御される。
この様な関係は、ドライバ段３０の電力散逸を減少させ
る。
【００２２】トライステートイネーブル信号４６がピン
ドライバ２３に対する如く不活性状態であると、ピンド
ライバ２３は通常モードとなり、ＤＵＴ２０をドライブ
し且つ先行する回路２２をバックドライブするためのテ
スト信号２８を発生する。センサ２４は、この期間中活
性状態のままでありＤＵＴ２０における信号を検知す
る。トライステートイネーブル信号４６がピンドライバ
２５に対するものの如く活性状態となると、ピンドライ
バ２５が高インピーダンスモードとなり、且つピンドラ
イバ出力は高インピーダンス状態であり応答信号２９が
センサ２６により検知可能な状態とする。
ドライバ２３に対する如く不活性状態であると、ピンド
ライバ２３は通常モードとなり、ＤＵＴ２０をドライブ
し且つ先行する回路２２をバックドライブするためのテ
スト信号２８を発生する。センサ２４は、この期間中活
性状態のままでありＤＵＴ２０における信号を検知す
る。トライステートイネーブル信号４６がピンドライバ
２５に対するものの如く活性状態となると、ピンドライ
バ２５が高インピーダンスモードとなり、且つピンドラ
イバ出力は高インピーダンス状態であり応答信号２９が
センサ２６により検知可能な状態とする。
【００２３】波形発生器３４は、テスト状態信号５０及
びスリューレート制御信号５２を受取り且つそれに応答
して制御信号６２を発生し、その信号はプレドライバ段
３２へ入力される。通常モード期間中、プレドライバ段
３２は第一及び第二プレドライバ信号６４及び６６を発
生する。この様なプレドライバ信号６４，６６は、ドラ
イバ段３０を介してテスト信号２８をプルアップ又はプ
ルダウンさせる。プレドライバ段３２は、それぞれのバ
イアス回路３６，３８から第一及び第二バイアス信号６
８，７０を受取る。プレドライバ段３２は、更に、ドラ
イバ段３０のパワートランジスタを制御するための十分
な電流で第一及び第二プレドライバ信号６４，６６を供
給するための第一及び第二電流信号７２，７４を受取
る。
びスリューレート制御信号５２を受取り且つそれに応答
して制御信号６２を発生し、その信号はプレドライバ段
３２へ入力される。通常モード期間中、プレドライバ段
３２は第一及び第二プレドライバ信号６４及び６６を発
生する。この様なプレドライバ信号６４，６６は、ドラ
イバ段３０を介してテスト信号２８をプルアップ又はプ
ルダウンさせる。プレドライバ段３２は、それぞれのバ
イアス回路３６，３８から第一及び第二バイアス信号６
８，７０を受取る。プレドライバ段３２は、更に、ドラ
イバ段３０のパワートランジスタを制御するための十分
な電流で第一及び第二プレドライバ信号６４，６６を供
給するための第一及び第二電流信号７２，７４を受取
る。
【００２４】高インピーダンスモード期間中、プレドラ
イバ段３２が第一及び第二プレドライバ信号６４，６６
を発生すべくバイアスされ、それらの信号がドライバ段
３０のパワートランジスタをターンオフさせ本ピンドラ
イバ出力を高インピーダンスとさせるが、波形発生器３
４は尚且つ制御信号６２を発生する。図５はドライバ段
３０及びプレドライバ段３２の実施例を包含するピンド
ライバ２３（２５）の部分的概略図を示している。ドラ
イバ段３０はＩＣチップ４４外部に設けられているの
で、第一及び第二プレドライバ信号６４，６６は寄生容
量及びピンインダクタンスを包含する電気的接続、ＰＣ
ボード、ＩＣパッケージの電気的特性により影響を受け
る。この様な電気的特性を考慮に入れるために、ＩＣ４
４のＬＣモデル７６を図５に示してある。
イバ段３２が第一及び第二プレドライバ信号６４，６６
を発生すべくバイアスされ、それらの信号がドライバ段
３０のパワートランジスタをターンオフさせ本ピンドラ
イバ出力を高インピーダンスとさせるが、波形発生器３
４は尚且つ制御信号６２を発生する。図５はドライバ段
３０及びプレドライバ段３２の実施例を包含するピンド
ライバ２３（２５）の部分的概略図を示している。ドラ
イバ段３０はＩＣチップ４４外部に設けられているの
で、第一及び第二プレドライバ信号６４，６６は寄生容
量及びピンインダクタンスを包含する電気的接続、ＰＣ
ボード、ＩＣパッケージの電気的特性により影響を受け
る。この様な電気的特性を考慮に入れるために、ＩＣ４
４のＬＣモデル７６を図５に示してある。
【００２５】ドライバ段３０ 一実施例によれば、ピンドライバ２３は、ドライバ段３
０を有しており、それはＤＵＴ２０をドライブし且つ先
行する回路２２をバックドライブするために約５００ｍ
Ａの電流をシンク（吸い込み）又はソース（供給）する
ことが可能である。この様な大きなバックドライブ用電
流を受付けるために、ドライバ段３０は大型のパワート
ランジスタ１００，１０２によりＩＣ４４の外部に形成
されている。図５はパワートランジスタ１００，１０２
及び抵抗１０４，１０６を包含するドライバ段３０を示
している。
０を有しており、それはＤＵＴ２０をドライブし且つ先
行する回路２２をバックドライブするために約５００ｍ
Ａの電流をシンク（吸い込み）又はソース（供給）する
ことが可能である。この様な大きなバックドライブ用電
流を受付けるために、ドライバ段３０は大型のパワート
ランジスタ１００，１０２によりＩＣ４４の外部に形成
されている。図５はパワートランジスタ１００，１０２
及び抵抗１０４，１０６を包含するドライバ段３０を示
している。
【００２６】これらのパワートランジスタはプレドライ
バ出力トランジスタ１０８，１１０に対してカスケード
接続されている。好適には、トランジスタ１００，１０
２は、クラスＡＢ動作を与えるために軽度に順方向バイ
アスされる。パワートランジスタ１００はＮＰＮバイポ
ーラトランジスタであり、そのベースは第一プレドライ
バ信号６４を受取るべく結合されており、そのコレクタ
は高レール電圧ＶRHへ接続されており且つそのエミッタ
はドライバ出力端子１０１へ結合されている。抵抗１０
４は、高インピーダンスモード期間中、パワートランジ
スタ１００のベース・エミッタ接合を横断しての電圧降
下を制限するために、トランジスタ１００のエミッタと
ベースとの間に横断して接続されている。
バ出力トランジスタ１０８，１１０に対してカスケード
接続されている。好適には、トランジスタ１００，１０
２は、クラスＡＢ動作を与えるために軽度に順方向バイ
アスされる。パワートランジスタ１００はＮＰＮバイポ
ーラトランジスタであり、そのベースは第一プレドライ
バ信号６４を受取るべく結合されており、そのコレクタ
は高レール電圧ＶRHへ接続されており且つそのエミッタ
はドライバ出力端子１０１へ結合されている。抵抗１０
４は、高インピーダンスモード期間中、パワートランジ
スタ１００のベース・エミッタ接合を横断しての電圧降
下を制限するために、トランジスタ１００のエミッタと
ベースとの間に横断して接続されている。
【００２７】パワートランジスタ１０２はＰＮＰトラン
ジスタであり、そのベースは第二プレドライバ信号６６
を受取るべく結合されており、そのコレクタは低レール
電圧ＶRLへ接続されており、且つそのエミッタはドライ
バ出力端子１０１へ結合されている。抵抗１０６は、高
インピーダンスモード期間中にトランジスタ１０２のベ
ース・エミッタ接合を横断しての電圧降下を制限するた
めにパワートランジスタ１０２のベースとエミッタとの
間に接続されている。図示した如く、パワートランジス
タ１００，１０２のエミッタは共通結合されており、パ
ワートランジスタ１００はテスト信号２８の電圧レベル
をプルアップさせ且つパワートランジスタ１０２はテス
ト信号２８の電圧レベルをプルダウンさせる。
ジスタであり、そのベースは第二プレドライバ信号６６
を受取るべく結合されており、そのコレクタは低レール
電圧ＶRLへ接続されており、且つそのエミッタはドライ
バ出力端子１０１へ結合されている。抵抗１０６は、高
インピーダンスモード期間中にトランジスタ１０２のベ
ース・エミッタ接合を横断しての電圧降下を制限するた
めにパワートランジスタ１０２のベースとエミッタとの
間に接続されている。図示した如く、パワートランジス
タ１００，１０２のエミッタは共通結合されており、パ
ワートランジスタ１００はテスト信号２８の電圧レベル
をプルアップさせ且つパワートランジスタ１０２はテス
ト信号２８の電圧レベルをプルダウンさせる。
【００２８】パワートランジスタ１００，１０２は、従
来技術における如く飽和状態を出たり入ったりしてスイ
ッチングする代わりに本発明の１側面に基づいて活性領
域において動作する。活性領域において動作させること
により、トランジスタ１００，１０２の格納容量は減少
され、論理高電圧レベルと論理低電圧レベルとの間での
より高速なスイッチング時間とすることを可能としてい
る。その結果、同一の程度の信号の歪を発生することな
しに（且つ伝送線効果がより少ない状態で）高速のテス
トレートを達成することが可能である。一方、同一の程
度のリンギングに対し一層高速のデータレートを適用す
ることが可能である。好適実施例によれば、高速のテス
トレートが適用され、一方出力は従来のドライバの場合
よりも信号の歪を経験する程度はより少ない。従って、
本ピンドライバはより信頼性があり、且つ先行する回路
における論理状態を不本意に変化させることはない。
来技術における如く飽和状態を出たり入ったりしてスイ
ッチングする代わりに本発明の１側面に基づいて活性領
域において動作する。活性領域において動作させること
により、トランジスタ１００，１０２の格納容量は減少
され、論理高電圧レベルと論理低電圧レベルとの間での
より高速なスイッチング時間とすることを可能としてい
る。その結果、同一の程度の信号の歪を発生することな
しに（且つ伝送線効果がより少ない状態で）高速のテス
トレートを達成することが可能である。一方、同一の程
度のリンギングに対し一層高速のデータレートを適用す
ることが可能である。好適実施例によれば、高速のテス
トレートが適用され、一方出力は従来のドライバの場合
よりも信号の歪を経験する程度はより少ない。従って、
本ピンドライバはより信頼性があり、且つ先行する回路
における論理状態を不本意に変化させることはない。
【００２９】前述した如く、レール電圧は、対応する基
準電圧よりも１個のダイオード降下分高いか又は低いレ
ベルに制御することが可能である。従って、本ピンドラ
イバは、単に論理高基準電圧Ｖh 及び論理低基準電圧Ｖ
l を変化させることにより異なった論理電圧レベルのＤ
ＵＴを駆動すべく適合させることが可能である。
準電圧よりも１個のダイオード降下分高いか又は低いレ
ベルに制御することが可能である。従って、本ピンドラ
イバは、単に論理高基準電圧Ｖh 及び論理低基準電圧Ｖ
l を変化させることにより異なった論理電圧レベルのＤ
ＵＴを駆動すべく適合させることが可能である。
【００３０】５．０Ｖが論理高であり且つ０．０Ｖが論
理低である回路２０，２２の場合には、基準電圧Ｖh 及
びＶl として５．０Ｖ及び０．０Ｖを使用することが可
能である。入力基準電圧信号５４，５６は比較的小さな
電流を有している。ドライバ段３０はより大きな電流に
おいて選択論理レベルを出力すべく作用する。前述した
如く、約５００ｍＡ出力電流が、好適実施例に従って、
ドライバ段３０によりソース即ち供給又はシンク即ち吸
い込まれる。
理低である回路２０，２２の場合には、基準電圧Ｖh 及
びＶl として５．０Ｖ及び０．０Ｖを使用することが可
能である。入力基準電圧信号５４，５６は比較的小さな
電流を有している。ドライバ段３０はより大きな電流に
おいて選択論理レベルを出力すべく作用する。前述した
如く、約５００ｍＡ出力電流が、好適実施例に従って、
ドライバ段３０によりソース即ち供給又はシンク即ち吸
い込まれる。
【００３１】ドライバ段３０から５Ｖ及び５００ｍＡの
論理高出力を達成するために、パワートランジスタ１０
０のベースは約２０ｍＡにおいて５．７Ｖの第一プレド
ライバ信号６４でバイアスされる。パワートランジスタ
１０２のベースは、−０．７Ｖの第二プレドライバ信号
６６でバイアスされ、パワートランジスタ１０２をター
ンオフさせる。各パワートランジスタ１００，１０２の
ベースとエミッタとの間に０．７Ｖのベータが与えられ
ると、その結果得られる出力レベルは５．０Ｖである。
論理高出力を達成するために、パワートランジスタ１０
０のベースは約２０ｍＡにおいて５．７Ｖの第一プレド
ライバ信号６４でバイアスされる。パワートランジスタ
１０２のベースは、−０．７Ｖの第二プレドライバ信号
６６でバイアスされ、パワートランジスタ１０２をター
ンオフさせる。各パワートランジスタ１００，１０２の
ベースとエミッタとの間に０．７Ｖのベータが与えられ
ると、その結果得られる出力レベルは５．０Ｖである。
【００３２】ドライバ出力として論理低を達成するため
には、パワートランジスタ１００のベースが０．７Ｖの
第一プレドライバ信号６４でバイアスされ、一方ドライ
バトランジスタ１０２のベースは約２０ｍＡにおいて−
５．７Ｖの第二プレドライバ信号６６でバイアスされ
る。パワートランジスタ１００，１０２は、所望の５０
０ｍＡの電流をソース即ち供給又はシンク即ち吸い込む
のに十分に大きいように選択されている。
には、パワートランジスタ１００のベースが０．７Ｖの
第一プレドライバ信号６４でバイアスされ、一方ドライ
バトランジスタ１０２のベースは約２０ｍＡにおいて−
５．７Ｖの第二プレドライバ信号６６でバイアスされ
る。パワートランジスタ１００，１０２は、所望の５０
０ｍＡの電流をソース即ち供給又はシンク即ち吸い込む
のに十分に大きいように選択されている。
【００３３】ドライバ段ブレーク電圧保護 ピンドライバ２３，２５がドライバ段出力を高インピー
ダンス状態とさせる能力は、大きなブレークダウン電圧
を受付けることの可能な信号経路に対する必要性を発生
させている。高インピーダンスモード期間中、両方のパ
ワートランジスタ１００，１０２はオフである。なぜな
らば、第一及び第二プレドライバ信号６４，６６が０．
０ｍＡだからである。その結果、各パワートランジスタ
１００，１０２はコレクタからエミッタへの開回路を形
成する。従って、出力端子１０１は高インピーダンスに
ある。
ダンス状態とさせる能力は、大きなブレークダウン電圧
を受付けることの可能な信号経路に対する必要性を発生
させている。高インピーダンスモード期間中、両方のパ
ワートランジスタ１００，１０２はオフである。なぜな
らば、第一及び第二プレドライバ信号６４，６６が０．
０ｍＡだからである。その結果、各パワートランジスタ
１００，１０２はコレクタからエミッタへの開回路を形
成する。従って、出力端子１０１は高インピーダンスに
ある。
【００３４】図３乃至５を参照すると、ピンドライバ２
５がＤＵＴ出力ピンへ結合して示されている。従って、
ピンドライバ２５は高インピーダンスモードへ設定され
ている。パワートランジスタ１００，１０２のコレクタ
・エミッタ接合は、最大電圧スイング（振れ）の２倍の
電圧差に耐えるべきである。従って、パワートランジス
タ１００，１０２は、十分に大きなコレクタ・エミッタ
ブレークダウン電圧定格を有するべく選択される。
５がＤＵＴ出力ピンへ結合して示されている。従って、
ピンドライバ２５は高インピーダンスモードへ設定され
ている。パワートランジスタ１００，１０２のコレクタ
・エミッタ接合は、最大電圧スイング（振れ）の２倍の
電圧差に耐えるべきである。従って、パワートランジス
タ１００，１０２は、十分に大きなコレクタ・エミッタ
ブレークダウン電圧定格を有するべく選択される。
【００３５】該ベース・エミッタ接合は、典型的に、コ
レクタ・エミッタ接合よりもより低いブレークダウン電
圧定格を有している。該ベース・エミッタ接合は、出力
端子１０１からプレドライバ段３２内の点へのそれぞれ
の信号経路の一部である。この様な信号経路に対するブ
レークダウン保護は、プレドライバ段ブレークダウン電
圧保護に関する説明において説明してある。
レクタ・エミッタ接合よりもより低いブレークダウン電
圧定格を有している。該ベース・エミッタ接合は、出力
端子１０１からプレドライバ段３２内の点へのそれぞれ
の信号経路の一部である。この様な信号経路に対するブ
レークダウン保護は、プレドライバ段ブレークダウン電
圧保護に関する説明において説明してある。
【００３６】プレドライバ段３２ プレドライバ段３２は、単位利得カスケード型相補的エ
ミッタホロワとして構成されている。第一及び第二プレ
ドライバ信号６４，６６は、制御信号６２、バイアス信
号６８，７０及び電流信号７２，７４に応答して発生さ
れる。図５は、プレドライバ段３２を示しており、それ
は、波形発生器３４と第一プレドライバ信号６４との間
の第一信号経路１２０と、波形発生器３４と第二プレド
ライバ信号６６との間の第二信号経路１２２とを有して
いる。第一信号経路１２０は、波形発生器３４からのプ
レドライバ段入力端から、トランジスタ１２４のベース
・エミッタ接合、トランジスタ１２６のコレクタ・エミ
ッタ接合、トランジスタ１２８のエミッタ・コレクタ接
合、トランジスタ１０８のベース・エミッタ接合を横断
して形成されている。第二信号経路１２２は、波形発生
器３４からのプレドライバ段３２の入力端から、トラン
ジスタ１３０のベース・エミッタ接合、トランジスタ１
３２のコレクタ・エミッタ接合、トランジスタ１３４の
エミッタ・コレクタ接合、トランジスタ１１０のベース
・エミッタ接合を横断して形成されている。
ミッタホロワとして構成されている。第一及び第二プレ
ドライバ信号６４，６６は、制御信号６２、バイアス信
号６８，７０及び電流信号７２，７４に応答して発生さ
れる。図５は、プレドライバ段３２を示しており、それ
は、波形発生器３４と第一プレドライバ信号６４との間
の第一信号経路１２０と、波形発生器３４と第二プレド
ライバ信号６６との間の第二信号経路１２２とを有して
いる。第一信号経路１２０は、波形発生器３４からのプ
レドライバ段入力端から、トランジスタ１２４のベース
・エミッタ接合、トランジスタ１２６のコレクタ・エミ
ッタ接合、トランジスタ１２８のエミッタ・コレクタ接
合、トランジスタ１０８のベース・エミッタ接合を横断
して形成されている。第二信号経路１２２は、波形発生
器３４からのプレドライバ段３２の入力端から、トラン
ジスタ１３０のベース・エミッタ接合、トランジスタ１
３２のコレクタ・エミッタ接合、トランジスタ１３４の
エミッタ・コレクタ接合、トランジスタ１１０のベース
・エミッタ接合を横断して形成されている。
【００３７】テスト信号２８において論理高を発生する
制御信号６２の場合、トランジスタ１２４を介しての信
号電流は減少され、電流源４０からの電流を、トランジ
スタ１２８及びトランジスタ１０８を介してパワートラ
ンジスタ１００へドライブ入力すべくそらさせる。更
に、トランジスタ１３０を介しての電流が増加し、トラ
ンジスタ１１０及びパワートランジスタ１０２への電流
を減少させるために、電流源４２内への電流のほとんど
をソース即ち供給する。
制御信号６２の場合、トランジスタ１２４を介しての信
号電流は減少され、電流源４０からの電流を、トランジ
スタ１２８及びトランジスタ１０８を介してパワートラ
ンジスタ１００へドライブ入力すべくそらさせる。更
に、トランジスタ１３０を介しての電流が増加し、トラ
ンジスタ１１０及びパワートランジスタ１０２への電流
を減少させるために、電流源４２内への電流のほとんど
をソース即ち供給する。
【００３８】テスト信号２８において論理低を発生する
制御信号６２の場合には、トランジスタ１３０を介して
の信号電流が減少され、電流源４２からの電流をトラン
ジスタ１３４及びトランジスタ１１０を介してパワート
ランジスタ１０２内へドライブさせるべくそらさせる。
更に、トランジスタ１２４を介しての電流が増加し、電
流源４０からの電流のほとんどをシンク即ち吸い込んで
トランジスタ１０８及びパワートランジスタ１００への
電流を減少させる。
制御信号６２の場合には、トランジスタ１３０を介して
の信号電流が減少され、電流源４２からの電流をトラン
ジスタ１３４及びトランジスタ１１０を介してパワート
ランジスタ１０２内へドライブさせるべくそらさせる。
更に、トランジスタ１２４を介しての電流が増加し、電
流源４０からの電流のほとんどをシンク即ち吸い込んで
トランジスタ１０８及びパワートランジスタ１００への
電流を減少させる。
【００３９】プレドライバ段３２は、更に、トランジス
タ１３６及び第一及び第二信号経路１２０，１２２を横
断して接続されている抵抗１３８，１４０からなるバイ
アス回路網を有している。このバイアス回路網は、プレ
ドライバ段を約３ＶBEへ順方向バイアスしてクラスＡＢ
動作を達成する。この様なバイアス動作は、テスト信号
２８に対し零入力電流を低く維持し且つクロスオーバー
高調波歪を減少させる。
タ１３６及び第一及び第二信号経路１２０，１２２を横
断して接続されている抵抗１３８，１４０からなるバイ
アス回路網を有している。このバイアス回路網は、プレ
ドライバ段を約３ＶBEへ順方向バイアスしてクラスＡＢ
動作を達成する。この様なバイアス動作は、テスト信号
２８に対し零入力電流を低く維持し且つクロスオーバー
高調波歪を減少させる。
【００４０】それぞれのトランジスタ１０８，１１０内
へのベース電流がこの様なトランジスタ１０８，１１０
の導電度を決定し、従ってそれぞれの第一プレドライバ
信号６４及び第二プレドライバ信号６６の電流を決定す
る。従って、パワートランジスタ１００，１０２を介し
ての零入力電流が減少される。トランジスタ１０８内へ
のベース電流の量は、電流源４０からの電流信号７２入
力の電流により決定される。電流信号７２は、適宜の論
理高出力を発生させるためにパワートランジスタ１００
をバイアスさせるのに十分な第一プレドライバ信号６４
を発生するように決定される。好適実施例によれば、電
流信号７２は２１ｍＡであり、それは、テスト信号２８
に対する電圧レベルとしてテスト状態信号５０が論理高
を選択する場合に、トランジスタ１０８のベース内への
電流が約１１ｍＡとさせる。この１１ｍＡのベース電流
は、パワートランジスタ１００のベース内へ約２０ｍＡ
の電流を発生させるようにトランジスタ１０８をバイア
スさせ、ドライバ段３０から論理高出力を発生させる。
へのベース電流がこの様なトランジスタ１０８，１１０
の導電度を決定し、従ってそれぞれの第一プレドライバ
信号６４及び第二プレドライバ信号６６の電流を決定す
る。従って、パワートランジスタ１００，１０２を介し
ての零入力電流が減少される。トランジスタ１０８内へ
のベース電流の量は、電流源４０からの電流信号７２入
力の電流により決定される。電流信号７２は、適宜の論
理高出力を発生させるためにパワートランジスタ１００
をバイアスさせるのに十分な第一プレドライバ信号６４
を発生するように決定される。好適実施例によれば、電
流信号７２は２１ｍＡであり、それは、テスト信号２８
に対する電圧レベルとしてテスト状態信号５０が論理高
を選択する場合に、トランジスタ１０８のベース内への
電流が約１１ｍＡとさせる。この１１ｍＡのベース電流
は、パワートランジスタ１００のベース内へ約２０ｍＡ
の電流を発生させるようにトランジスタ１０８をバイア
スさせ、ドライバ段３０から論理高出力を発生させる。
【００４１】同様に、トランジスタ１１０内へのベース
電流の量は、電流源４２からの電流信号７４入力の電流
により決定される。電流信号７４は、適宜の論理低出力
を発生させるためにパワートランジスタ１０２をバイア
スさせるのに十分な第二プレドライバ信号６６を発生さ
せるように決定される。好適実施例によれば、電流信号
７４は−２１ｍＡであり、それは、テスト状態信号５０
がテスト信号２８に対する電圧レベルとして論理低を選
択する場合に、トランジスタ１１０のベース内へ約−１
１ｍＡを発生させる。この−１１ｍＡのベース電流は、
パワートランジスタ１０２のベース内へ約−２０ｍＡの
電流を発生させるようにトランジスタ１１０をバイアス
する。
電流の量は、電流源４２からの電流信号７４入力の電流
により決定される。電流信号７４は、適宜の論理低出力
を発生させるためにパワートランジスタ１０２をバイア
スさせるのに十分な第二プレドライバ信号６６を発生さ
せるように決定される。好適実施例によれば、電流信号
７４は−２１ｍＡであり、それは、テスト状態信号５０
がテスト信号２８に対する電圧レベルとして論理低を選
択する場合に、トランジスタ１１０のベース内へ約−１
１ｍＡを発生させる。この−１１ｍＡのベース電流は、
パワートランジスタ１０２のベース内へ約−２０ｍＡの
電流を発生させるようにトランジスタ１１０をバイアス
する。
【００４２】前述した如く、第一信号経路１２０におけ
るトランジスタ１２６，１２８及び第二信号経路１２２
におけるトランジスタ１３２，１３４は、通常モード期
間中に伝達ゲートとして機能する。通常モード期間中、
トライステートイネーブル信号４６は不活性状態であ
り、バイアス回路３６，３８がそれぞれの−１５Ｖ及び
＋１５Ｖをプレドライバ段３２へ印加することを可能と
している。バイアス回路３６は−１５Ｖ信号６８を発生
し、それは抵抗１４２，１４４を横断して受取られ、ト
ランジスタ１２６，１２８をターンオンさせる。同様
に、バイアス回路３８は＋１５Ｖ信号７０を発生し、そ
れは抵抗１４６，１４８を横断して受取られ、トランジ
スタ１３２，１３４をターンオンさせる。トランジスタ
１２６，１２８，１３２，１３４は、通常モード期間中
バイアスされ、ベース抵抗１４２，１４４，１４６，１
４８が導通度をそれぞれ決定する。＋１５Ｖ乃至−１５
Ｖの出力レール電圧スイング及び各々が５ＫΩのベース
抵抗１４２，１４４，１４６，１４８の場合、それぞれ
のトランジスタ１２６，１２８をドライブするベース電
流は５．４ｍＡである（及び、トランジスタ１３２，１
３４の場合には−５．４ｍＡである）。その結果、最悪
の場合で１１ｍＡがトランジスタ１０８（１１０）へ流
れる。適度のスイッチング速度及び適度のベースドライ
ブを維持するためには、電流源４０が通常モード期間中
に２１ｍＡの一定の電流信号７２を与え、一方電流源４
２が−２１ｍＡの一定の電流信号７４を供給する。
るトランジスタ１２６，１２８及び第二信号経路１２２
におけるトランジスタ１３２，１３４は、通常モード期
間中に伝達ゲートとして機能する。通常モード期間中、
トライステートイネーブル信号４６は不活性状態であ
り、バイアス回路３６，３８がそれぞれの−１５Ｖ及び
＋１５Ｖをプレドライバ段３２へ印加することを可能と
している。バイアス回路３６は−１５Ｖ信号６８を発生
し、それは抵抗１４２，１４４を横断して受取られ、ト
ランジスタ１２６，１２８をターンオンさせる。同様
に、バイアス回路３８は＋１５Ｖ信号７０を発生し、そ
れは抵抗１４６，１４８を横断して受取られ、トランジ
スタ１３２，１３４をターンオンさせる。トランジスタ
１２６，１２８，１３２，１３４は、通常モード期間中
バイアスされ、ベース抵抗１４２，１４４，１４６，１
４８が導通度をそれぞれ決定する。＋１５Ｖ乃至−１５
Ｖの出力レール電圧スイング及び各々が５ＫΩのベース
抵抗１４２，１４４，１４６，１４８の場合、それぞれ
のトランジスタ１２６，１２８をドライブするベース電
流は５．４ｍＡである（及び、トランジスタ１３２，１
３４の場合には−５．４ｍＡである）。その結果、最悪
の場合で１１ｍＡがトランジスタ１０８（１１０）へ流
れる。適度のスイッチング速度及び適度のベースドライ
ブを維持するためには、電流源４０が通常モード期間中
に２１ｍＡの一定の電流信号７２を与え、一方電流源４
２が−２１ｍＡの一定の電流信号７４を供給する。
【００４３】プレドライバ段ブレークダウン電圧保護 前述した如く、ピンドライバ２３，２５がドライバ段３
０の出力を高インピーダンス状態とさせる能力は、大き
なブレークダウン電圧を受付けることの可能な信号経路
を必要としている。ピンドライバ２３，２５が高インピ
ーダンスモードにある場合には、トライステートイネー
ブルラインはアクティブ即ち活性状態である。しかしな
がら、波形発生器３４はいまだに制御信号６２を出力す
ることが可能である。更に、ＤＵＴ２０又は先行する回
路２２が出力端子１０１において電圧を発生する場合が
ある。−１２Ｖの波形発生器制御信号６２及び約＋１２
Ｖの端子１０１における電圧の場合には、プレドライバ
段３２及びドライバ段３０を横断して２４Ｖの電圧差が
発生する。電流源４０，４２における電圧レベルはたか
だか±１４Ｖとなる場合がある。従って、電圧差は２６
Ｖとなる場合がある。
０の出力を高インピーダンス状態とさせる能力は、大き
なブレークダウン電圧を受付けることの可能な信号経路
を必要としている。ピンドライバ２３，２５が高インピ
ーダンスモードにある場合には、トライステートイネー
ブルラインはアクティブ即ち活性状態である。しかしな
がら、波形発生器３４はいまだに制御信号６２を出力す
ることが可能である。更に、ＤＵＴ２０又は先行する回
路２２が出力端子１０１において電圧を発生する場合が
ある。−１２Ｖの波形発生器制御信号６２及び約＋１２
Ｖの端子１０１における電圧の場合には、プレドライバ
段３２及びドライバ段３０を横断して２４Ｖの電圧差が
発生する。電流源４０，４２における電圧レベルはたか
だか±１４Ｖとなる場合がある。従って、電圧差は２６
Ｖとなる場合がある。
【００４４】第一プレドライバ信号経路１２０は、トラ
ンジスタ１２４及び１０８のベース・エミッタ接合を有
している。経路１２０をドライバ出力端１０１へ延在す
ると、更に、パワートランジスタ１００のベース・エミ
ッタ接合を包含する。ベース・エミッタ接合のブレーク
ダウン電圧は約７．７Ｖであるので、保護トランジスタ
１２６及び１２８が信号経路１２０内に設けられてい
る。この様なトランジスタのコレクタ・エミッタ接合は
信号経路１２０の一部を形成する。コレクタ・エミッタ
接合に対するブレークダウン電圧は約３３Ｖである。し
かしながら、ベース・エミッタ接合と異なり、コレクタ
・エミッタ接合は一方向においてのみ高いブレークダウ
ン電圧を有している。従って、プレドライバ信号経路１
２０内には二つのトランジスタ１２６，１２８が使用さ
れており、各々が個別的な方向において高いブレークダ
ウン電圧を与えている。これら二つのトランジスタ１２
６，１２８は、一方のトランジスタ１２６のコレクタ・
エミッタ接合が順方向のブレークダウン電圧保護を与
え、一方他方のトランジスタ１２８のコレクタ・エミッ
タ接合が逆方向のブレークダウン電圧保護を与えるよう
に配向されている。
ンジスタ１２４及び１０８のベース・エミッタ接合を有
している。経路１２０をドライバ出力端１０１へ延在す
ると、更に、パワートランジスタ１００のベース・エミ
ッタ接合を包含する。ベース・エミッタ接合のブレーク
ダウン電圧は約７．７Ｖであるので、保護トランジスタ
１２６及び１２８が信号経路１２０内に設けられてい
る。この様なトランジスタのコレクタ・エミッタ接合は
信号経路１２０の一部を形成する。コレクタ・エミッタ
接合に対するブレークダウン電圧は約３３Ｖである。し
かしながら、ベース・エミッタ接合と異なり、コレクタ
・エミッタ接合は一方向においてのみ高いブレークダウ
ン電圧を有している。従って、プレドライバ信号経路１
２０内には二つのトランジスタ１２６，１２８が使用さ
れており、各々が個別的な方向において高いブレークダ
ウン電圧を与えている。これら二つのトランジスタ１２
６，１２８は、一方のトランジスタ１２６のコレクタ・
エミッタ接合が順方向のブレークダウン電圧保護を与
え、一方他方のトランジスタ１２８のコレクタ・エミッ
タ接合が逆方向のブレークダウン電圧保護を与えるよう
に配向されている。
【００４５】同様に、第二プレドライバ信号経路１２２
はトランジスタ１３０及び１１０のベース・エミッタ接
合を有している。この経路１２２をドライバ出力端１０
１へ延在させると、パワートランジスタ１０２のベース
・エミッタ接合が包含される。ベース・エミッタ接合の
ブレークダウン電圧は約７．７Ｖであるので、保護トラ
ンジスタ１３２及び１３４が信号経路１２２内に設けら
れている。この様なトランジスタのコレクタ・エミッタ
接合は信号経路１２２の一部を形成している。これら二
つのトランジスタ１３２，１３４は、一方のトランジス
タ１３２のコレクタ・エミッタ接合が順方向のブレーク
ダウン電圧保護を与え、一方他方のトランジスタ１３４
のコレクタ・エミッタ接合が逆方向のブレークダウン電
圧保護を与えるように配向されている。
はトランジスタ１３０及び１１０のベース・エミッタ接
合を有している。この経路１２２をドライバ出力端１０
１へ延在させると、パワートランジスタ１０２のベース
・エミッタ接合が包含される。ベース・エミッタ接合の
ブレークダウン電圧は約７．７Ｖであるので、保護トラ
ンジスタ１３２及び１３４が信号経路１２２内に設けら
れている。この様なトランジスタのコレクタ・エミッタ
接合は信号経路１２２の一部を形成している。これら二
つのトランジスタ１３２，１３４は、一方のトランジス
タ１３２のコレクタ・エミッタ接合が順方向のブレーク
ダウン電圧保護を与え、一方他方のトランジスタ１３４
のコレクタ・エミッタ接合が逆方向のブレークダウン電
圧保護を与えるように配向されている。
【００４６】トランジスタ１２６，１２８は、伝達ゲー
トとして「連続的」に構成されており、電流源４０をエ
ミッタホロワ１２４及び１０８へ結合している。トラン
ジスタ１３２，１３４も伝達ゲートとして「連続的」に
構成されており、電流源４２をエミッタホロワ１３０及
び１１０へ結合している。図５に示した如く、二つの電
流スイッチトランジスタを「連続的」に接続することに
より、その対の一方が高い逆方向の電圧ブレークダウン
を維持することが可能であり、一方他方のものは高い順
方向の電圧ブレークダウンを維持することが可能であ
る。
トとして「連続的」に構成されており、電流源４０をエ
ミッタホロワ１２４及び１０８へ結合している。トラン
ジスタ１３２，１３４も伝達ゲートとして「連続的」に
構成されており、電流源４２をエミッタホロワ１３０及
び１１０へ結合している。図５に示した如く、二つの電
流スイッチトランジスタを「連続的」に接続することに
より、その対の一方が高い逆方向の電圧ブレークダウン
を維持することが可能であり、一方他方のものは高い順
方向の電圧ブレークダウンを維持することが可能であ
る。
【００４７】高インピーダンスモード期間中にブレーク
ダウン電圧保護を達成するために、トランジスタ１２
６，１２８は、バイアス回路３６において受取られるト
ライステートイネーブル信号４６に応答して、バイアス
信号６８によりターンオフされる。同様に、トランジス
タ１３２，１３４は、バイアス回路３８において受取ら
れるトライステートイネーブル信号４６に応答してバイ
アス信号７０によりターンオフされる。バイアス信号６
８は通常−１５Ｖである。トランジスタ１２６，１２８
をターンオフさせるためには、バイアス信号６８が、ト
ライステートイネーブル信号４６に応答して、−１５Ｖ
へスイッチされる。バイアス信号７０は通常＋１５Ｖで
ある。トランジスタ１３２，１３４をターンオフさせる
ためには、バイアス信号７０が、トライステートイネー
ブル信号４６に応答して−１５Ｖへスイッチされる。こ
れらの伝達ゲートをスイッチングさせるための大きな電
圧スイングは、低い「オン」抵抗を確保し、且つプレド
ライバ段出力信号６４，６６に対する単位利得を維持し
ている。ピンドライバは、通常、比較的遅い速度で通常
モードと高インピーダンスモードとの間でスイッチする
ので、その結果得られる高インピーダンスモードへスイ
ッチする場合のより遅いスイッチング時間を認容するこ
とが可能である。
ダウン電圧保護を達成するために、トランジスタ１２
６，１２８は、バイアス回路３６において受取られるト
ライステートイネーブル信号４６に応答して、バイアス
信号６８によりターンオフされる。同様に、トランジス
タ１３２，１３４は、バイアス回路３８において受取ら
れるトライステートイネーブル信号４６に応答してバイ
アス信号７０によりターンオフされる。バイアス信号６
８は通常−１５Ｖである。トランジスタ１２６，１２８
をターンオフさせるためには、バイアス信号６８が、ト
ライステートイネーブル信号４６に応答して、−１５Ｖ
へスイッチされる。バイアス信号７０は通常＋１５Ｖで
ある。トランジスタ１３２，１３４をターンオフさせる
ためには、バイアス信号７０が、トライステートイネー
ブル信号４６に応答して−１５Ｖへスイッチされる。こ
れらの伝達ゲートをスイッチングさせるための大きな電
圧スイングは、低い「オン」抵抗を確保し、且つプレド
ライバ段出力信号６４，６６に対する単位利得を維持し
ている。ピンドライバは、通常、比較的遅い速度で通常
モードと高インピーダンスモードとの間でスイッチする
ので、その結果得られる高インピーダンスモードへスイ
ッチする場合のより遅いスイッチング時間を認容するこ
とが可能である。
【００４８】波形発生器３４ 図６はオフチップ回路１６０及びＬＣモデル１６２と共
に、ＩＣ４４上に形成された波形発生器３４の好適実施
例の概略図を示している。波形発生器３４の機能は、プ
レドライバ段３２に対する制御信号６２を発生すること
である。波形発生器３４は、高基準電圧Ｖh 又は低基準
電圧Ｖl の何れが制御信号６２の電圧レベルを決定する
かを決定するテスト状態信号５０を受取る。スリュー制
御信号５２は、論理状態の間でのスイッチングのための
ピンドライバ２３，２５のスリューレートを決定する。
に、ＩＣ４４上に形成された波形発生器３４の好適実施
例の概略図を示している。波形発生器３４の機能は、プ
レドライバ段３２に対する制御信号６２を発生すること
である。波形発生器３４は、高基準電圧Ｖh 又は低基準
電圧Ｖl の何れが制御信号６２の電圧レベルを決定する
かを決定するテスト状態信号５０を受取る。スリュー制
御信号５２は、論理状態の間でのスイッチングのための
ピンドライバ２３，２５のスリューレートを決定する。
【００４９】信号経路５４，５６は、クランプダイオー
ド１６４，１６６へ入力される高及び低電圧基準を担持
する。ダイオード１６４，１６６はＩＣチップ４４外部
に形成されており、従って大きな逆方向ブレークダウン
電圧レベルを有するダイオードを使用することが可能で
ある。好適実施例によれば、ダイオード１６４，１６６
は高いコンダクタンスを有し高速のスイッチングダイオ
ードで、５μＡにおいて７５Ｖ以上のブレークダウン電
圧を有するものである。
ド１６４，１６６へ入力される高及び低電圧基準を担持
する。ダイオード１６４，１６６はＩＣチップ４４外部
に形成されており、従って大きな逆方向ブレークダウン
電圧レベルを有するダイオードを使用することが可能で
ある。好適実施例によれば、ダイオード１６４，１６６
は高いコンダクタンスを有し高速のスイッチングダイオ
ードで、５μＡにおいて７５Ｖ以上のブレークダウン電
圧を有するものである。
【００５０】電圧レベルを正確に定義し且つ波形発生器
の出力信号６２におけるリンギングを減少させるため
に、ＩＣパッケージの寄生容量及びインダクタンスを表
わすためにＬＣモデル１６２が示されている。オフチッ
プ回路１６０も、ＬＣモデル１６２により発生されるリ
ンギングを減衰させるための抵抗１６８を有している。
寄生容量１７０も示してある。
の出力信号６２におけるリンギングを減少させるため
に、ＩＣパッケージの寄生容量及びインダクタンスを表
わすためにＬＣモデル１６２が示されている。オフチッ
プ回路１６０も、ＬＣモデル１６２により発生されるリ
ンギングを減衰させるための抵抗１６８を有している。
寄生容量１７０も示してある。
【００５１】波形発生器３４に関して説明すると、テス
ト状態信号５０が二対のエミッタ結合型トランジスタ１
８０，１８２，１８４，１８６により形成される２レベ
ル変換器を制御する。テスト状態信号５０が論理高状態
へスイッチすると、トランジスタ１８４，１８６により
形成される第一レベル変換器が、トランジスタ２００の
ベースを、抵抗２０４及び２０６により定義される電流
スイッチ１９０のスイッチングスレッシュホールドより
高いレベルへスイッチさせる。トランジスタ２０２は、
スリュー電流源５２′をスイッチオフして、出力信号６
２を放出することを防止する。トランジスタ１８０，１
８２により形成される第二変換器は、トランジスタ１９
２のベースを、抵抗１９６及び１９８により定義される
電流スイッチ１８８のスイッチングスレッシュホールド
より高いレベルへスイッチさせる。電流スイッチ１８８
のトランジスタ１９４がスリュー電流源信号５２″をス
イッチオンして波形発生器の出力信号６２を充電する。
電流源信号５２″は、スリューレート制御信号５２によ
り決定される。波形発生器３４の出力は、それがＶh よ
りも１ダイオード降下高いレベルへクランプされるまで
上昇する。スリュー制御信号が大きければ大きいほど、
プレドライバ段３２は一層速く充電し、従ってターンオ
ンスリューレートは一層速くなる。好適実施例によれ
ば、スリューレート制御信号は０と５Ｖとの間で変化す
るアナログ信号である。アナログ信号を使用することに
より、スリューレートに関する制御は増分的ではなく連
続的なものとなる。
ト状態信号５０が二対のエミッタ結合型トランジスタ１
８０，１８２，１８４，１８６により形成される２レベ
ル変換器を制御する。テスト状態信号５０が論理高状態
へスイッチすると、トランジスタ１８４，１８６により
形成される第一レベル変換器が、トランジスタ２００の
ベースを、抵抗２０４及び２０６により定義される電流
スイッチ１９０のスイッチングスレッシュホールドより
高いレベルへスイッチさせる。トランジスタ２０２は、
スリュー電流源５２′をスイッチオフして、出力信号６
２を放出することを防止する。トランジスタ１８０，１
８２により形成される第二変換器は、トランジスタ１９
２のベースを、抵抗１９６及び１９８により定義される
電流スイッチ１８８のスイッチングスレッシュホールド
より高いレベルへスイッチさせる。電流スイッチ１８８
のトランジスタ１９４がスリュー電流源信号５２″をス
イッチオンして波形発生器の出力信号６２を充電する。
電流源信号５２″は、スリューレート制御信号５２によ
り決定される。波形発生器３４の出力は、それがＶh よ
りも１ダイオード降下高いレベルへクランプされるまで
上昇する。スリュー制御信号が大きければ大きいほど、
プレドライバ段３２は一層速く充電し、従ってターンオ
ンスリューレートは一層速くなる。好適実施例によれ
ば、スリューレート制御信号は０と５Ｖとの間で変化す
るアナログ信号である。アナログ信号を使用することに
より、スリューレートに関する制御は増分的ではなく連
続的なものとなる。
【００５２】テスト状態信号５０が論理低へスイッチす
る場合には、トランジスタ１８０，１８２により形成さ
れる第二レベル変換器がトランジスタ１９２のベースを
電流スイッチ１８８のスイッチングスレッシュホールド
より低いレベルへスイッチさせる。トランジスタ１９４
がターンオフし、スリュー電流源信号５２″が波形発生
器３４の出力を充電することを防止する。トランジスタ
１８４，１８６により形成される第一レベル変換器は、
トランジスタ２００のベースを、電流スイッチ１９０の
スイッチングスレッシュホールドより低いレベルにスイ
ッチさせる。電流スイッチ１９０のトランジスタ２０２
がスリュー電流源信号５２′をスイッチさせて、波形発
生器の出力信号６２を放電させる。電流源信号５２′
は、スリューレート制御信号５２により決定される。波
形発生器３４の出力は、それがＶlよりも１ダイオード
降下低いレベルへクランプされるまで放電する。スリュ
ー制御信号が大きければ大きいほど、プレドライバ段３
２は一層速く放電し、従ってターンオフスリューレート
は一層速くなる。
る場合には、トランジスタ１８０，１８２により形成さ
れる第二レベル変換器がトランジスタ１９２のベースを
電流スイッチ１８８のスイッチングスレッシュホールド
より低いレベルへスイッチさせる。トランジスタ１９４
がターンオフし、スリュー電流源信号５２″が波形発生
器３４の出力を充電することを防止する。トランジスタ
１８４，１８６により形成される第一レベル変換器は、
トランジスタ２００のベースを、電流スイッチ１９０の
スイッチングスレッシュホールドより低いレベルにスイ
ッチさせる。電流スイッチ１９０のトランジスタ２０２
がスリュー電流源信号５２′をスイッチさせて、波形発
生器の出力信号６２を放電させる。電流源信号５２′
は、スリューレート制御信号５２により決定される。波
形発生器３４の出力は、それがＶlよりも１ダイオード
降下低いレベルへクランプされるまで放電する。スリュ
ー制御信号が大きければ大きいほど、プレドライバ段３
２は一層速く放電し、従ってターンオフスリューレート
は一層速くなる。
【００５３】バイアス回路３６，３８及び電流源４０，
４２バイアス回路３６，３８はトライステートイネーブ
ル信号４６に応答して＋１５Ｖ又は−１５Ｖバイアス信
号６８，７０の何れかを発生する従来の回路である。前
述した如く、バイアス回路３６は、トライステート信号
４６がアクティブである場合に＋１５Ｖ信号６８を発生
し、且つトライステート信号４６が非アクティブである
場合に−１５Ｖ信号６８を発生する。同様に、バイアス
回路３８は、トライステートイネーブル信号４６がアク
ティブである場合に−１５Ｖ信号７０を発生し、且つト
ライステートイネーブル信号４６が非アクティブである
場合に＋１５Ｖ信号７０を発生する。
４２バイアス回路３６，３８はトライステートイネーブ
ル信号４６に応答して＋１５Ｖ又は−１５Ｖバイアス信
号６８，７０の何れかを発生する従来の回路である。前
述した如く、バイアス回路３６は、トライステート信号
４６がアクティブである場合に＋１５Ｖ信号６８を発生
し、且つトライステート信号４６が非アクティブである
場合に−１５Ｖ信号６８を発生する。同様に、バイアス
回路３８は、トライステートイネーブル信号４６がアク
ティブである場合に−１５Ｖ信号７０を発生し、且つト
ライステートイネーブル信号４６が非アクティブである
場合に＋１５Ｖ信号７０を発生する。
【００５４】電流源４０，４２も従来の回路である。好
適実施例によれば、電流源４０，４２はいわゆる「ウイ
ルソン（Ｗｉｌｓｏｎ）」電流源であり、９：１の電流
ミラー比を有しており且つ２１ｍＡ（−２１ｍＡ）の定
電流を供給する。
適実施例によれば、電流源４０，４２はいわゆる「ウイ
ルソン（Ｗｉｌｓｏｎ）」電流源であり、９：１の電流
ミラー比を有しており且つ２１ｍＡ（−２１ｍＡ）の定
電流を供給する。
【００５５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 従来のピンドライバ及び一対の従来のインバ
ータを示した概略図。
ータを示した概略図。
【図２】 幾つかの従来のドライバに対する性能特性を
示した説明図。
示した説明図。
【図３】 本発明の一実施例に基づくテスト形態を示し
た概略ブロック図。
た概略ブロック図。
【図４】 本発明の一実施例に基づく図３のドライバの
概略ブロック図。
概略ブロック図。
【図５】 本発明の実施例に基づく図４のドライバ段及
びプレドライバ段の概略図。
びプレドライバ段の概略図。
【図６】 本発明の一実施例に基づく図４の波形発生器
の概略図。
の概略図。
１８，１８′ ドライバ／センサ ２０ テスト中の装置（ＤＵＴ） ２２ 先行する回路 ３０ ドライバ段 ３２ プレドライバ段 ３４ 波形発生器 ３６，３８ バイアス回路 ４０，４２ 電流源
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アーマガン エイ． エイカー アメリカ合衆国， カリフオルニア 95120， サン ノゼ， モンタルバン ドライブ 1487 (72)発明者 ハング−ウオ エイ． ロウ アメリカ合衆国， カリフオルニア 94022， ロス アルトス， ガダルプ ドライブ 475
Claims (11)
- 【請求項１】 テスト中の装置をドライブすると共に前
記テスト中の装置へ結合されている別の回路をバックド
ライブするテスト信号を発生するトライステートピンド
ライバにおいて、第一及び第二パワートランジスタを有
するドライバ段が設けられており、前記テスト信号を発
生する出力端を形成するために前記パワートランジスタ
の相互的な端子が結合されており、前記パワートランジ
スタは前記テスト信号の高及び低論理レベルの各々を発
生するために活性領域で動作されることを特徴とするピ
ンドライバ。 - 【請求項２】 請求項１において、プレドライバ段が設
けられており、前記プレドライバ段は、前記第一パワー
トランジスタのベースへ結合されている第一信号経路を
有すると共に前記第二パワートランジスタのベースへ結
合されている第二信号経路を有しており、前記第一及び
第二信号経路の各々の信号経路は、前記ピンドライバ出
力が高インピーダンスにある場合に前記一方の信号経路
を開回路させ且つ前記ピンドライバ出力が前記テスト信
号を駆動する場合に伝達ゲートを形成する一対のトラン
ジスタを有していることを特徴とするピンドライバ。 - 【請求項３】 請求項２において、前記開回路が前記信
号経路トランジスタのそれぞれのコレクタ・エミッタ接
合を横断して形成されており、前記一対の信号経路トラ
ンジスタの一方のトランジスタは順方向ブレークダウン
電圧保護を与えるべく構成されており、前記一対の信号
経路トランジスタの他方のトランジスタは逆ブレークダ
ウン電圧保護を与えるべく構成されていることを特徴と
するピンドライバ。 - 【請求項４】 請求項２において、前記プレドライバ段
が、単位利得エミッタホロワとして構成されており、且
つ前記ドライバ段の前記パワートランジスタがエミッタ
ホロワとして前記プレドライバ段に対しカスケード構成
とされていることを特徴とするピンドライバ。 - 【請求項５】 請求項１において、論理高及び論理低に
対するテスト信号電圧レベルが、近似的に高基準電圧及
び低基準電圧によりそれぞれ定義され、且つ異なったテ
スト信号論理高電圧レベルが異なった高基準電圧を置換
することにより発生され、且つ異なったテスト信号論理
低電圧レベルが異なった低基準電圧を置換することによ
り発生され、前記置換が論理高電圧レベルとして別の電
圧レベルを有し且つ論理低電圧レベルとして別の電圧レ
ベルを有する別のテスト中の装置と適合性のあるテスト
信号を発生させるために本ピンドライバを使用すること
を可能とすることを特徴とするピンドライバ。 - 【請求項６】 請求項２において、本ピンドライバが集
積回路として構成されており、前記ドライバ段がオフチ
ップとして構成されており、前記パワートランジスタを
約５００ｍＡのテスト信号電流を吸い込み又は湧き出さ
せるのに十分に大型のものとすることを可能としている
ことを特徴とするピンドライバ。 - 【請求項７】 テスト中の装置をドライブし且つ前記テ
スト中の装置が結合されている別の回路をバックドライ
ブするテスト信号を発生するトライステートピンドライ
バにおいて、ドライバ段と、プレドライバ段と波形発生
器とが設けられており、前記ドライバ段が第一及び第二
パワートランジスタを有しており、前記パワートランジ
スタの相互的端子は前記テスト信号を発生する出力端を
形成すべく結合されており、前記パワートランジスタは
前記テスト信号の高及び低論理レベルの各々を発生する
ために活性領域において動作され、前記プレドライバ段
は前記第一パワートランジスタのベースへ結合されてい
る第一信号経路と前記第二パワートランジスタのベース
へ結合されている第二信号経路とを有しており、前記第
一及び第二信号経路の各々の信号経路は、前記ピンドラ
イバ出力が高インピーダンスにある場合に前記一方の信
号経路を開回路とさせ且つ前記ピンドライバ出力が前記
テスト信号をドライブする場合に伝達ゲートを形成する
一対のトランジスタを有しており、前記開回路は前記信
号経路トランジスタのそれぞれのコレクタ・エミッタ接
合を横断して形成され、前記一対の信号経路トランジス
タのうちの一方のトランジスタは順方向ブレークダウン
電圧保護を与えるべく構成され、前記一対の信号経路ト
ランジスタのうちの他方のトランジスタは逆ブレークダ
ウン電圧保護を与えるべく構成されていることを特徴と
するトライステートピンドライバ。 - 【請求項８】 請求項７において、前記波形発生器が前
記テスト信号の論理状態を画定するためのテスト状態信
号を受取ると共に前記テスト信号のスリューレートを画
定するためのスリュー制御信号を受取り、前記波形発生
器は前記プレドライバ段に入力される制御信号を発生
し、前記制御信号は前記画定したテスト信号論理状態に
従って前記テスト信号のプルアップ又はプルダウンを定
義する電圧レベルを有しており、且つ前記画定されたテ
スト信号スリューレートに従って前記プルアップ又はプ
ルダウンの速度を決定する電流を有することを特徴とす
るピンドライバ。 - 【請求項９】 請求項８において、本ピンドライバが集
積回路として構成されており、前記ドライバ段がバック
ドライブ用電流を吸い込むか又は湧き出させるためにオ
フチップ状態で形成されていることを特徴とするピンド
ライバ。 - 【請求項１０】 請求項９において、更に、前記波形発
生器において前記集積回路に結合して第一及び第二ダイ
オードが設けられており、前記高基準電圧は前記第一ダ
イオードを横断して印加され、前記低基準電圧は前記第
二ダイオードを横断して印加され、前記テスト状態信号
が前記制御信号がほぼ前記高基準電圧＋１個のダイオー
ド降下にあるか又はほぼ前記低基準電圧−１個のダイオ
ード降下にあるかを決定し、前記第一及び第二ダイオー
ドの各々が３０Ｖを超えた逆ブレークダウン電圧を有す
ることを特徴とするピンドライバ。 - 【請求項１１】 請求項７において、前記プレドライバ
段が、前記テスト信号の低零入力電流を維持するために
クラスＡＢ動作のために順方向バイアスされていること
を特徴とするピンドライバ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/649,081 US5146159A (en) | 1991-02-01 | 1991-02-01 | Pin driver for in-circuit test apparatus |
| US649081 | 1996-05-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0560840A true JPH0560840A (ja) | 1993-03-12 |
Family
ID=24603383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4015677A Pending JPH0560840A (ja) | 1991-02-01 | 1992-01-31 | インサーキツトテスト装置用ピンドライバ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5146159A (ja) |
| JP (1) | JPH0560840A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009125491A1 (ja) * | 2008-04-11 | 2009-10-15 | 株式会社アドバンテスト | ドライバ回路および試験装置 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459738A (en) * | 1994-01-26 | 1995-10-17 | Watari; Hiromichi | Apparatus and method for digital circuit testing |
| US5696773A (en) * | 1996-04-25 | 1997-12-09 | Credence Systems Corporation | Apparatus for performing logic and leakage current tests on a digital logic circuit |
| US5757217A (en) * | 1996-06-28 | 1998-05-26 | Intel Corporation | Slow speed driver with controlled slew rate |
| FR2764991B1 (fr) * | 1997-06-24 | 1999-09-03 | Sgs Thomson Microelectronics | Procede de test fonctionnel et circuit comprenant des moyens de mise en oeuvre du procede |
| US6157224A (en) * | 1998-12-23 | 2000-12-05 | Raytheon Company | High speed pin driver integrated circuit architecture for commercial automatic test equipment applications |
| US6114848A (en) * | 1999-01-14 | 2000-09-05 | Genrad, Inc. | Direct-measurement provision of safe backdrive levels |
| US6175230B1 (en) | 1999-01-14 | 2001-01-16 | Genrad, Inc. | Circuit-board tester with backdrive-based burst timing |
| US6137310A (en) * | 1999-02-19 | 2000-10-24 | Teradyne, Inc. | Serial switch driver architecture for automatic test equipment |
| US6292010B1 (en) | 2000-02-02 | 2001-09-18 | Teradyne, Inc. | Dynamic pin driver combining high voltage mode and high speed mode |
| US6509764B2 (en) * | 2000-12-19 | 2003-01-21 | Texas Instruments Incorporated | Low component circuit for reducing power dissipation capacitance |
| US6737857B2 (en) | 2001-01-10 | 2004-05-18 | Analog Devices, Inc. | Apparatus and method for driving circuit pins in a circuit testing system |
| US6677775B2 (en) * | 2001-01-10 | 2004-01-13 | Analog Devices, Inc. | Circuit testing device using a driver to perform electronics testing |
| US7199604B2 (en) * | 2003-03-28 | 2007-04-03 | Analog Devices, Inc. | Driver circuit with low power termination mode |
| JP4396539B2 (ja) * | 2004-06-03 | 2010-01-13 | 株式会社デンソー | レアショート検出回路及び異常監視信号生成回路 |
| JP5411630B2 (ja) * | 2009-09-03 | 2014-02-12 | ローム株式会社 | 負荷駆動装置 |
| TWI523420B (zh) | 2013-03-01 | 2016-02-21 | 德律科技股份有限公司 | 具有反向驅動保護功能的測試設備 |
| US9285286B2 (en) * | 2014-01-08 | 2016-03-15 | Invensys Systems, Inc. | Slew rate detection circuit |
Family Cites Families (8)
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|---|---|---|---|---|
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| US4176323A (en) * | 1978-06-21 | 1979-11-27 | Harman International Industries, Inc. | Transistorized power amplifier |
| DE3173631D1 (en) * | 1981-09-10 | 1986-03-13 | Ibm Deutschland | Procedure and circuit arrangement for checking a circuit which is integrated with a three-state driver, which is driven to high impedance by this circuit |
| US4572971A (en) * | 1983-03-25 | 1986-02-25 | Fairchild Camera And Instrument Corporation | Tri-state driver circuit for automatic test equipment |
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| US4864249A (en) * | 1988-02-29 | 1989-09-05 | Reiffin Martin G | Nonslewing amplifier |
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-
1991
- 1991-02-01 US US07/649,081 patent/US5146159A/en not_active Expired - Fee Related
-
1992
- 1992-01-31 JP JP4015677A patent/JPH0560840A/ja active Pending
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|---|---|---|---|---|
| WO2009125491A1 (ja) * | 2008-04-11 | 2009-10-15 | 株式会社アドバンテスト | ドライバ回路および試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5146159A (en) | 1992-09-08 |
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