JPH02179118A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02179118A JPH02179118A JP63331963A JP33196388A JPH02179118A JP H02179118 A JPH02179118 A JP H02179118A JP 63331963 A JP63331963 A JP 63331963A JP 33196388 A JP33196388 A JP 33196388A JP H02179118 A JPH02179118 A JP H02179118A
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- Japan
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- input terminal
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 230000007423 decrease Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 239000000919 ceramic Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
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- Logic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
エミッタ・カップルト・ロジック構成の半導体！Ｉ積回
路間を配線基板上で接続する半導体集積回路に関し、 ノイズマージンを充分に確保すると共にｄ！ｌ￥Ｉ雷力
の増大を生じないことを目的とし、 エミッタ・カップルト・ロジック構成でエミッタフォロ
ア回路で信号を出力する第１の半導体集積回路の出力端
子とエミッタ・カップルト・ロジック構成の第２の半導
体集積回路の入力端子とを配線で接続する半導体集積回
路の接続方式において、該第１の半導体集積回路の出力
端子に接続され該エミッタフォロア回路を定電流駆動す
る定電流回路と、該第２の半導体集積回路の入力端子に
一端を接続され、他端に該第１の半導体集積回路の出力
端子より出力される信号の論理ハイレベルの電圧を印加
した該配線の終端抵抗とを有し構成する。
路間を配線基板上で接続する半導体集積回路に関し、 ノイズマージンを充分に確保すると共にｄ！ｌ￥Ｉ雷力
の増大を生じないことを目的とし、 エミッタ・カップルト・ロジック構成でエミッタフォロ
ア回路で信号を出力する第１の半導体集積回路の出力端
子とエミッタ・カップルト・ロジック構成の第２の半導
体集積回路の入力端子とを配線で接続する半導体集積回
路の接続方式において、該第１の半導体集積回路の出力
端子に接続され該エミッタフォロア回路を定電流駆動す
る定電流回路と、該第２の半導体集積回路の入力端子に
一端を接続され、他端に該第１の半導体集積回路の出力
端子より出力される信号の論理ハイレベルの電圧を印加
した該配線の終端抵抗とを有し構成する。
本発明は半導体集積回路に関し、特にエミッタ・カップ
ルト・ロジック構成の半導体集積回路間を配線基板上で
接続する半導体集積回路の接続の改良に関する。
ルト・ロジック構成の半導体集積回路間を配線基板上で
接続する半導体集積回路の接続の改良に関する。
近年、半導体集積回路の高ｉ積化、大規模化が進み、半
導体集積回路の端子数も増大している。
導体集積回路の端子数も増大している。
このため、半導体集積回路が装着される配線基板は配線
が細く微細化されたセラミック基板等が用いられるよう
になっている。
が細く微細化されたセラミック基板等が用いられるよう
になっている。
第３図は従来の一例の回路図を示す。
同図中、半導体集積回路１０はＥＣＬ構成であり、トラ
ンジスタＱ＋ 、Ｑ２がカレントスイッチを構成してい
る。このカレントスイッチの出力はエミッタフォロアの
トランジスタＱ３を介して出力端子１０ａより出力され
る。出力信号のＨレベルは略−０，９ｖで［、レベルは
略−１，８Ｖである。
ンジスタＱ＋ 、Ｑ２がカレントスイッチを構成してい
る。このカレントスイッチの出力はエミッタフォロアの
トランジスタＱ３を介して出力端子１０ａより出力され
る。出力信号のＨレベルは略−０，９ｖで［、レベルは
略−１，８Ｖである。
半導体集積回路１０の出力端子１０ａとＥＣＬ構成の半
導体集積回路１１の入力端子１１ａとの門は微細な配線
１２で接続されている。配線１２は１０ｃｍ程度と長く
伝送線路とみなければならないため、配線１２の終端即
ち入力端子１１ａには配線１２の特性インピーダンスＺ
ｏを整合終端する終端抵抗ＲＴが接続され、その一端に
は信号のＬレベル近傍の電位−２，０Ｖが印加されてい
る。
導体集積回路１１の入力端子１１ａとの門は微細な配線
１２で接続されている。配線１２は１０ｃｍ程度と長く
伝送線路とみなければならないため、配線１２の終端即
ち入力端子１１ａには配線１２の特性インピーダンスＺ
ｏを整合終端する終端抵抗ＲＴが接続され、その一端に
は信号のＬレベル近傍の電位−２，０Ｖが印加されてい
る。
（発明が解決しようとする課題）
第３図の回路では、端子１０ａの出力信号がＬレベル（
−ｉ、ｇｖ）のとき配線１２に流れる電流は僅かである
ため入力端子１１ａの１８号レベルは出力端子１０ａと
同程度の略−１，９ｖである。しかし、端子１０ａの出
力信号がＨレベル（−０，９Ｖ）のとき配線１２の配線
抵抗ｒ（例えば１０Ω）に流れる電流が２０ｍＡ程度と
かなり大きく配線抵抗ｒによる電圧降下で入力端子１１
ａの信号レベルは−１，１Ｖ程度となる。ＥＣＬ構成の
半導体集積回路１０．１１のスレッショールドレベルは
略−１，３Ｖであるので、この電圧降下により半導体集
積回路１１のノイズマージンが低下してしまう。
−ｉ、ｇｖ）のとき配線１２に流れる電流は僅かである
ため入力端子１１ａの１８号レベルは出力端子１０ａと
同程度の略−１，９ｖである。しかし、端子１０ａの出
力信号がＨレベル（−０，９Ｖ）のとき配線１２の配線
抵抗ｒ（例えば１０Ω）に流れる電流が２０ｍＡ程度と
かなり大きく配線抵抗ｒによる電圧降下で入力端子１１
ａの信号レベルは−１，１Ｖ程度となる。ＥＣＬ構成の
半導体集積回路１０．１１のスレッショールドレベルは
略−１，３Ｖであるので、この電圧降下により半導体集
積回路１１のノイズマージンが低下してしまう。
このノイズマージンの低下を避けるため半導体集積回路
１０．１１のスレッショールドレベルつまりトランジス
タＱ２のベースに印加する基準電圧ＶＲＥＦを−１，５
ｖにするには電源電圧ＶＥεを−３，６ｖから−３，８
ｖに下げなければならず、もう一方の電＃ｉ電圧ＧＮＤ
との電位差が大ぎくなり、消費電力が増大するという問
題があった。
１０．１１のスレッショールドレベルつまりトランジス
タＱ２のベースに印加する基準電圧ＶＲＥＦを−１，５
ｖにするには電源電圧ＶＥεを−３，６ｖから−３，８
ｖに下げなければならず、もう一方の電＃ｉ電圧ＧＮＤ
との電位差が大ぎくなり、消費電力が増大するという問
題があった。
本発明は上記の点に鑑みなされたもので、ノイズマージ
ンを充分に確保すると共に消費電力の増大を生じない半
導体集積回路を提供することを目的とする。
ンを充分に確保すると共に消費電力の増大を生じない半
導体集積回路を提供することを目的とする。
第１図は本発明の原理図を示す。
同図中、エミッタ・カップルト・ロジック構成でエミッ
タフォロア回路で信号を出力する第１の半導体集積回路
２０の出力端子２０ａとエミッタ・カップルト・ロジッ
ク構成の第２の半導体集積回路２２の入力端子２２ａと
の間は配線１２で接続されている。
タフォロア回路で信号を出力する第１の半導体集積回路
２０の出力端子２０ａとエミッタ・カップルト・ロジッ
ク構成の第２の半導体集積回路２２の入力端子２２ａと
の間は配線１２で接続されている。
定電流回路２１は、第１の半導体集積回路２０の出力端
子２０ａに接続されており、■ミッタフォロア回路を定
電流駆動する。
子２０ａに接続されており、■ミッタフォロア回路を定
電流駆動する。
配線１２の終端抵抗ＲＴは、第２の半導体集積回路２２
の入力端子２２ａに一端を接続され、他端に該出力端子
２０ａより出力される信号の論理ハイレベルの電圧を印
加されている。
の入力端子２２ａに一端を接続され、他端に該出力端子
２０ａより出力される信号の論理ハイレベルの電圧を印
加されている。
（作用〕
本発明においては、終端抵抗ＲＴに論理ハイレベルの電
圧を印加してプルアップ終端としているため、入力端子
２２ａにおける信号のハイレベル低下がなくなり、また
定電流回路２１を出力端子２０ａに設けることにより入
力端子２２ａにおける論理ローレベルの上背がない。こ
れによって半導体集積回路２２のノイズマージンを充分
に確保でき、電源電圧ＶＥＥを低下させる必要がないの
で消費電力の増大もない。
圧を印加してプルアップ終端としているため、入力端子
２２ａにおける信号のハイレベル低下がなくなり、また
定電流回路２１を出力端子２０ａに設けることにより入
力端子２２ａにおける論理ローレベルの上背がない。こ
れによって半導体集積回路２２のノイズマージンを充分
に確保でき、電源電圧ＶＥＥを低下させる必要がないの
で消費電力の増大もない。
第２図は本発明の・一実施例の構成図を示す。同図中、
第３図と同一部分には同一符号を付す。
第３図と同一部分には同一符号を付す。
第２図において、半導体集積回路２０はＥＣＬ構成でト
ランジスタＱ＋ 、Ｑ２がカレントスイッチを構成して
おり、トランジスタＱ１のベースに印加される入力信号
ＶＩＮがトランジスタＱ２のベースに印加される基準電
圧ＶＲεＦ （−−１，３Ｖ）と比較され、入力信号と
同相の出力信号がエミッタフォロアのトランジスタＱ３
を介して出力端子２０ａより出力される。
ランジスタＱ＋ 、Ｑ２がカレントスイッチを構成して
おり、トランジスタＱ１のベースに印加される入力信号
ＶＩＮがトランジスタＱ２のベースに印加される基準電
圧ＶＲεＦ （−−１，３Ｖ）と比較され、入力信号と
同相の出力信号がエミッタフォロアのトランジスタＱ３
を介して出力端子２０ａより出力される。
出力端’ｊ’２０ａには定電流回路２１が接続されてい
る。定電流回路２１はトランジスタＱ４と抵抗Ｒ１で構
成されている。トランジスタ２１のコレクタは出力端子
２０ａに接続され、ベースには基準電圧ＶＲＥ ｔ：と
同一の一定電圧Ｃｓ （＝１．３Ｖ）が印加されており
、エミッタは抵抗Ｒ１の一端に接続されている。抵抗Ｒ
１の他端には電源電圧ＶＥ Ｅ （＝ −３，６Ｖ）
ｆｆｉ印加サレす定電流回路２１は１８ｍＡより僅かに
多い定電流を流す。
る。定電流回路２１はトランジスタＱ４と抵抗Ｒ１で構
成されている。トランジスタ２１のコレクタは出力端子
２０ａに接続され、ベースには基準電圧ＶＲＥ ｔ：と
同一の一定電圧Ｃｓ （＝１．３Ｖ）が印加されており
、エミッタは抵抗Ｒ１の一端に接続されている。抵抗Ｒ
１の他端には電源電圧ＶＥ Ｅ （＝ −３，６Ｖ）
ｆｆｉ印加サレす定電流回路２１は１８ｍＡより僅かに
多い定電流を流す。
半導体集積回路２２はＥＣＬ構成でトランジスタＱｓ
、Ｑａがカレントスイッチを構成しており、トランジス
タＱ５のベースは入力端′ｆ−２２ａに接続されて信号
を供給され、カレントスイッチの出力はトランジスタＱ
６の」レクタより次段に供給される。
、Ｑａがカレントスイッチを構成しており、トランジス
タＱ５のベースは入力端′ｆ−２２ａに接続されて信号
を供給され、カレントスイッチの出力はトランジスタＱ
６の」レクタより次段に供給される。
半導体集積回路２０の出力端７−２０ａと半導体集積回
路２２の入力端子２２ａとの間は例えばセラミック基板
の微細な配線１２で接続されている。
路２２の入力端子２２ａとの間は例えばセラミック基板
の微細な配線１２で接続されている。
配線１２の終端つまり半導体集積回路２２の入力端子２
２ａには配線１２の特性インピーダンスＺｏを整合終端
する終端抵抗ＲＴ （例えば５０Ω）の一端が接続され
、終端抵抗Ｒ丁の他端には半導体１！積回路２０の出力
信号のＨレベルの電圧ＶＨ（＝−０，９Ｖｌが印加され
ている。
２ａには配線１２の特性インピーダンスＺｏを整合終端
する終端抵抗ＲＴ （例えば５０Ω）の一端が接続され
、終端抵抗Ｒ丁の他端には半導体１！積回路２０の出力
信号のＨレベルの電圧ＶＨ（＝−０，９Ｖｌが印加され
ている。
ここで、出力端子２０ａの出力信号がＨレベル（＝−０
，９Ｖ）のときには配線１２及び終端抵抗ＲＴの両端間
に電位差がないため配線１２には電流が流れず、入力端
子２２ａの信号レベルは０．９ｖとなる。このとき定電
流回路２１はエミッタフォロアのトランジスタＱ３のエ
ミッタ電流を流している。
，９Ｖ）のときには配線１２及び終端抵抗ＲＴの両端間
に電位差がないため配線１２には電流が流れず、入力端
子２２ａの信号レベルは０．９ｖとなる。このとき定電
流回路２１はエミッタフォロアのトランジスタＱ３のエ
ミッタ電流を流している。
出力端子２０ａの出力信号がＬレベル（＝ｔ、ａｙ）の
ときにはトランジスタＱ３のエミッタ電流が僅かとなり
、定電流回路２１は配線１２に略１８ｍＡの電流を流す
。従って、出力端子２０ａの電圧は−１，８，−５０Ｘ
０９１８ ＝−２，７Ｖとなっている。この′ＩＲ流
が終端抵抗ＲＴを流れて０．９ｖの電圧降下が生じ、端
子２２ａの信号レベルは−１，８Ｖとなる。
ときにはトランジスタＱ３のエミッタ電流が僅かとなり
、定電流回路２１は配線１２に略１８ｍＡの電流を流す
。従って、出力端子２０ａの電圧は−１，８，−５０Ｘ
０９１８ ＝−２，７Ｖとなっている。この′ＩＲ流
が終端抵抗ＲＴを流れて０．９ｖの電圧降下が生じ、端
子２２ａの信号レベルは−１，８Ｖとなる。
このように半導体集積回路２２の入力端子２２ａの信号
レベルはＨレベル、Ｌレベル共に半導体集積回路２０の
出力端子２０ａの信号レベルと同一であるためノイズマ
ージンの低下はない。
レベルはＨレベル、Ｌレベル共に半導体集積回路２０の
出力端子２０ａの信号レベルと同一であるためノイズマ
ージンの低下はない。
また電源電圧ＶｃＥは−３，６ｖのままであるため消費
電力の増大はない。
電力の増大はない。
なお、上記実施例では終端抵抗Ｒ「は半導体集積回路２
２に外付けされているが、これは半導体集積回路２２に
内蔵しても良く、上記実施例に限定されない。
２に外付けされているが、これは半導体集積回路２２に
内蔵しても良く、上記実施例に限定されない。
（発明の効果）
上述の如く、本発明の゛￥Ｒ体集積回路によれば、信号
を供給される半導体集積回路のノイズマージンを充分に
確保でき、消１ｍ力の増大を生じることを防止でき、実
用上きわめて有用である。
を供給される半導体集積回路のノイズマージンを充分に
確保でき、消１ｍ力の増大を生じることを防止でき、実
用上きわめて有用である。
第１図は本発明の原理図、
第２図は本発明の一実施例の構成図、
第３図は従来の一例の構成図である。
図において、
１２は配線、
２０．２２は半導体集積回路、
２０ａは出力端子、
２２ｂは入力端子、
２１は定電流回路、
０１〜Ｑ６はトランジスタ、
ＲＴは終端抵抗
を示す。
Claims (1)
- 【特許請求の範囲】 エミッタ・カップルト・ロジック構成でエミッタフォロ
ア回路で信号を出力する第１の半導体集積回路（２０）
の出力端子（２０ａ）とエミッタ・カップルト・ロジッ
ク構成の第２の半導体集積回路（２２）の入力端子（２
２ａ）とを配線（１２）で接続する半導体集積回路にお
いて、該第１の半導体集積回路（２０）の出力端子（２
０ａ）に接続され該エミッタフォロア回路を定電流駆動
する定電流回路（２１）と、 該第２の半導体集積回路（２２）の入力端子（２２ａ）
に一端を接続され、他端に該第１の半導体集積回路の出
力端子（２０ａ）より出力される信号の論理ハイレベル
の電圧を印加した該配線（１２）の終端抵抗（Ｒ＿Ｔ）
とを有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331963A JPH02179118A (ja) | 1988-12-29 | 1988-12-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331963A JPH02179118A (ja) | 1988-12-29 | 1988-12-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02179118A true JPH02179118A (ja) | 1990-07-12 |
Family
ID=18249604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63331963A Pending JPH02179118A (ja) | 1988-12-29 | 1988-12-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02179118A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04307896A (ja) * | 1991-04-04 | 1992-10-30 | Mitsubishi Electric Corp | インタフェースシステム |
| US6720804B2 (en) * | 1992-05-15 | 2004-04-13 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| FR2865196A1 (fr) | 2004-01-20 | 2005-07-22 | Oreal | Kit comportant deux recipients et un applicateur |
-
1988
- 1988-12-29 JP JP63331963A patent/JPH02179118A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04307896A (ja) * | 1991-04-04 | 1992-10-30 | Mitsubishi Electric Corp | インタフェースシステム |
| US6720804B2 (en) * | 1992-05-15 | 2004-04-13 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| FR2865196A1 (fr) | 2004-01-20 | 2005-07-22 | Oreal | Kit comportant deux recipients et un applicateur |
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