JP2956292B2 - クロックドライバ - Google Patents
クロックドライバInfo
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- JP2956292B2 JP2956292B2 JP3196357A JP19635791A JP2956292B2 JP 2956292 B2 JP2956292 B2 JP 2956292B2 JP 3196357 A JP3196357 A JP 3196357A JP 19635791 A JP19635791 A JP 19635791A JP 2956292 B2 JP2956292 B2 JP 2956292B2
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- Japan
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- transistor
- clock
- resistor
- circuit
- signal
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はクロックドライバに関
し、特にＥＣＬ（エミッタ結合論理）回路で構成され、
クロック出力のデューティの調整の可能なクロックドラ
イバに関する。
し、特にＥＣＬ（エミッタ結合論理）回路で構成され、
クロック出力のデューティの調整の可能なクロックドラ
イバに関する。
【０００２】
【従来の技術】一般に半導体集積回路の中には、複数ビ
ットのフリップフロップ回路が設置されており、これら
のフリップフロップを動作させるため一定周期のクロッ
ク信号を供給している。半導体集積回路を安定に動作さ
せるためには、このクロック信号の周期を一定に保つと
共に、特に高速サイクルでフリップフロップを動作させ
るには、クロック信号の高（Ｈｉｇｈ）レベルと低（Ｌ
ｏｗ）レベルの時間比（デューティ）をできるだけ５０
％に近づけることが必要である。
ットのフリップフロップ回路が設置されており、これら
のフリップフロップを動作させるため一定周期のクロッ
ク信号を供給している。半導体集積回路を安定に動作さ
せるためには、このクロック信号の周期を一定に保つと
共に、特に高速サイクルでフリップフロップを動作させ
るには、クロック信号の高（Ｈｉｇｈ）レベルと低（Ｌ
ｏｗ）レベルの時間比（デューティ）をできるだけ５０
％に近づけることが必要である。
【０００３】通常、クロック信号の供給は、発振器から
出力される信号を複数段からなるクロックドライバから
多数の集積回路に分配することによって行なわれる。
出力される信号を複数段からなるクロックドライバから
多数の集積回路に分配することによって行なわれる。
【０００４】このため、発振器から出力される信号のデ
ューティが５０％であっても、クロックドライバによる
波形歪の影響、最終段のクロックドライバから出力され
るクロック信号のデューティは５０％を外れることがあ
る。
ューティが５０％であっても、クロックドライバによる
波形歪の影響、最終段のクロックドライバから出力され
るクロック信号のデューティは５０％を外れることがあ
る。
【０００５】
【発明が解決しようとする課題】以上述べたように、従
来のクロックドライバから出力されるクロック信号はデ
ューティ５０％を外れることがあり、特にクロックドラ
イバの構成段数が増えるに従い、その割合も大きくなる
という欠点があった。
来のクロックドライバから出力されるクロック信号はデ
ューティ５０％を外れることがあり、特にクロックドラ
イバの構成段数が増えるに従い、その割合も大きくなる
という欠点があった。
【０００６】本発明の目的は、前記欠点を解決し、デュ
ーティ５０％のクロック信号が安定して得られるように
したクロックドライバを提供することにある。
ーティ５０％のクロック信号が安定して得られるように
したクロックドライバを提供することにある。
【０００７】
【課題を解決するための手段】本発明の構成は、ＥＣＬ
回路で多段の構成からなるクロックドライバにおいて、
最終段のクロックドライバを構成するＥＣＬ回路のスイ
ッチング部トランジスタのリファレンス電位を、クロッ
ク出力信号の振幅の中間電位を中心として外部から調整
可能な回路を備ていることを特徴とする。
回路で多段の構成からなるクロックドライバにおいて、
最終段のクロックドライバを構成するＥＣＬ回路のスイ
ッチング部トランジスタのリファレンス電位を、クロッ
ク出力信号の振幅の中間電位を中心として外部から調整
可能な回路を備ていることを特徴とする。
【０００８】
【実施例】図１は本発明の一実施例のクロックドライバ
を示すブロック図である。
を示すブロック図である。
【０００９】図１において、本実施例のクロックドライ
バは、水晶発振器等の精度の高い発振出力１０１を生成
する発振回路部１００と、前記発振出力１０１を入力
し、複数のクロックドライバ（ＮＡＮＤゲート）１１１
によって複数のクロック分配信号１１２を出力させる第
１段目のクロック分配回路部１１０と、前段のクロック
分配信号１１２を入力し、複数のクロックドライバ（Ａ
ＮＤゲート）１２１によって複数のクロック信号１２２
を出力させる最終段クロック分配回路部１２０と、デュ
ーティ調整入力信号１３１によって調整出力信号１３２
を生成し前記の最終段クロック分配回路部１２０に供給
するデューティ調整回路１３０とを備えている。
バは、水晶発振器等の精度の高い発振出力１０１を生成
する発振回路部１００と、前記発振出力１０１を入力
し、複数のクロックドライバ（ＮＡＮＤゲート）１１１
によって複数のクロック分配信号１１２を出力させる第
１段目のクロック分配回路部１１０と、前段のクロック
分配信号１１２を入力し、複数のクロックドライバ（Ａ
ＮＤゲート）１２１によって複数のクロック信号１２２
を出力させる最終段クロック分配回路部１２０と、デュ
ーティ調整入力信号１３１によって調整出力信号１３２
を生成し前記の最終段クロック分配回路部１２０に供給
するデューティ調整回路１３０とを備えている。
【００１０】図２は、前記図１から最終段クロック分配
回路部１２０と調整回路１３０だけを抜き出した回路図
である。
回路部１２０と調整回路１３０だけを抜き出した回路図
である。
【００１１】図２において、クロックドライバ１２１
は、抵抗Ｒ１，Ｒ２及びトランジスタＱ１，Ｑ２からな
るスイッチング部と、トランジスタＱ３及び抵抗Ｒ３か
らなる定電流回路部とで構成されている代表的なＥＣＬ
回路である。
は、抵抗Ｒ１，Ｒ２及びトランジスタＱ１，Ｑ２からな
るスイッチング部と、トランジスタＱ３及び抵抗Ｒ３か
らなる定電流回路部とで構成されている代表的なＥＣＬ
回路である。
【００１２】一方、デューティ調整回路１３０は、抵抗
Ｒ４〜Ｒ６及びトランジスタＱ４，Ｑ５によって構成さ
れている。なお、クロックドライバ１２１とデューティ
調整回路１３０で用いられている回路素子の中で、トラ
ンジスタＱ１／Ｑ２／Ｑ４，Ｑ３／Ｑ５，抵抗Ｒ１／Ｒ
２／Ｒ４／Ｒ５，Ｒ３／Ｒ６は同一のトランジスタ及び
抵抗である。
Ｒ４〜Ｒ６及びトランジスタＱ４，Ｑ５によって構成さ
れている。なお、クロックドライバ１２１とデューティ
調整回路１３０で用いられている回路素子の中で、トラ
ンジスタＱ１／Ｑ２／Ｑ４，Ｑ３／Ｑ５，抵抗Ｒ１／Ｒ
２／Ｒ４／Ｒ５，Ｒ３／Ｒ６は同一のトランジスタ及び
抵抗である。
【００１３】以下、図２の回路動作を説明する。
【００１４】通常のＥＣＬ回路と同様に、クロックドラ
イバ１２１の定電流回路部のトランジスタＱ３のベース
にＶＣＳという一定電位を与えると、定電流Ｉ０が抵抗
Ｒ３を流れる。この定電流Ｉ０は、抵抗Ｒ１→トランジ
スタＱ１あるいは抵抗Ｒ２→トランジスタＱ２のパスの
一方を流れるが、どちらを流れるかはクロック分配信号
１１２とデューティ調整出力信号１３２の電位関係によ
って決まる。
イバ１２１の定電流回路部のトランジスタＱ３のベース
にＶＣＳという一定電位を与えると、定電流Ｉ０が抵抗
Ｒ３を流れる。この定電流Ｉ０は、抵抗Ｒ１→トランジ
スタＱ１あるいは抵抗Ｒ２→トランジスタＱ２のパスの
一方を流れるが、どちらを流れるかはクロック分配信号
１１２とデューティ調整出力信号１３２の電位関係によ
って決まる。
【００１５】すなわち、クロック分配信号１１２がデュ
ーティ調整出力信号１３２より高い電位にある時には、
トランジスタＱ１がオンし、トランジスタＱ２はオフな
ので、電流は全て抵抗Ｒ１→トランジスタＱ１のパスで
流れる。
ーティ調整出力信号１３２より高い電位にある時には、
トランジスタＱ１がオンし、トランジスタＱ２はオフな
ので、電流は全て抵抗Ｒ１→トランジスタＱ１のパスで
流れる。
【００１６】一方、デューティ調整回路１３０のデュー
ティ調整入力信号１３１をＶＣＳと同電位にしておけ
ば、抵抗Ｒ６が抵抗Ｒ３と同一回路定数なので、クロッ
クドライバ１２１と同一の定電流Ｉ０が抵抗Ｒ４／Ｒ５
→トランジスタＱ４→トランジスタＱ５→抵抗Ｒ６を通
って流れる。
ティ調整入力信号１３１をＶＣＳと同電位にしておけ
ば、抵抗Ｒ６が抵抗Ｒ３と同一回路定数なので、クロッ
クドライバ１２１と同一の定電流Ｉ０が抵抗Ｒ４／Ｒ５
→トランジスタＱ４→トランジスタＱ５→抵抗Ｒ６を通
って流れる。
【００１７】また、トランジスタＱ４のコレクタには抵
抗Ｒ１，Ｒ２と同一の抵抗が並列に入っているので、デ
ューティ調整出力信号１３２の電位はクロック信号１２
２の高（Ｈｉｇｈ）及び低（Ｌｏｗ）レベルの中間電位
になる。
抗Ｒ１，Ｒ２と同一の抵抗が並列に入っているので、デ
ューティ調整出力信号１３２の電位はクロック信号１２
２の高（Ｈｉｇｈ）及び低（Ｌｏｗ）レベルの中間電位
になる。
【００１８】なお、クロック信号１２２とクロック分配
信号１１２は同一のＨｉｇｈ及びＬｏｗレベルを持つよ
うにしておけば、デューティ調整出力信号１３２はクロ
ック分配信号の中間電位にもなる。
信号１１２は同一のＨｉｇｈ及びＬｏｗレベルを持つよ
うにしておけば、デューティ調整出力信号１３２はクロ
ック分配信号の中間電位にもなる。
【００１９】従って、クロック分配信号１１２がＨｉｇ
ｈレベルの時には、トランジスタＱ１がオンし、電流Ｉ
０は抵抗Ｒ１→トランジスタＱ１のパスを流れ、クロッ
ク信号１２２はＨｉｇｈレベル（ＧＮＤレベル）とな
る。逆に、クロック分配信号１１２がＬｏｗレベルの時
には、トランジスタＱ２がオンするのでＬｏｗレベル
（−Ｒ１・Ｉ０）となる。
ｈレベルの時には、トランジスタＱ１がオンし、電流Ｉ
０は抵抗Ｒ１→トランジスタＱ１のパスを流れ、クロッ
ク信号１２２はＨｉｇｈレベル（ＧＮＤレベル）とな
る。逆に、クロック分配信号１１２がＬｏｗレベルの時
には、トランジスタＱ２がオンするのでＬｏｗレベル
（−Ｒ１・Ｉ０）となる。
【００２０】図３は、図２の各部の波形をもとに、クロ
ック信号１２２のデューティ調整動作を説明する特性図
である。
ック信号１２２のデューティ調整動作を説明する特性図
である。
【００２１】図３において、上部にはクロック分配信号
１１２の波形をあらわしており、ＬｏｗレベルとＨｉｇ
ｈレベルの時間比はＴＬ＜ＴＨとなっており、デューテ
ィ５０％を外れている。中，下部には、共にクロック信
号１２２の波形で、デューティ調整出力信号１３２の電
位レベルに対応して２つのケース（ケース１，ケース
２）の波形を示している。
１１２の波形をあらわしており、ＬｏｗレベルとＨｉｇ
ｈレベルの時間比はＴＬ＜ＴＨとなっており、デューテ
ィ５０％を外れている。中，下部には、共にクロック信
号１２２の波形で、デューティ調整出力信号１３２の電
位レベルに対応して２つのケース（ケース１，ケース
２）の波形を示している。
【００２２】ケース１は、デューティ調整出力信号１３
２をクロック分配信号１１２の中間レベルに設定した場
合をあらわしている。クロックドライバ１２１の回路遅
延時間をＴｐｄとすると、クロック分配信号１１２から
Ｔｐｄ遅れた波形が、クロック信号１２２として出力さ
れることとなる。したがって、ＴＬ（１）＝ＴＬ，ＴＨ
（１）＝ＴＨとデューティは５０％を外れたままとな
る。
２をクロック分配信号１１２の中間レベルに設定した場
合をあらわしている。クロックドライバ１２１の回路遅
延時間をＴｐｄとすると、クロック分配信号１１２から
Ｔｐｄ遅れた波形が、クロック信号１２２として出力さ
れることとなる。したがって、ＴＬ（１）＝ＴＬ，ＴＨ
（１）＝ＴＨとデューティは５０％を外れたままとな
る。
【００２３】ケース２は、デューティ調整出力信号１３
２をケース１に比べＨｉｇｈ側にシフトさせた場合を示
している。これにより、ケース１に比べトランジスタＱ
２がＨｉｇｈ→Ｌｏｗになる時間が早くなると共に、Ｌ
ｏｗ→Ｈｉｇｈになる時間が遅くなる。従って、トラン
ジスタＱ２のコレクタ出力であるクロック信号１２２の
Ｌｏｗレベルの時間がケース１に比べ長くなり、逆にＨ
ｉｇｈレベルの時間は短くなる。この時、デューティ調
整出力信号１３２の設定レベル次第では、クロック信号
１２２のデューティを５０％に近づけることができ、Ｔ
Ｌ（２）＝ＴＨ（２）とすることがきる。
２をケース１に比べＨｉｇｈ側にシフトさせた場合を示
している。これにより、ケース１に比べトランジスタＱ
２がＨｉｇｈ→Ｌｏｗになる時間が早くなると共に、Ｌ
ｏｗ→Ｈｉｇｈになる時間が遅くなる。従って、トラン
ジスタＱ２のコレクタ出力であるクロック信号１２２の
Ｌｏｗレベルの時間がケース１に比べ長くなり、逆にＨ
ｉｇｈレベルの時間は短くなる。この時、デューティ調
整出力信号１３２の設定レベル次第では、クロック信号
１２２のデューティを５０％に近づけることができ、Ｔ
Ｌ（２）＝ＴＨ（２）とすることがきる。
【００２４】なお、デューティ調整出力信号１３２のレ
ベル設定は、デューティ調整入力信号によって行ない、
ケース１の場合にはデューティ調整入力信号をＶＣＳレ
ベルにし、ケース２の場合にはＶＣＳより低い電位レベ
ルに設定した場合に対応している。
ベル設定は、デューティ調整入力信号によって行ない、
ケース１の場合にはデューティ調整入力信号をＶＣＳレ
ベルにし、ケース２の場合にはＶＣＳより低い電位レベ
ルに設定した場合に対応している。
【００２５】また、図３と逆にＴＬ＞ＴＨの場合には、
デューティ調整入力信号１３１をＶＣＳより高いレベル
に設定すれば、デューティ５０％に近づけることが可能
となる。
デューティ調整入力信号１３１をＶＣＳより高いレベル
に設定すれば、デューティ５０％に近づけることが可能
となる。
【００２６】
【発明の効果】以上説明したように、本発明は、クロッ
ク信号のデューティを外部から調整できるという効果を
有する。
ク信号のデューティを外部から調整できるという効果を
有する。
【図１】本発明の一実施例のクロックドライバのブロッ
ク図である。
ク図である。
【図２】図１の最終段のクロック分配回路部とデューテ
ィ調整回路の回路図である。
ィ調整回路の回路図である。
【図３】図２の動作を説明するための各部の信号波形図
である。
である。
１００ 発振回路部 １０１ 発振出力 １１０ 第１段目のクロック分配回路部 １１１，１２１ クロックドライバ １１２ クロック分配信号 １２０ 最終段のクロック分配回路部 １２２ クロック信号 １３０ デューティ調整回路 １３１ デューティ調整入力信号 １３２ デューティ調整出力信号 Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６ 抵抗 Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５ トランジスタ
Claims (1)
- 【請求項１】 ＥＣＬ回路で構成される多段のクロック
ドライバにおいて、ベースを前段クロックドライバから
の出力に接続したトランジスタＱ１と、エミッタを前記
トランジスタＱ１のエミッタと接続したトランジスタＱ
２と、コレクタを前記トランジスタＱ１およびＱ２のエ
ミッタと接続し、ベースを定電流電源ＶＣＳと接続した
トランジスタＱ３と、一端を前記トランジスタＱ１のコ
レクタと接続し、他端をＥＣＬ回路の高電位の電源に接
続した抵抗Ｒ１と、一端を前記トランジスタＱ２のコレ
クタと接続し、他端をＥＣＬ回路の高電位の電源に接続
し、前記抵抗Ｒ１と同一の抵抗値を持つ抵抗Ｒ２と、一
端を前記トランジスタＱ３のエミッタと接続し、他端を
ＥＣＬ回路の低電位の電源と接続した抵抗Ｒ３とからな
る最終段クロックドライバ回路と、ベースをＥＣＬ回路
の高電位の電源と接続し、コレクタを前記トランジスタ
Ｑ２のベースと接続し、前記トランジスタＱ１およびト
ランジスタＱ２と同じ大きさを持つトランジスタＱ４
と、コレクタを前記トランジスタＱ４のエミッタと接続
し、ベースを外部端子と接続し、前記トランジスタＱ３
と同じ大きさを持つトランジスタＱ５と、一端を前記ト
ランジスタＱ４のコレクタと接続し、他端をＥＣＬ回路
の高電位の電源と接続し、前記抵抗Ｒ１およびＲ２と同
じ抵抗値を持つ抵抗Ｒ４と、前記抵抗Ｒ４と同じ抵抗値
を持ち、当該抵抗Ｒ４と並列に接続される抵抗Ｒ５と、
一端を前記トランジスタＱ５のエミッタと接続し、他端
をＥＣＬ回路の低電位の電源と接続した抵抗Ｒ６とから
なるデューティ調整回路とを含むことを特徴とするクロ
ックドライバ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196357A JP2956292B2 (ja) | 1991-08-06 | 1991-08-06 | クロックドライバ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196357A JP2956292B2 (ja) | 1991-08-06 | 1991-08-06 | クロックドライバ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0540538A JPH0540538A (ja) | 1993-02-19 |
| JP2956292B2 true JP2956292B2 (ja) | 1999-10-04 |
Family
ID=16356498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3196357A Expired - Lifetime JP2956292B2 (ja) | 1991-08-06 | 1991-08-06 | クロックドライバ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2956292B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004348573A (ja) * | 2003-05-23 | 2004-12-09 | Renesas Technology Corp | クロック生成回路およびそれを含むシステム |
| JP5003346B2 (ja) * | 2007-08-21 | 2012-08-15 | 日本電気株式会社 | 参照電圧生成回路及び参照電圧分配方法 |
-
1991
- 1991-08-06 JP JP3196357A patent/JP2956292B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0540538A (ja) | 1993-02-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990622 |