JPS58171127A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS58171127A JPS58171127A JP5310382A JP5310382A JPS58171127A JP S58171127 A JPS58171127 A JP S58171127A JP 5310382 A JP5310382 A JP 5310382A JP 5310382 A JP5310382 A JP 5310382A JP S58171127 A JPS58171127 A JP S58171127A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- base
- pull
- level
- logic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は論理回路に関し、特に出力段のトランジスタの
ベースをプルダウンする回路を有する論理回路に関する
。
ベースをプルダウンする回路を有する論理回路に関する
。
（２）技術の背景
従来、論理回路の出力はシングルエンディドプラシュプ
ル（Ｓ Ｅ Ｐ Ｐ）回路が多く用いられている。この
回路において、出力をＬレベルとするときにはグランド
側のトランジスタをオン、Ｈレベルとするときにはオフ
にしている。論理素子に用いられるトランジスタの応答
はオフからオンは速く、オンからオフへの応答は遅いと
いう欠点を有している。それは、トランジスタのベース
容量が多く存在し、トランジスタのベース電流をオフし
たとき、ベース容量からトランジスタのベース電流が過
渡的に流れてしまい、そこに蓄積された電荷をディスチ
ャージするのに時間を要していたからである。従ってト
ランジスタはオンからオフへの時間が遅くなっていた。
ル（Ｓ Ｅ Ｐ Ｐ）回路が多く用いられている。この
回路において、出力をＬレベルとするときにはグランド
側のトランジスタをオン、Ｈレベルとするときにはオフ
にしている。論理素子に用いられるトランジスタの応答
はオフからオンは速く、オンからオフへの応答は遅いと
いう欠点を有している。それは、トランジスタのベース
容量が多く存在し、トランジスタのベース電流をオフし
たとき、ベース容量からトランジスタのベース電流が過
渡的に流れてしまい、そこに蓄積された電荷をディスチ
ャージするのに時間を要していたからである。従ってト
ランジスタはオンからオフへの時間が遅くなっていた。
（３）従来技術と問題点
前述のような欠点を解決する方法として、５ＥＰＰ回路
のグランド側のトランジスタのベースをプルダウンする
プルダウントランジスタを付加して、５ＥＰＰ回路の前
記トランジスタがオンからオフになるときのベースの電
荷を急速にディスチャージする方法が用いられている。
のグランド側のトランジスタのベースをプルダウンする
プルダウントランジスタを付加して、５ＥＰＰ回路の前
記トランジスタがオンからオフになるときのベースの電
荷を急速にディスチャージする方法が用いられている。
第１図は５ＥＰＰ回路のグランド側のトランジスタをプ
ルダウンした論理回路を示す。入力端子ＩＮはトランジ
スタＱ１のエミッタが接続され、第１図の回路はエミッ
タ入力となっている。トランジスタＱ ！ｌ 。
ルダウンした論理回路を示す。入力端子ＩＮはトランジ
スタＱ１のエミッタが接続され、第１図の回路はエミッ
タ入力となっている。トランジスタＱ ！ｌ 。
Ｑ３によって５ＥＰＰ回路が形成されている。トランジ
スタＱ３のベースにはトランジスタＱ６のコレクタが接
続され、それらのトランジスタＱ３Ｑ６のエミッタは接
地されている。このトランジスタＱ６がプルダウントラ
ンジスタであり、トランジスタＱ３のベース電位がＨレ
ベルからＬレベルに変化したとき、トランジスタＱ６が
オンしてトランジスタＱ３のベースに蓄積された電荷を
ディスチャージしている。このプルダウントランジスタ
Ｑ６によって論理回路の応答は速くなっている。
スタＱ３のベースにはトランジスタＱ６のコレクタが接
続され、それらのトランジスタＱ３Ｑ６のエミッタは接
地されている。このトランジスタＱ６がプルダウントラ
ンジスタであり、トランジスタＱ３のベース電位がＨレ
ベルからＬレベルに変化したとき、トランジスタＱ６が
オンしてトランジスタＱ３のベースに蓄積された電荷を
ディスチャージしている。このプルダウントランジスタ
Ｑ６によって論理回路の応答は速くなっている。
しかしながら、前述のプルダウントランジスタによって
高速化した論理回路の出力はＨレベル。
高速化した論理回路の出力はＨレベル。
Ｌレベルに変化する速度が負荷によって変化し、特に大
きな負荷の場合には遅くなる欠点を有していた。入力Ｉ
ＮがＬレベルのときすなわち出力がＨレベルのときトラ
ンジスタＱ４．Ｑ６．Ｑ６゜Ｑ７がオンとなり、出力が
Ｌレベルに変化しようとしたときに負荷が大きいとトラ
ンジスタＱ ａ 。
きな負荷の場合には遅くなる欠点を有していた。入力Ｉ
ＮがＬレベルのときすなわち出力がＨレベルのときトラ
ンジスタＱ４．Ｑ６．Ｑ６゜Ｑ７がオンとなり、出力が
Ｌレベルに変化しようとしたときに負荷が大きいとトラ
ンジスタＱ ａ 。
Ｑ７を介して負荷には比較的大きな電流が過渡的に流れ
続けてしまいＱ６．Ｑ？は急にオフとならず、従ってト
ランジスタＱ３は急にはオフからオンにならず出力のＬ
レベルへの変化が遅れる。すなわち、出力がＨレベルで
あり出力ＯＵＴに太きな負荷が接続された場合、出力Ｏ
ＵＴの電圧は低下する。この場合、入力がＬレベルから
Ｈレベルに変化してトランジスタＱａ、Ｑｅがオフとな
っても過渡的にトランジスタＱ７はオンの状態を保ち、
その結果としてトランジスタＱ６もオンとなっている。
続けてしまいＱ６．Ｑ？は急にオフとならず、従ってト
ランジスタＱ３は急にはオフからオンにならず出力のＬ
レベルへの変化が遅れる。すなわち、出力がＨレベルで
あり出力ＯＵＴに太きな負荷が接続された場合、出力Ｏ
ＵＴの電圧は低下する。この場合、入力がＬレベルから
Ｈレベルに変化してトランジスタＱａ、Ｑｅがオフとな
っても過渡的にトランジスタＱ７はオンの状態を保ち、
その結果としてトランジスタＱ６もオンとなっている。
この状態は過渡的なものであり、最終的にはトランジス
タＱ６．Ｑ７はオフとなる。
タＱ６．Ｑ７はオフとなる。
上述したように、５ＥＰＰ回路では、トランジスタＱ３
がオンからオフに切り変る際に、遅れが生じることをグ
ランド側のトランジスタＱ３のベースにプルダウントラ
ンジスタＱ６を設けることによって解決していたが、こ
のプルダウントランジスタＱ６によっても、大きな負荷
を出力に接続した場合は、出力がＨレベルからＬレベル
に変化するときトランジスタＱ？、Ｑ６を介して過渡的
に電流が流れトランジスタＱ３がオフになるのが遅れ、
出力がＬレベルとなるのに遅れが生じるという欠点があ
った。
がオンからオフに切り変る際に、遅れが生じることをグ
ランド側のトランジスタＱ３のベースにプルダウントラ
ンジスタＱ６を設けることによって解決していたが、こ
のプルダウントランジスタＱ６によっても、大きな負荷
を出力に接続した場合は、出力がＨレベルからＬレベル
に変化するときトランジスタＱ？、Ｑ６を介して過渡的
に電流が流れトランジスタＱ３がオフになるのが遅れ、
出力がＬレベルとなるのに遅れが生じるという欠点があ
った。
（４）発明の目的
本発明は前記問題を解決するものであり、その目的とす
るところは、簡単な回路によって負荷変動に対し応答速
度が変化しない高速の論理回路を提供することにある。
るところは、簡単な回路によって負荷変動に対し応答速
度が変化しない高速の論理回路を提供することにある。
（５）発明の構成
本発明の特徴とするところは、第１〜第５のトランジス
タと第１〜第２の抵抗からなり、電源が第１のトランジ
スタのコレクタと第２のトランジスタのコレクタに接続
され、該第１のトランジスタのベースは入力端に接続さ
れ、エミッタは該第２のトランジスタのベースと第３の
トランジスタのエミッタと第１の抵抗の一端に接続され
、該第２のトランジスタのエミッタは該第１の抵抗の他
端と該第３のトランジスタのベースと第４のトランジス
タのコレクタに接続されると共に出力に接続され、該第
３のトランジスタのコレクタは第５のトランジスタのベ
ースに接続され、該第４のトランジスタのベースは第２
の抵抗を介して第５のトランジスタのコレクタに接続さ
れ、第４．第５のトランジスタのエミッタはそれぞれ接
地された論理回路にある。
タと第１〜第２の抵抗からなり、電源が第１のトランジ
スタのコレクタと第２のトランジスタのコレクタに接続
され、該第１のトランジスタのベースは入力端に接続さ
れ、エミッタは該第２のトランジスタのベースと第３の
トランジスタのエミッタと第１の抵抗の一端に接続され
、該第２のトランジスタのエミッタは該第１の抵抗の他
端と該第３のトランジスタのベースと第４のトランジス
タのコレクタに接続されると共に出力に接続され、該第
３のトランジスタのコレクタは第５のトランジスタのベ
ースに接続され、該第４のトランジスタのベースは第２
の抵抗を介して第５のトランジスタのコレクタに接続さ
れ、第４．第５のトランジスタのエミッタはそれぞれ接
地された論理回路にある。
（６）発明の実施例
以下、本発明の実施例を用いて詳細な説明を行う。
第１図は本発明の実施例を示す。入力端子ＩＮはトラン
ジスタＱ１のエミッタに接続されている。
ジスタＱ１のエミッタに接続されている。
そのベースは抵抗Ｒ１を介して電源Ｖｃｃに、コレクタ
はトランジスタＱ２のベースにそれぞれ接続されている
。トランジスタＱ２のコレクタはトランジスタＱ４のベ
ースに入るとともに、抵抗Ｒ２を介して電源Ｖｃｃに接
続されている。またトランジスタＱ２のエミッタはトラ
ンジスタＱ３のベースと抵抗Ｒ５を介してトランジスタ
Ｑ６のコレクタに接続される。トランジスタＱ４のコレ
クタは抵抗Ｒ３を介して電源Ｖｃｃに接続されると共に
トランジスタＱ５のコレクタに接続される。トランジス
タＱ４のエミッタはトランジスタＱ！１のベースに接続
されるとともに抵抗Ｒ４を介してトランジスタＱ７のベ
ース、トランジスタＱ５のエミ・ツタ、トランジスタＱ
３のコレクタ出力端子ＯＵＴに、抵抗Ｒ６を介してトラ
ンジスタＱ７のエミ・ツタに接続される。トランジスタ
Ｑ７のコレクタはトランジスタＱ６のベースに接続され
、そのベースは抵抗Ｒ７を介して接地される。またトラ
ンジスタＱ３のエミッタは接地されている。ここで、ト
ランジスタＣ＋ ＋ Ｑ ２１ Ｑ ３１ Ｑ ａ ＋
Ｑ ５１Ｑ６はＮＰＮ接合トランジスタであり、トラ
ンジスタＱ７はＰＮＰ接合トランジスタであるが、この
逆でもよい。
はトランジスタＱ２のベースにそれぞれ接続されている
。トランジスタＱ２のコレクタはトランジスタＱ４のベ
ースに入るとともに、抵抗Ｒ２を介して電源Ｖｃｃに接
続されている。またトランジスタＱ２のエミッタはトラ
ンジスタＱ３のベースと抵抗Ｒ５を介してトランジスタ
Ｑ６のコレクタに接続される。トランジスタＱ４のコレ
クタは抵抗Ｒ３を介して電源Ｖｃｃに接続されると共に
トランジスタＱ５のコレクタに接続される。トランジス
タＱ４のエミッタはトランジスタＱ！１のベースに接続
されるとともに抵抗Ｒ４を介してトランジスタＱ７のベ
ース、トランジスタＱ５のエミ・ツタ、トランジスタＱ
３のコレクタ出力端子ＯＵＴに、抵抗Ｒ６を介してトラ
ンジスタＱ７のエミ・ツタに接続される。トランジスタ
Ｑ７のコレクタはトランジスタＱ６のベースに接続され
、そのベースは抵抗Ｒ７を介して接地される。またトラ
ンジスタＱ３のエミッタは接地されている。ここで、ト
ランジスタＣ＋ ＋ Ｑ ２１ Ｑ ３１ Ｑ ａ ＋
Ｑ ５１Ｑ６はＮＰＮ接合トランジスタであり、トラ
ンジスタＱ７はＰＮＰ接合トランジスタであるが、この
逆でもよい。
入力端子がＬレベルであると、トランジスタＱ１はオン
となり、トランジスタＱ２はオフとなる。トランジスタ
Ｑ２がオフであるなら、トランジスタＱ４はオン、トラ
ンジスタＱ３はオフとなる。トランジスタＱ４がオンで
あると、トランジスタＱ５．Ｑ？がオンとなり、さらに
トランジスタＱ６もオンとなる。すなわち、トランジス
タＱ＋、Ｑａ、Ｑ５．Ｑｓ、Ｑ７はオン、トランジスタ
Ｑ２．Ｑ３はオフとなり、出力はＨレベルとなる。
となり、トランジスタＱ２はオフとなる。トランジスタ
Ｑ２がオフであるなら、トランジスタＱ４はオン、トラ
ンジスタＱ３はオフとなる。トランジスタＱ４がオンで
あると、トランジスタＱ５．Ｑ？がオンとなり、さらに
トランジスタＱ６もオンとなる。すなわち、トランジス
タＱ＋、Ｑａ、Ｑ５．Ｑｓ、Ｑ７はオン、トランジスタ
Ｑ２．Ｑ３はオフとなり、出力はＨレベルとなる。
次に入力端子に入る信号がＨレベルになったとき、トラ
ンジスタＱ２．Ｑ３がオン、トランジスタＱ＋、Ｑａ、
Ｑ５．Ｑａ、Ｑ７がオフとなる。
ンジスタＱ２．Ｑ３がオン、トランジスタＱ＋、Ｑａ、
Ｑ５．Ｑａ、Ｑ７がオフとなる。
この状態すなわちＨレベルからＬレベルに入力が変化し
たとき大きな負荷たとえば抵抗がグランドと出力端子間
に接続されていると、第１図に示した従来の回路ではト
ランジスタＱ？、Ｑ６がオフとなりにくく、その結果ト
ランジスタＱ３がオフとなるのに時間を有していた。し
かしながら、第２図に示した本発明の実施例では、抵抗
Ｒ５とトランジスタＱ６のコレクタとが直列接続されて
いるので、入力がＬレベルからＨレベルに変化したとき
、すなわち出力がＨレベルからＬレベルに変化しようと
したときトランジスタＱ３のベースはトランジスタＱ６
がオンであっても直接接地されたことにならず、すなわ
ち抵抗Ｒ５を介して接地された状態となり、Ｑａがオン
するのに要する時間は少ない。
たとき大きな負荷たとえば抵抗がグランドと出力端子間
に接続されていると、第１図に示した従来の回路ではト
ランジスタＱ？、Ｑ６がオフとなりにくく、その結果ト
ランジスタＱ３がオフとなるのに時間を有していた。し
かしながら、第２図に示した本発明の実施例では、抵抗
Ｒ５とトランジスタＱ６のコレクタとが直列接続されて
いるので、入力がＬレベルからＨレベルに変化したとき
、すなわち出力がＨレベルからＬレベルに変化しようと
したときトランジスタＱ３のベースはトランジスタＱ６
がオンであっても直接接地されたことにならず、すなわ
ち抵抗Ｒ５を介して接地された状態となり、Ｑａがオン
するのに要する時間は少ない。
すなわち、・抵抗５によって、トランジスタＱ３のベー
ス電流がトランジスタＱ６に分岐される割合が減少する
ので、トランジスタＱ３は速やかに導通し、出力はＨレ
ベルからＬレベルへと高速にスイッチングされる。
ス電流がトランジスタＱ６に分岐される割合が減少する
ので、トランジスタＱ３は速やかに導通し、出力はＨレ
ベルからＬレベルへと高速にスイッチングされる。
Ｒ６，ＲｖはトランジスタＱ６が完全にオンとなるのを
防止する抵抗である。この抵抗値はまトランジスタＱ３
のベースに蓄積された電荷をディスチャージするのにト
ランジスタＱ６が充分な抵抗値となるようにトランジス
タＱ６のベースに電流を流し、また、トランジスタＱ２
がオンとなったときには充分にトランジスタＱ３のベー
スに電流が流れるだけのトランジスタＱ６の抵抗値を有
するようなトランジスタＱ６のベース電流となるように
調整される。言い換れば、抵抗Ｒ６はＰＮＰトランジス
タＱ７に流れる電流を制御することによって、トランジ
スタＱ６のベース電流を制御し、抵抗Ｒ７はトランジス
タＱ６のベース電流を分路することによって同様にＱａ
のベース電流を制御する。
防止する抵抗である。この抵抗値はまトランジスタＱ３
のベースに蓄積された電荷をディスチャージするのにト
ランジスタＱ６が充分な抵抗値となるようにトランジス
タＱ６のベースに電流を流し、また、トランジスタＱ２
がオンとなったときには充分にトランジスタＱ３のベー
スに電流が流れるだけのトランジスタＱ６の抵抗値を有
するようなトランジスタＱ６のベース電流となるように
調整される。言い換れば、抵抗Ｒ６はＰＮＰトランジス
タＱ７に流れる電流を制御することによって、トランジ
スタＱ６のベース電流を制御し、抵抗Ｒ７はトランジス
タＱ６のベース電流を分路することによって同様にＱａ
のベース電流を制御する。
このような調整がなされることにより、第２図に示した
本発明の実施例は、トランジスタＱ３がオンとなる入カ
レベルのときはトランジスタＱ２を介してＱａのベース
に電流が流れ、またオフとなるときにはトランジスタＱ
２のベースに蓄積された電荷は抵抗Ｒ５とトランジスタ
Ｑ６を介してディスチャージされるので、Ｌレベルから
Ｈレベル、またＨレベルからＬレベルへの入力信号の変
化に対して速（応答することが可能となる。
本発明の実施例は、トランジスタＱ３がオンとなる入カ
レベルのときはトランジスタＱ２を介してＱａのベース
に電流が流れ、またオフとなるときにはトランジスタＱ
２のベースに蓄積された電荷は抵抗Ｒ５とトランジスタ
Ｑ６を介してディスチャージされるので、Ｌレベルから
Ｈレベル、またＨレベルからＬレベルへの入力信号の変
化に対して速（応答することが可能となる。
第２図に示した本発明の実施例では抵抗Ｒ５゜Ｒ６，Ｒ
７を用いて高速化をはかっているが、この抵抗はすべて
を必要とするのではなく、これらのうちの抵抗を少なく
とも一個用いることにより、前述と同様の高速性を有す
る論理回路を得ることが可能である。また、第２図に示
した本発明の実施例では論理機能をインバータとしたが
これはあらゆる論理回路の出力に用いることができる。
７を用いて高速化をはかっているが、この抵抗はすべて
を必要とするのではなく、これらのうちの抵抗を少なく
とも一個用いることにより、前述と同様の高速性を有す
る論理回路を得ることが可能である。また、第２図に示
した本発明の実施例では論理機能をインバータとしたが
これはあらゆる論理回路の出力に用いることができる。
たとえばトランジスタＱ１をマルチニックトランジスタ
とすることによりＮ Ａ Ｎ Ｄ １Ｉ９１理回路とな
る。
とすることによりＮ Ａ Ｎ Ｄ １Ｉ９１理回路とな
る。
（７）発明の効果
以上述べたように本発明によれば、簡単な回路によって
、大きな負荷回路が流されてもＨレベルからＬレベルの
応答速度が変化しない高速論理回路が可能となる。
、大きな負荷回路が流されてもＨレベルからＬレベルの
応答速度が変化しない高速論理回路が可能となる。
第１図は従来の論理回路図、第２図は本発明の実施例の
論理回路図をそれぞれ示す。 Ｑ１〜Ｑ７・・・トランジスタ、 Ｒ１−Ｒ７・・・抵抗。 特許出願人 富士通株式会社 ｃｃ 第 １ 図
論理回路図をそれぞれ示す。 Ｑ１〜Ｑ７・・・トランジスタ、 Ｒ１−Ｒ７・・・抵抗。 特許出願人 富士通株式会社 ｃｃ 第 １ 図
Claims (4)
- （１）第１〜第５のトランジスタと第１〜第２の抵抗か
らなり、電源が第１のトランジスタのコレクタと第２の
トランジスタのコレクタに接続され、該第１のトランジ
スタのベースは入力端に接続され、エミッタは該第２の
トランジスタのベースと第３のトランジスタのエミッタ
と第１の抵抗の一端に接続され、該第２のトランジスタ
のエミッタは該第１の抵抗の他端と該第３のトランジス
タのベースと第４のトランジスタのコレクタに接続され
ると共に出力に接続され、該第３のトランジスタのコレ
クタは第５のトランジスタのベースに接続され、該第４
のトランジスタのベースは第２の抵抗を介して第５のト
ランジスタのコレクタに接続され、第４．第５のトラン
ジスタのエミッタはそれぞれ接地されたことを特徴とし
た論理回路。 - （２）第１．第２．第４．第５のトランジスタはＮＰＮ
接合トランジスタであり、第３のトランジスタはＰＮＰ
接合トランジスタであることを特徴とする特許請求の範
囲第１項記載の論理回路。 - （３）第３のトランジスタはエミッタに第３の抵抗が直
列に接続されたことを特徴とする特許請求の範囲第１項
記載の論理回路。 - （４）第５のトランジスタのベースは第４の抵抗によっ
て接地されたことを特徴とする特許請求の範囲第１項記
載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5310382A JPS58171127A (ja) | 1982-03-31 | 1982-03-31 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5310382A JPS58171127A (ja) | 1982-03-31 | 1982-03-31 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58171127A true JPS58171127A (ja) | 1983-10-07 |
Family
ID=12933450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5310382A Pending JPS58171127A (ja) | 1982-03-31 | 1982-03-31 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58171127A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219815A (ja) * | 1986-03-20 | 1987-09-28 | Fujitsu Ltd | 論理回路 |
-
1982
- 1982-03-31 JP JP5310382A patent/JPS58171127A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219815A (ja) * | 1986-03-20 | 1987-09-28 | Fujitsu Ltd | 論理回路 |
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