JPS60153639A - ミラーキヤパシタンスを減少したゲート - Google Patents
ミラーキヤパシタンスを減少したゲートInfo
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- JPS60153639A JPS60153639A JP59255562A JP25556284A JPS60153639A JP S60153639 A JPS60153639 A JP S60153639A JP 59255562 A JP59255562 A JP 59255562A JP 25556284 A JP25556284 A JP 25556284A JP S60153639 A JPS60153639 A JP S60153639A
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- coupled
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/0823—Multistate logic
- H03K19/0826—Multistate logic one of the states being the high impedance or floating state
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
発明の分野
本発明は、一般的には６状態ゲートに関するものであ夛
、更に具体的に云うと高インピーダンス状態に対するミ
ラーキャパシタンスを大幅に減少した非反転３状態ゲー
トに関する。
、更に具体的に云うと高インピーダンス状態に対するミ
ラーキャパシタンスを大幅に減少した非反転３状態ゲー
トに関する。
背景技術
３状態ゲートは能動高、能動低又は高インピーダンス状
態をとシうる出力を有する。一般的に云うと、バイボー
ラド２ンジスタを有する大部分の従来から知られている
ゲートはブツシュ−プル出力ドラ４３段２分相段および
久方段を含む。ブツシュ−プル出力ドライバは、上部ト
ランジスタがＤＣ電圧源と出力負荷との間に結合され下
部トランジスタが出力負荷と大地との間に結合されてい
る２個のトランジスタ配置を含む。動作すると。
態をとシうる出力を有する。一般的に云うと、バイボー
ラド２ンジスタを有する大部分の従来から知られている
ゲートはブツシュ−プル出力ドラ４３段２分相段および
久方段を含む。ブツシュ−プル出力ドライバは、上部ト
ランジスタがＤＣ電圧源と出力負荷との間に結合され下
部トランジスタが出力負荷と大地との間に結合されてい
る２個のトランジスタ配置を含む。動作すると。
上部トランジスタをオンにし下部トランジスタをオフに
することによって高出力電圧が出力端子に実現され、上
部トランジスタをオフにし下部トランジスタをオンにす
ることによって低出力電圧が実現され１両方のトランジ
スタをオフにすることによって高インピーダンスが達成
される。
することによって高出力電圧が出力端子に実現され、上
部トランジスタをオフにし下部トランジスタをオンにす
ることによって低出力電圧が実現され１両方のトランジ
スタをオフにすることによって高インピーダンスが達成
される。
分相段は出力段の２つの出力トランジスタのベース間に
結合された１つのトランジスタを含み。
結合された１つのトランジスタを含み。
このトランジスタ線２つの出力段トランジスタのうちの
１つを選択的にオンにする。久方段は分相段のトランジ
スタをオンおよびオフにする入方信号に応答する１つの
トランジスタを一般に含む。
１つを選択的にオンにする。久方段は分相段のトランジ
スタをオンおよびオフにする入方信号に応答する１つの
トランジスタを一般に含む。
出力イネーブル回路は出力イネーブル信号に応答し１分
相トランジスタのコレクタおよびベースに結合されてい
てそこから電流を別の方向へ向け。
相トランジスタのコレクタおよびベースに結合されてい
てそこから電流を別の方向へ向け。
出力段の上部および下部トランジスタの両方をオフにし
、それにより出力端子において高インピーダンスを与え
る。
、それにより出力端子において高インピーダンスを与え
る。
高インピーダンス出力が所望され上部トランジスタ、下
部トランジスタの両方がオフになると。
部トランジスタの両方がオフになると。
下部トランジスタに貯えられたベース−コレクタ容量性
電荷は高インピーダンス出力に対するスノくイキング問
題を提示する。ミラーキャパシタンスとして知られるこ
のベース−コレクタ容量性電荷は下部トランジスタのベ
ータによって乗算される。
電荷は高インピーダンス出力に対するスノくイキング問
題を提示する。ミラーキャパシタンスとして知られるこ
のベース−コレクタ容量性電荷は下部トランジスタのベ
ータによって乗算される。
このミラーキャパシタンスを減少させる従来知られてい
る方法は、そのコレクタを下部出力トランジスタのベー
スに結合させそのエミッタを接地させている第１ＮＰＮ
）ランジスタを含む。第２ ＮＰＮトランジスタはそ
のコレクタを第１ ＮＰ）Ｉ ）ランジスタのベースに
接続させておシ、第１抵抗によって電圧源に結合されて
いる。第２ ＫＰＭ ）ランジスタのエミッタは接地さ
れている。第３ ＮＰＮ ）ランジスタはそのコレクタ
を第２ ＮＰＮ ）ランジスタのベースに接続させ、そ
のベースを抵抗によって電圧源に結合させ、そのエミッ
タを出力イネーブル手段に接続させている。好ましい実
施例の詳細な説明において更に詳しく記述されているこ
の回路は、下部出力トランジスタのベースが低インピー
ダンスの方へ確実にプル（ｐａｌｌ）されるようにする
。
る方法は、そのコレクタを下部出力トランジスタのベー
スに結合させそのエミッタを接地させている第１ＮＰＮ
）ランジスタを含む。第２ ＮＰＮトランジスタはそ
のコレクタを第１ ＮＰ）Ｉ ）ランジスタのベースに
接続させておシ、第１抵抗によって電圧源に結合されて
いる。第２ ＫＰＭ ）ランジスタのエミッタは接地さ
れている。第３ ＮＰＮ ）ランジスタはそのコレクタ
を第２ ＮＰＮ ）ランジスタのベースに接続させ、そ
のベースを抵抗によって電圧源に結合させ、そのエミッ
タを出力イネーブル手段に接続させている。好ましい実
施例の詳細な説明において更に詳しく記述されているこ
の回路は、下部出力トランジスタのベースが低インピー
ダンスの方へ確実にプル（ｐａｌｌ）されるようにする
。
即ち下部出力トランジスタのミラーキャパシタンスが第
１ ＮＰＮ ） ’ｙンジスタのコレクターエミッタを
介して大地の方へ確実にプルされるようにする。
１ ＮＰＮ ） ’ｙンジスタのコレクターエミッタを
介して大地の方へ確実にプルされるようにする。
しかし、この従来から知られている回路は、大きなゲー
トデバイスおよびモノリシック集積回路用メタライゼー
ション（ｓｇ ｔａｌｉｘａｔｉ ｏｎ） を必要とす
る比較的大量の電流を必要とする。
トデバイスおよびモノリシック集積回路用メタライゼー
ション（ｓｇ ｔａｌｉｘａｔｉ ｏｎ） を必要とす
る比較的大量の電流を必要とする。
従って、電流がよシ少なく、高インピーダンス状態に出
入する遷移がよシ早く、出力イネーブル回路のための負
荷がよシ少なく、チップ面積必要量が減少した。高イン
ピーダンス状態に対するミラーキャパシタンスを減少さ
せる回路を有する改良された３状態ゲートが必要とされ
ている。
入する遷移がよシ早く、出力イネーブル回路のための負
荷がよシ少なく、チップ面積必要量が減少した。高イン
ピーダンス状態に対するミラーキャパシタンスを減少さ
せる回路を有する改良された３状態ゲートが必要とされ
ている。
発明の要約
従って１本発明の目的は高インピーダンス状態において
減少したミラーキャパシタンスヲ有スる改良された３状
態ゲートを提供することである。
減少したミラーキャパシタンスヲ有スる改良された３状
態ゲートを提供することである。
本発明のもう１つの目的は、従来から知られている方法
よシも必要電流が少ない、高インピーダンス状態におい
てミラーキャパシタンスを減少させる回路を有する６状
態ゲートを提供することである。
よシも必要電流が少ない、高インピーダンス状態におい
てミラーキャパシタンスを減少させる回路を有する６状
態ゲートを提供することである。
本発明の更にもう１つの目的は、よシ早い速度で高イン
ピーダンス状態に入ったシ、その状態から出たシする。
ピーダンス状態に入ったシ、その状態から出たシする。
高インピーダンス状態においてミラーキャパシタンスを
減少させる回路を有する６状態ゲートを提供することで
ある。
減少させる回路を有する６状態ゲートを提供することで
ある。
で連敗するために、入力端子、出力イネーブル端子、お
よび能動高、能動低および高インピーダンスを有する出
力を与える出力端子を有する３状態ゲートが提供されて
いる。分相トランジスタは入力端子および出力イネーブ
ル端子に結合されている。出力手段は分相トランジスタ
と出力端子との間に結合され２分相トランジスタに応答
して出力状態のうちの１つを与える。出力手段は、ベー
スな分相トランジスタのコレクタに結合させている上部
トランジスタ、およびベースを分相トランジスタのエミ
ッタに結合させコレクタを上部トランジスタのエミッタ
に結合させている下部トランジスタを含む。第１トラン
ジスタはそのコレクタを分相トランジスタのコレクタに
結合させている。
よび能動高、能動低および高インピーダンスを有する出
力を与える出力端子を有する３状態ゲートが提供されて
いる。分相トランジスタは入力端子および出力イネーブ
ル端子に結合されている。出力手段は分相トランジスタ
と出力端子との間に結合され２分相トランジスタに応答
して出力状態のうちの１つを与える。出力手段は、ベー
スな分相トランジスタのコレクタに結合させている上部
トランジスタ、およびベースを分相トランジスタのエミ
ッタに結合させコレクタを上部トランジスタのエミッタ
に結合させている下部トランジスタを含む。第１トラン
ジスタはそのコレクタを分相トランジスタのコレクタに
結合させている。
第２トランジスタはそのベースを第１トランジスタのエ
ミッタに結合させ、そのコレクタを分相トランジスタの
エミッタに結合させている。第３トランジスタはそのコ
レクタを第１ト２ンジスタのベースに接続させている。
ミッタに結合させ、そのコレクタを分相トランジスタの
エミッタに結合させている。第３トランジスタはそのコ
レクタを第１ト２ンジスタのベースに接続させている。
第４ト２ンジスタはそのエミッタを第６トランシスタの
エミッタおよび出力イネーブル端子に接続させている。
エミッタおよび出力イネーブル端子に接続させている。
第５トランジスタはそのコレクタを分相トランジスタの
ベースに接続させ、そのエミッタを第２トランジスタの
コレクタに接続させている。
ベースに接続させ、そのエミッタを第２トランジスタの
コレクタに接続させている。
本発明の上記の、およびその他の目的２％徴および利点
は、添付の図面とともに下記の詳細な説明から更に一層
よく理解される。
は、添付の図面とともに下記の詳細な説明から更に一層
よく理解される。
好ましい実施例の詳細な説明
第１図を参照すると、以前から知られている状態ゲート
が示されており、このゲートは入力端子１０、出力イネ
ーブル端１１および出力端子１２を含む。ショットキー
ＮＰＮトランジスタ１３ハそのエミッタを入力端子１０
に接続させていて第１又は第２を圧レベルをとシ得る入
力信号に応答し、そのベースを抵抗１５を介して電源電
圧端子１４に結合させておシ、そのコレクタをダイオー
ド１６の陽極（７ノード）およびショットキーＮＰＮ
）ランジスタ１７のベースに接続させている。ダイオー
ド１６の陰極（カソード）は出力イネニブル端子１１お
よびダイオード１Ｂの陰極に接続されている。
が示されており、このゲートは入力端子１０、出力イネ
ーブル端１１および出力端子１２を含む。ショットキー
ＮＰＮトランジスタ１３ハそのエミッタを入力端子１０
に接続させていて第１又は第２を圧レベルをとシ得る入
力信号に応答し、そのベースを抵抗１５を介して電源電
圧端子１４に結合させておシ、そのコレクタをダイオー
ド１６の陽極（７ノード）およびショットキーＮＰＮ
）ランジスタ１７のベースに接続させている。ダイオー
ド１６の陰極（カソード）は出力イネニブル端子１１お
よびダイオード１Ｂの陰極に接続されている。
分相ショットキーＮＰＮ ）ランジスタ１７のコレクタ
は抵抗１９によシミ源電圧端子１４に接続゛されておシ
、且つダイオード１８の陽極およびショットキーＮＰＮ
）ランジスタ２１のベースに接続されている。
は抵抗１９によシミ源電圧端子１４に接続゛されておシ
、且つダイオード１８の陽極およびショットキーＮＰＮ
）ランジスタ２１のベースに接続されている。
トランジスタ２１のコレクタは上部出力ＮＰＮ トラン
ジスタ２２のコレクタに接続され、抵抗２６によシミ源
電圧端子１４に結合されている。 トランジスタ２１の
エミッタは抵抗２４によ多出力端子２２に結合され、ト
ランジスタ２２０ベースに接続されている。
ジスタ２２のコレクタに接続され、抵抗２６によシミ源
電圧端子１４に結合されている。 トランジスタ２１の
エミッタは抵抗２４によ多出力端子２２に結合され、ト
ランジスタ２２０ベースに接続されている。
トランジスタ１７のエミッタは下部ショットキーＮＰＮ
トランジスタ２５のベースに接続されておシ。
トランジスタ２５のベースに接続されておシ。
抵抗２７ 、２８によシそれぞれショットキーＮＰＮ
） ｔンジスタ２６のベースとコレクタに結合されてい
る。トランジスタ２５．２６のエミッタは電源電圧端子
２９に接続されている。トランジスタ２６および抵抗２
７．２８はトランジスタ２５のベースに対してアクティ
ブプルダウンを与える。トランジスタ２２のエミッタは
出力端子１２に接続されてそこへ電流を与え、トランジ
スタ２５のコレクタは出力端子１２に接続されてそこか
ら電流を引き込む（ｓｉｎｋ）。
） ｔンジスタ２６のベースとコレクタに結合されてい
る。トランジスタ２５．２６のエミッタは電源電圧端子
２９に接続されている。トランジスタ２６および抵抗２
７．２８はトランジスタ２５のベースに対してアクティ
ブプルダウンを与える。トランジスタ２２のエミッタは
出力端子１２に接続されてそこへ電流を与え、トランジ
スタ２５のコレクタは出力端子１２に接続されてそこか
ら電流を引き込む（ｓｉｎｋ）。
電流がトランジスタ１７のベースへ供給されると。
そのコレクタは低にな）、それによシトランジスタ２１
．２２をオフにする。トランジスタ２５ のベースはト
ランジスタ１７のエミッタから電婆を受けとシ、それに
よシトランジスタを導通させ、出力端子１２から電流を
引き込む。トランジスタ１７のベースに電流が供給され
ないと、そのコレクタは高になシ、トランジスタ２１．
２２を導通させ、出力端子１２を高にする。トランジス
タ２５のベースは電流を受けとらないので、トランジス
タ２５は出力端子１２から電流を引き込まない。
．２２をオフにする。トランジスタ２５ のベースはト
ランジスタ１７のエミッタから電婆を受けとシ、それに
よシトランジスタを導通させ、出力端子１２から電流を
引き込む。トランジスタ１７のベースに電流が供給され
ないと、そのコレクタは高になシ、トランジスタ２１．
２２を導通させ、出力端子１２を高にする。トランジス
タ２５のベースは電流を受けとらないので、トランジス
タ２５は出力端子１２から電流を引き込まない。
上述した能動高および能動低状態の期間中に。
出力イネーブル端子１１の出力イネーブル信号は高にな
シ、それによシミ流がダイオード１６．１８に流れるの
を防止する。出力イネーブル信号が低になると、電流は
トランジスタ１７，２１のベースから抜きとられる。従
って、トランジスタ２２ 、２５はいずれもオフになシ
、出力端子１２は高インピーダンスを有する。
シ、それによシミ流がダイオード１６．１８に流れるの
を防止する。出力イネーブル信号が低になると、電流は
トランジスタ１７，２１のベースから抜きとられる。従
って、トランジスタ２２ 、２５はいずれもオフになシ
、出力端子１２は高インピーダンスを有する。
この高インピーダンスの期間中に、トランジスタ２５の
固有のベース−コレクタ容量性電荷が出力端子１２に現
われる。この従来から知られている回路は、出力イネー
ブル信号が低インピーダンスパスを与えることによって
この固有の容量性電荷を大幅に除去する。ショットキー
ＮＰＮ ）ランジスタ３１はコレクタをトランジスタ２
５のベースに接続させエミッタを電源電圧端子２９に接
続させることによってこのパスを与える。ショットキー
ＮＰＮ ）ランジスタ２２はそのコレクタをトランジス
タ′５１のベースに接続させ、抵抗３３によって電源電
圧端子１４に結合させている。 ショットキーＮＰＮ
トランジスタ６４はそのコレクタをトランジスタ３２０
ベースに接続させ、そのベースを抵抗６５によって電源
電圧端子１４に結合させ、その工ミッタを出力イネーブ
ル端子１１に接続させている。
固有のベース−コレクタ容量性電荷が出力端子１２に現
われる。この従来から知られている回路は、出力イネー
ブル信号が低インピーダンスパスを与えることによって
この固有の容量性電荷を大幅に除去する。ショットキー
ＮＰＮ ）ランジスタ３１はコレクタをトランジスタ２
５のベースに接続させエミッタを電源電圧端子２９に接
続させることによってこのパスを与える。ショットキー
ＮＰＮ ）ランジスタ２２はそのコレクタをトランジス
タ′５１のベースに接続させ、抵抗３３によって電源電
圧端子１４に結合させている。 ショットキーＮＰＮ
トランジスタ６４はそのコレクタをトランジスタ３２０
ベースに接続させ、そのベースを抵抗６５によって電源
電圧端子１４に結合させ、その工ミッタを出力イネーブ
ル端子１１に接続させている。
出力イネーブル端子１１の出力イネーブル信号が高にな
ると、′１１流はトランジスタ３４のベースからコレク
タへ流れ、それによシトランジスタ３２をオンにしトラ
ンジスタ３１をオフにする。出力イネーブル信号が低に
なると、を流はトランジスタ３４のエミッタを通って流
れ、トランジスタ３２はオフになる。 トランジスタ３
２のコレクタは高になシ、それによシトランジスタ３１
をオンにし、トランジスタ２５のベースのための低イン
ピーダンスバスな与える。
ると、′１１流はトランジスタ３４のベースからコレク
タへ流れ、それによシトランジスタ３２をオンにしトラ
ンジスタ３１をオフにする。出力イネーブル信号が低に
なると、を流はトランジスタ３４のエミッタを通って流
れ、トランジスタ３２はオフになる。 トランジスタ３
２のコレクタは高になシ、それによシトランジスタ３１
をオンにし、トランジスタ２５のベースのための低イン
ピーダンスバスな与える。
さて第２図を参照すると２本発明の好ましい実施例は入
力端子４１．出力イネーブル端子４２および出力端子４
３を含む。 ショットキーｙｐＮ ）ランジスタ４４は
そのエミッタを入力端子４１に接続させておシ第１又は
第２電圧レベルをとシうる入力信号に応答し、そのベー
スを抵抗４６によりｔ原電圧端子４５に結合させておシ
、そのコレクタを分相ショットキーＮＰＮ ）ランジス
タ４７のベースおよびショットキーＮＰＮ ）ランジス
タ４８のコレクタに接続させている。ショットキーＮＰ
Ｎ ） ｙンジスタ４９はそのコレクタをトランジスタ
４８のベースに接続させておシ、そのベースを抵抗５１
によって電源電圧端子４５に結合させておシ、そのエミ
ッタを出力イネーブル端子４２とショットキーＮＰＮト
ランジスタ５２のエミッタの両方に接続させている。ト
ランジスタ５２はそのベースを抵抗５３によシミ原電圧
端子４５に結合させておシ。
力端子４１．出力イネーブル端子４２および出力端子４
３を含む。 ショットキーｙｐＮ ）ランジスタ４４は
そのエミッタを入力端子４１に接続させておシ第１又は
第２電圧レベルをとシうる入力信号に応答し、そのベー
スを抵抗４６によりｔ原電圧端子４５に結合させておシ
、そのコレクタを分相ショットキーＮＰＮ ）ランジス
タ４７のベースおよびショットキーＮＰＮ ）ランジス
タ４８のコレクタに接続させている。ショットキーＮＰ
Ｎ ） ｙンジスタ４９はそのコレクタをトランジスタ
４８のベースに接続させておシ、そのベースを抵抗５１
によって電源電圧端子４５に結合させておシ、そのエミ
ッタを出力イネーブル端子４２とショットキーＮＰＮト
ランジスタ５２のエミッタの両方に接続させている。ト
ランジスタ５２はそのベースを抵抗５３によシミ原電圧
端子４５に結合させておシ。
そのコレクタをショットキーＮＰＮ ）ランジスタ５４
のベースに接続させている。トランジスタ５４のコレク
タはショットキーＮＰＮ ）ランジスタ５５のベースお
よびトランジスタ４７のコレクタに接続されておシ、抵
抗５６によシミ原電圧端子４５に結合されている。ショ
ットキーＮＰＮ ）ランジスタ５７はそのコレクタをト
ランジスタ４７．４８のエミッタ′に接続させ、そのエ
ミッタを電源電圧端子５８に接続させ、そのベースをト
ランジスタ５４のエミッタに接続させ抵抗５９によシミ
原電圧端子５８に結合させている。
のベースに接続させている。トランジスタ５４のコレク
タはショットキーＮＰＮ ）ランジスタ５５のベースお
よびトランジスタ４７のコレクタに接続されておシ、抵
抗５６によシミ原電圧端子４５に結合されている。ショ
ットキーＮＰＮ ）ランジスタ５７はそのコレクタをト
ランジスタ４７．４８のエミッタ′に接続させ、そのエ
ミッタを電源電圧端子５８に接続させ、そのベースをト
ランジスタ５４のエミッタに接続させ抵抗５９によシミ
原電圧端子５８に結合させている。
トランジスタ５５のコレクタは上部出力ＮＰＮ ）ラン
ジスタロ１のコレクタに接続され、抵抗６２によって電
源電圧端子４５に結合されている。 トランジスタ５５
のエミッタはトランジスタ６１のベースに接続され、抵
抗６５によ多出力端子４６に結合されている。下部出力
ショットキーＮＰＮ ）ランジスタロ４はそのベースを
トランジスタ４７のエミッタに接続させておシ、抵抗６
６．６７によシトランジスタロ５のベースおよびコレク
タにそれぞれ結合させている。トランジスタ６４．６５
のエミッタは′電源電圧端子５８に接続されている。
トランジスタ６１のエミッタは出力端子４３に接続され
てそこへ電流を供給し、トランジスタ６４のコレクタは
出力端子４３に接続されてそこから電流を引き込む。
ジスタロ１のコレクタに接続され、抵抗６２によって電
源電圧端子４５に結合されている。 トランジスタ５５
のエミッタはトランジスタ６１のベースに接続され、抵
抗６５によ多出力端子４６に結合されている。下部出力
ショットキーＮＰＮ ）ランジスタロ４はそのベースを
トランジスタ４７のエミッタに接続させておシ、抵抗６
６．６７によシトランジスタロ５のベースおよびコレク
タにそれぞれ結合させている。トランジスタ６４．６５
のエミッタは′電源電圧端子５８に接続されている。
トランジスタ６１のエミッタは出力端子４３に接続され
てそこへ電流を供給し、トランジスタ６４のコレクタは
出力端子４３に接続されてそこから電流を引き込む。
トランジスタ６５および抵抗６６．６７はトランジスタ
６４のベースのためにアクティブプルダウンを与える。
６４のベースのためにアクティブプルダウンを与える。
能動高又は能動低状態に対しては、出力イネーブル端子
における出力イネーブル信号は低になシ。
における出力イネーブル信号は低になシ。
それによシト２ンジスタ４８ 、５４を逆バイアスさせ
る。入力端子４１ における高入力信号は電流がトラン
ジスタ４４のベース−コレクタを通って流れるようにし
、それによシトランジスタ４７をオンにする。トランジ
スタ４７は導通しつつあるので。
る。入力端子４１ における高入力信号は電流がトラン
ジスタ４４のベース−コレクタを通って流れるようにし
、それによシトランジスタ４７をオンにする。トランジ
スタ４７は導通しつつあるので。
そのコレクタは低になシト２ンジスタ５５．６１はオフ
になシ、出力端子４３に電力を供給しない。
になシ、出力端子４３に電力を供給しない。
トランジスタ４７を流れる電流はトランジスタ６４のベ
ースの方向に向けられ、それによ多出力端子４６から電
流を引き込み能動低状態を与える。入力端子４１におけ
る低入力信号はトランジスタ４７のベースから電流をわ
きへそらしくｄｉｖｅｒｔ）、）ランジスタ４７をオフ
にし、それによってトランジスタ５５．６１のベースに
高電圧を与え、トランジスタ６４のベースには電流を与
えない。
ースの方向に向けられ、それによ多出力端子４６から電
流を引き込み能動低状態を与える。入力端子４１におけ
る低入力信号はトランジスタ４７のベースから電流をわ
きへそらしくｄｉｖｅｒｔ）、）ランジスタ４７をオフ
にし、それによってトランジスタ５５．６１のベースに
高電圧を与え、トランジスタ６４のベースには電流を与
えない。
出力イネーブル信号が高になると、１！流はトランジス
タ４９．５２のベース−コレクタを通って流れ。
タ４９．５２のベース−コレクタを通って流れ。
それにより）ランジスタ４８．５４をそれぞれオンにす
る。トランジスタ４８はトランジスタ４７のべ−スから
電流を抜きとｊ） （ｄｒａｗ ａｗｂｙ）ｍ トラン
ジスタ５４はトランジスタ５５．６１のベースから電流
を抜きとる。トランジスタ５４は導通しつつおるので。
る。トランジスタ４８はトランジスタ４７のべ−スから
電流を抜きとｊ） （ｄｒａｗ ａｗｂｙ）ｍ トラン
ジスタ５４はトランジスタ５５．６１のベースから電流
を抜きとる。トランジスタ５４は導通しつつおるので。
電流はトランジスタ５７のベースに供給され、それによ
シ低インピーダンスをトランジスタ６４のベースに与え
ると同時にトランジスタ６４を確実にオフにする。
シ低インピーダンスをトランジスタ６４のベースに与え
ると同時にトランジスタ６４を確実にオフにする。
第１図の回路と第２図の回路を比較すると、抵抗１９を
通る電流は窩インピーダンスの期間中に出力イネーブル
端子１１を介してすつか多抜きとられることが判る。第
２図においては、出力イネーブル端子４２が高であるの
で、抵抗５６を通る電流はトランジスタ５４を通って分
流されてトランジスタ５７をドライブし、この仁とはト
ランジスタ６４をオフにする一方でトランジスタ６４０
ペースに低インピーダンスを与えてミラーキャパシタン
スを減少させることを保証する。更に、第１図の抵抗を
通る電流もまた出力イネーブル端子１１を介して抜きと
られ、−力筒２図の抵抗５３を通る電流はトランジスタ
５４のベースをドライブするのに用いられる。
通る電流は窩インピーダンスの期間中に出力イネーブル
端子１１を介してすつか多抜きとられることが判る。第
２図においては、出力イネーブル端子４２が高であるの
で、抵抗５６を通る電流はトランジスタ５４を通って分
流されてトランジスタ５７をドライブし、この仁とはト
ランジスタ６４をオフにする一方でトランジスタ６４０
ペースに低インピーダンスを与えてミラーキャパシタン
スを減少させることを保証する。更に、第１図の抵抗を
通る電流もまた出力イネーブル端子１１を介して抜きと
られ、−力筒２図の抵抗５３を通る電流はトランジスタ
５４のベースをドライブするのに用いられる。
本発明のもつ更に追加の利点を示すために、一部の電流
パスに沿った電圧レベルを説明する必要がある。ショッ
トキートランジスタのベース−エミッタ両端に現われる
電圧をＦｉｌｌ＋（約０．７５ボルト）トスる。ショッ
トキートランジスタのベース−コレクタ両端に現われる
電圧を’８０ヨ（約０．５０ボルト）とし、能動領域に
幹けるショットキード２ンジスタのコレクターエミッタ
両端の電圧（約０．２５ ホルト）とする。
パスに沿った電圧レベルを説明する必要がある。ショッ
トキートランジスタのベース−エミッタ両端に現われる
電圧をＦｉｌｌ＋（約０．７５ボルト）トスる。ショッ
トキートランジスタのベース−コレクタ両端に現われる
電圧を’８０ヨ（約０．５０ボルト）とし、能動領域に
幹けるショットキード２ンジスタのコレクターエミッタ
両端の電圧（約０．２５ ホルト）とする。
高インピーダンス状態の期間中に第１図のトランジスタ
１７のコレクタは、ダイオード１８に対するＶ８゜８に
出力イネーブル端子１１に取シ付けられたバッファに対
するＶＢＡＴを加えた電圧レベルを有する。能動低状態
においては、トランジスタ１７が導通中である時には、
トランジスタ１７のコレクタはトランジスタ１７に対す
るＶＢＡＴおよびトランジスタ２５に対するＶ□に等し
い電圧レベルを有する。
１７のコレクタは、ダイオード１８に対するＶ８゜８に
出力イネーブル端子１１に取シ付けられたバッファに対
するＶＢＡＴを加えた電圧レベルを有する。能動低状態
においては、トランジスタ１７が導通中である時には、
トランジスタ１７のコレクタはトランジスタ１７に対す
るＶＢＡＴおよびトランジスタ２５に対するＶ□に等し
い電圧レベルを有する。
従ってトランジスタ１７のコレクタは高インピーダンス
状態の期間中には下方へ引っばられ、トランない。高イ
ンピーダンス状態におけるトランジスタ４７のコレクタ
はトランジスタ５４に対するＶＢＡＴお′よひトランジ
スタ５７に対するＶ□の電圧レベルにあることが第２図
から判る。能動低状態の期間中には、トランジスタ４７
のコレクタはトランジスタ４７に対するＶＢＡＴおよび
トランジスタ６４に対すルＶ□にある。従って、トラン
ジスタ５５のベース（トランジスタ４７のコレクタ）は
遷移期間中によシ高い電圧レベルに上昇する必要はなく
、その結果用、力端子４３における電圧レベルの遷移は
より早くなることが判る。
状態の期間中には下方へ引っばられ、トランない。高イ
ンピーダンス状態におけるトランジスタ４７のコレクタ
はトランジスタ５４に対するＶＢＡＴお′よひトランジ
スタ５７に対するＶ□の電圧レベルにあることが第２図
から判る。能動低状態の期間中には、トランジスタ４７
のコレクタはトランジスタ４７に対するＶＢＡＴおよび
トランジスタ６４に対すルＶ□にある。従って、トラン
ジスタ５５のベース（トランジスタ４７のコレクタ）は
遷移期間中によシ高い電圧レベルに上昇する必要はなく
、その結果用、力端子４３における電圧レベルの遷移は
より早くなることが判る。
以上の説明から、電流消耗（ｄｒａｉｎ）が大幅に減少
し高インピーダンス状態から能動低状態への出力遷移速
度が著しく早くなった。高インピーダンス状態の期間中
にミラー容量性効果を減少さｉる回路を有する改良され
た６状態回路が提供されていることを認識すべきである
。
し高インピーダンス状態から能動低状態への出力遷移速
度が著しく早くなった。高インピーダンス状態の期間中
にミラー容量性効果を減少さｉる回路を有する改良され
た６状態回路が提供されていることを認識すべきである
。
第１図は以前から知られてりる６状態ゲートを概略図で
示す。 第２図は本発明の好ましい実施例を概略図で示す。 ゛ 第２図において。 、４１は入力 ４２は出力イネーブル端子 ４３は出力端子 ４４は ショットキーＮＰＮトランジスタ４５は電源電
圧端子 ４７は分相ショットキーＮＰＮ トランジスタ４Ｂ、４
９，５２，５４，５５，５７，６４，６５はショットキ
ーｙｐＮ ）ランジスタ ロ１はＮＰＮ ）ランジスタ 特許出願人 モトローラ・インコーボレーテッド代理人
弁理士玉蟲久五部
示す。 第２図は本発明の好ましい実施例を概略図で示す。 ゛ 第２図において。 、４１は入力 ４２は出力イネーブル端子 ４３は出力端子 ４４は ショットキーＮＰＮトランジスタ４５は電源電
圧端子 ４７は分相ショットキーＮＰＮ トランジスタ４Ｂ、４
９，５２，５４，５５，５７，６４，６５はショットキ
ーｙｐＮ ）ランジスタ ロ１はＮＰＮ ）ランジスタ 特許出願人 モトローラ・インコーボレーテッド代理人
弁理士玉蟲久五部
Claims (1)
- 【特許請求の範囲】 １、第１入力端子、第２入力端子および出力端子に結合
されておシ、第１および第２人力値号の状態に応じて第
１および第２状態を有する出力信号を発生させ、コレク
タとエミッタとを有する制御トランジスタを含む手段と
。 コレクタを前記制御トランジスタの前記コレクタに結合
させている第１トランジスタと。 コレクタを前記制御トランジスタの前記エミッタに結合
させ、ベースを前記第１ト之ンジスタの前記エミッタに
結合させている第２トランジスタと。 コレクタを前記第１トランジスタのベースに結合させて
いる第６トランジスタと。 エミッタを前記第３トランジスタのエミッタおよび前記
出力イネーブル端子に結合させている第４トランジスタ
と。 ベースを前記第４トランジスタのコレクタに結合させ、
コレ゛クタを前記制御トランジスタのベースに結合させ
、エミッタを前記第２トランジスタのコレク°りに結合
させている第５トランジスタと。 を具え。 第１人力信号に応答する第１入力端子および第２人力値
号に応答する第２入力端子を有し、前記第１および第２
人力値号はそれぞれ第１および第２状態を有し、且つ出
力端子を有するゲート。 ２、ベースを前記入力端子に結合させ２分相信号を発生
させる分相トランジスタと。 前記分相手段と前記出力端子との間に結合され。 前記分相信号に応答して前記能動高、前記能動低又は前
記高インピーダンス状態のうちの１つの状態を与え、ベ
ースを前記分相トランジスタのコレフタに結合させてい
る上部トランジスタおよびベースを前記分相トランジス
タのエミッタに結合させコレクタを前記上部トランジス
タのエミッタに結合させている下部トランジスタを含む
出力手段と。 コレクタを前記分相トランジスタの前記コレク・りに結
合させている第１トランジスタと。 コレクタを前記分相トランジスタの前記エミッタに結合
させ、ベースを前記第１トランジスタの前記エミッタに
結合さ鷺ている第２トランジスタと。 コレクタを前記第１トランジスタのベースに結合させて
いる第３トランジスタと。 エミッタを前記第３トランジスタのエミッタおよび前記
出力イネーブル端子に結合させている第４トランジスタ
と。 ベースを前記第４トランジスタのコレクタに結合させ、
コレクタを前記分相トランジスタのベースに結合させ、
エミッタを前記第２トランジスタのコレクタに結合させ
ている第５トランジスタと。 を具え。 入力端子、出力イネーブル端子および出力端子を有し、
能動高、能動低および高インピーダンス状態を看する出
力を与える状態ゲート。 ６、第１人力値号に応答する第１入力端子および第２人
力値号に応答する第２入力端子を有し。 前記第１および第２人力値号はそれぞれ第１および第２
状態を有し、かつ出力端子を有し。 前記第１入力端子、前記第２入力端子および前記出力端
子に結合され、前記第１および第２人力値号の前記状態
に応じて第１および第２状態を有する出力信号を発生さ
せ、且つコレクタ、ベースおよびエミッタを有する制御
トランジスタを具えるゲートにおいて。 コレクタを前記制御トランジスタの前記エミッタに結合
させていると電流シンキングトランジスタと。 前記制御トランジスタおよび前記電流シンキングトラン
ジスタの前記ベース、前記制御トランジスタの前記コレ
クタおよび前記第２入力端子に結合され、前記電流シン
キンブト２ンジスタのコレクタにおける容量性電荷を大
幅に減少させ、それによシ前記制御ト２ンジスタの前記
コレクタの電圧レベルが前記出力信号の遷移の期間中は
ぼ同じにとどまっている手段と、を具えるゲートの改良
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/566,768 US4585959A (en) | 1983-12-29 | 1983-12-29 | Tri-state logic gate having reduced Miller capacitance |
| US566768 | 1990-08-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60153639A true JPS60153639A (ja) | 1985-08-13 |
Family
ID=24264304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59255562A Pending JPS60153639A (ja) | 1983-12-29 | 1984-12-03 | ミラーキヤパシタンスを減少したゲート |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4585959A (ja) |
| EP (1) | EP0147635A3 (ja) |
| JP (1) | JPS60153639A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4654549A (en) * | 1985-06-04 | 1987-03-31 | Fairchild Semiconductor Corporation | Transistor-transistor logic to emitter coupled logic translator |
| KR960013630B1 (ko) * | 1986-06-30 | 1996-10-10 | 페어차일드 세미콘덕터 코퍼레이션 | 집적회로에서의 접지 변동 감소 장치 |
| US4985648A (en) * | 1988-07-26 | 1991-01-15 | Matsushita Electric Industrial Co. Ltd. | Switching output circuit with high speed operation and low power consumption |
| US5118974A (en) * | 1990-07-19 | 1992-06-02 | National Semiconductor Corporation | Tristate circuits with fast and slow OE signals |
| US5925914A (en) * | 1997-10-06 | 1999-07-20 | Advanced Micro Devices | Asymmetric S/D structure to improve transistor performance by reducing Miller capacitance |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3641362A (en) * | 1970-08-10 | 1972-02-08 | Rca Corp | Logic gate |
| US3980898A (en) * | 1975-03-12 | 1976-09-14 | National Semiconductor Corporation | Sense amplifier with tri-state bus line capabilities |
| US4287433A (en) * | 1979-01-24 | 1981-09-01 | Fairchild Camera & Instrument Corp. | Transistor logic tristate output with reduced power dissipation |
| US4311927A (en) * | 1979-07-18 | 1982-01-19 | Fairchild Camera & Instrument Corp. | Transistor logic tristate device with reduced output capacitance |
| US4339675A (en) * | 1979-08-13 | 1982-07-13 | Texas Instruments Incorporated | Logic circuit having an improved disable circuit |
| US4330723A (en) * | 1979-08-13 | 1982-05-18 | Fairchild Camera And Instrument Corporation | Transistor logic output device for diversion of Miller current |
| US4339676A (en) * | 1979-08-13 | 1982-07-13 | Texas Instruments Incorporated | Logic circuit having a selectable output mode |
| US4449063A (en) * | 1979-08-29 | 1984-05-15 | Fujitsu Limited | Logic circuit with improved switching |
| US4454432A (en) * | 1981-09-09 | 1984-06-12 | Harris Corp. | Power efficient TTL buffer for driving large capacitive loads |
| US4430585A (en) * | 1981-12-30 | 1984-02-07 | Bell Telephone Laboratories, Incorporated | Tristate transistor logic circuit with reduced power dissipation |
-
1983
- 1983-12-29 US US06/566,768 patent/US4585959A/en not_active Expired - Fee Related
-
1984
- 1984-11-24 EP EP84114210A patent/EP0147635A3/en not_active Withdrawn
- 1984-12-03 JP JP59255562A patent/JPS60153639A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0147635A3 (en) | 1986-08-13 |
| US4585959A (en) | 1986-04-29 |
| EP0147635A2 (en) | 1985-07-10 |
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