JPS6170475A - 集積回路用入出力共用回路 - Google Patents

集積回路用入出力共用回路

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JPS6170475A
JPS6170475A JP59191551A JP19155184A JPS6170475A JP S6170475 A JPS6170475 A JP S6170475A JP 59191551 A JP59191551 A JP 59191551A JP 19155184 A JP19155184 A JP 19155184A JP S6170475 A JPS6170475 A JP S6170475A
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JP
Japan
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circuit
terminal
input
signal
output
Prior art date
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Pending
Application number
JP59191551A
Other languages
English (en)
Inventor
Toshiro Suzuki
鈴木 俊郎
Fumiaki Fujii
文明 藤井
Izuru Yamada
出 山田
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
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Priority to US06/773,302 priority patent/US4707654A/en
Publication of JPS6170475A publication Critical patent/JPS6170475A/ja
Pending legal-status Critical Current

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    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/31701Arrangements for setting the Unit Under Test [UUT] in a test mode

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は集積回路の入出力端子構成に係り、特にMO8
形回路のテスト用入出力端子を構成するのに好適な入出
力共用回路に関する。
〔発明の背景〕
集積規模の大きい半導体回路では内部回路試験を行なお
うとすればそのための膨大な入出力ピン数を必要とする
。そのため従来は例えば特公昭52−29897に示さ
れるようにテストデータを集積回路内部のテスト用レジ
スタに蓄積し、入出力ビン数の節減をはかつていた。し
かしこの方法では集積回路の実時間試験が難かしく、特
に集積回路本来の入出力信号を連続的なアナログ波形と
する必要のある場合はテストデータとの同期が困難であ
シ、テストは不可能であった。
〔発明の目的〕
本発明の目的は、このテスト用入力端子とテスト用出力
端子を切り換え回路無しに共用化できる入出力共用回路
を実現することである。
〔発明の概要〕
一般に順序形の回路に於ては入力端子に一定のパタンを
入力し、出力を観測することにより容易にテストし得る
。しかし巡回形回路、特にA/D変換機のようにループ
の一部にアナログを含むものは入出力関係だけでテスト
することは困難な場合が多い。そのためループの一部を
切断して外部に取シ出しテスト信号の入出力端子とする
と都合が良い。このためには一般に2組の端子を必要と
するがこれを1組の端子で実現した。
〔発明の実施例〕
第1図は本発明実施の対象となり得る集積回路方式の一
例を示すものである。図中入力端子1から入力された信
号は回路2によって第1の信号処理された後、回路2の
出力4と回路6の入力5を接続する結線3によって回路
6に接続され第2の信号処理をされて出力端子7に出力
される。この回路2,6は一般に各種のものが考えられ
るが、例えば入力端子1に印加される信号はアナログ信
号で、回路2は人/D変換器、回路6はディジタルに変
換された信号の処理回路となる場合が考えられる。この
ような場合出力端子4には入力アナログ信号に対応した
複雑なディジタル信号が出力される。一方出力端子7に
はこの複雑なディジタル信号を処理したやはシ複雑なデ
ィジタル信号が出力される。したがっていま入力IK一
定信号を加え出カフの信号を観測しただけでは万一所望
の特性を得られない場合でも回路2,6のいずれに故障
が発生しているのか判別が困難な場合が多い。
また回路6が純デイジタル回路であるならば、簡便なテ
ストバタン等を用いて迅速に検査する事も可能となるが
、アナログ、ディジタル両回路を包含する回路2は別の
特殊な検査法によらねばならず、両回路を統一的に検査
することは困難となる場合が多い。そのため、結線3を
接断し検査用の端子を設けることが望ましいが、一般に
は回路2の出力端子4と回路6の入力端子5に相当する
2本のテスト用端子が必要となるば力・りでなく、通常
使用時にはこの2本の端子を外部で短絡させなければな
らず半導体チップ上にテスト用の端子を用けなければな
らず、使用上も不便であった。
第2図は本発明による入出力共用回路の一実施例の構成
を示すものである。本実施例では回路2の出力4と回路
6の入カフの間にパンファゲート819、R1の抵抗値
を持つ抵抗10を設置し、只一つのテスト用端子11を
使用する。この端子11には第3図17に示すような抵
抗値R2の出力抵抗12を持つバッファ13よシなる回
路、又は18で示される抵抗値R3の短絡抵抗14を持
つテスト端子15が接続される。
第2図に示したバッファ9は一般にMO8回路で構成す
れば非常に入力インピーダンスを高くできるため、抵抗
10として少々大きな値を用いても出力端子4に出力さ
れた信号は十分に誤シなく入力端子7に入力される。一
方外部テスト端子11を地絡すればバッファ9の入力は
ローンベルに保持され、回路2と回路6を電気的に切り
離すことが可能となる。この場合バッファ8の出力は抵
抗10によって短絡されるが、この抵抗値RLを十分に
大きくしておけば通常の出カバソファ回路で十分駆動が
可能である。
本発明はこのような構成においては端子11を開放ある
いは短絡することにより回路2,6の接続が自由に外部
制御できる点に着目し、(1)回路2.6を接続状態に
し、端子4から出力される信号のモニタを行なう。
(2)  回路2,6を接続断とし、端子4から出力さ
れる信号のモニタを行なう。
(3)回路2.6を接続断とし、端子7に任意の信号を
入力する。
の3つの検査を実施できるようにしたものである。
(1)のテストを行なう場合には第2図の端子11に、
第3図の回路18を接続し、短絡抵抗14の抵抗値R3
を第2図10で示される几lに比較し十分大きくするか
、あるいは凡3を除去し、端子15に例えばオシミスコ
ープのような十分人力インピーダンスの高い観測装置を
接続することにより要求条件を実現し得る。
(2)の観測を行なう場合は(1)と同様の結線状態と
して抵抗14の抵抗値R3をR+に比較して著しく低く
くする。この時端子11に表われる論理“1“の電圧は
、本来のVdd  からと低下する。このvdd′がV
dd/2  すなわち、バッファゲート9の論理スレッ
シュホールド電圧を超えなければ、回路2の出力は回路
6には伝送されない。一方端子11には論理レベルは(
1)式のように圧縮されるが、微少とはいえども回路2
の出力に対応した論理出力が得られるため、(1)式の
Vdd/の1/2の電圧を論理スレッシュホールドとす
る回路を第3図端子15に接続することにより、(2)
の機能が実現される。また(1)式のR3/(几1+R
3)は1/2よりも小さな値となることが望ましいのは
言うまでもない。
(3)の機能を実現するためには第3図の回路17を使
用する。ここで抵抗12の抵抗値R2は前記R3と同様
にR11よシも十分小さくしておく。したがって回路1
7を第2図端子11に接続することによシ回路2と回路
6は分離される。(バッファ13の出力インピーダンス
は十分小さいと仮定する。)この状態で第3図端子16
に任意の論理信号を印加すると、その出力は端子11よ
υバッファ9に印加され回路6を駆動する。
以上説明したように本発明を用いることにより1本の端
子のみを用いて集積回路内ブロック間の接断、モニタ、
外部信号強制印加を可能とし、回路テストビンの省略、
テスティングの簡略化を可能とする。
さて第2図のバッファ9は通常の他のMO8入力回路と
同様に入力保護回路を必要とする。一般に入力保護回路
は数にΩの抵抗を入力信号線にシリーズに挿入し、この
抵抗の両端に電源に対し逆バイアスとなるようPN接合
形ダイオードを接続する。第2図に於いてこの入力保護
回路はバッファ9の入力側と端子110間すなわち図中
19で示した位置に挿入すれば、本発明の効果を減する
こと無に、入力保護が可能となる。
また第2図回路2から出力される信号は必らずしも純デ
イジタル信号である必要はなく、アナログ信号でも本発
明の効果は十分に期待し得る。
〔発明の効果〕
以上説明したように本発明を実施することによシ、わず
か1つの外部ビンを用いるのみで、(1)信号のモニタ
、(2)信号線を接断して信号をモニタ、(3)信号線
を接断して外部より任意信号の入力の3機能を実現でき
、LSIの評価、検査を簡便化し得る効果が大きい。
【図面の簡単な説明】
第1図は本発明を適用し得るLSI回路の例、第2図は
本発明の一実施例、第3図はLSI外に設置する測定回
路の例を示す。 1・・・信号入力、2・・・第1の信号処理回路、3・
・・相互接続線、6・・・第2の信号処理回路、8.9
・・・パンファゲート、10,12.14・・・抵抗、
11・・・観測用補助端子、13・・・信号印加用バッ
ファゲート。 第 112] 第2図 )−、//7

Claims (1)

    【特許請求の範囲】
  1. 内部信号を観測する補助端子を有する集積回路において
    、前記端子と観測信号送出用出力回路との間に、抵抗を
    設置した事を特徴とする集積回路用入出力共用回路。
JP59191551A 1984-09-14 1984-09-14 集積回路用入出力共用回路 Pending JPS6170475A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP59191551A JPS6170475A (ja) 1984-09-14 1984-09-14 集積回路用入出力共用回路
US06/773,302 US4707654A (en) 1984-09-14 1985-09-06 Integrated circuit having input and output terminals for testing

Applications Claiming Priority (1)

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JP59191551A JPS6170475A (ja) 1984-09-14 1984-09-14 集積回路用入出力共用回路

Publications (1)

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JPS6170475A true JPS6170475A (ja) 1986-04-11

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ID=16276556

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JP59191551A Pending JPS6170475A (ja) 1984-09-14 1984-09-14 集積回路用入出力共用回路

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US4707654A (en) 1987-11-17

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