JPS6170475A - 集積回路用入出力共用回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は集積回路の入出力端子構成に係り、特にＭＯ８
形回路のテスト用入出力端子を構成するのに好適な入出
力共用回路に関する。

〔発明の背景〕

集積規模の大きい半導体回路では内部回路試験を行なお
うとすればそのための膨大な入出力ピン数を必要とする
。そのため従来は例えば特公昭５２−２９８９７に示さ
れるようにテストデータを集積回路内部のテスト用レジ
スタに蓄積し、入出力ビン数の節減をはかつていた。し
かしこの方法では集積回路の実時間試験が難かしく、特
に集積回路本来の入出力信号を連続的なアナログ波形と
する必要のある場合はテストデータとの同期が困難であ
シ、テストは不可能であった。

〔発明の目的〕

本発明の目的は、このテスト用入力端子とテスト用出力
端子を切り換え回路無しに共用化できる入出力共用回路
を実現することである。

〔発明の概要〕

一般に順序形の回路に於ては入力端子に一定のパタンを
入力し、出力を観測することにより容易にテストし得る
。しかし巡回形回路、特にＡ／Ｄ変換機のようにループ
の一部にアナログを含むものは入出力関係だけでテスト
することは困難な場合が多い。そのためループの一部を
切断して外部に取シ出しテスト信号の入出力端子とする
と都合が良い。このためには一般に２組の端子を必要と
するがこれを１組の端子で実現した。

〔発明の実施例〕

第１図は本発明実施の対象となり得る集積回路方式の一
例を示すものである。図中入力端子１から入力された信
号は回路２によって第１の信号処理された後、回路２の
出力４と回路６の入力５を接続する結線３によって回路
６に接続され第２の信号処理をされて出力端子７に出力
される。この回路２，６は一般に各種のものが考えられ
るが、例えば入力端子１に印加される信号はアナログ信
号で、回路２は人／Ｄ変換器、回路６はディジタルに変
換された信号の処理回路となる場合が考えられる。この
ような場合出力端子４には入力アナログ信号に対応した
複雑なディジタル信号が出力される。一方出力端子７に
はこの複雑なディジタル信号を処理したやはシ複雑なデ
ィジタル信号が出力される。したがっていま入力ＩＫ一
定信号を加え出カフの信号を観測しただけでは万一所望
の特性を得られない場合でも回路２，６のいずれに故障
が発生しているのか判別が困難な場合が多い。

また回路６が純デイジタル回路であるならば、簡便なテ
ストバタン等を用いて迅速に検査する事も可能となるが
、アナログ、ディジタル両回路を包含する回路２は別の
特殊な検査法によらねばならず、両回路を統一的に検査
することは困難となる場合が多い。そのため、結線３を
接断し検査用の端子を設けることが望ましいが、一般に
は回路２の出力端子４と回路６の入力端子５に相当する
２本のテスト用端子が必要となるば力・りでなく、通常
使用時にはこの２本の端子を外部で短絡させなければな
らず半導体チップ上にテスト用の端子を用けなければな
らず、使用上も不便であった。

第２図は本発明による入出力共用回路の一実施例の構成
を示すものである。本実施例では回路２の出力４と回路
６の入カフの間にパンファゲート８１９、Ｒ１の抵抗値
を持つ抵抗１０を設置し、只一つのテスト用端子１１を
使用する。この端子１１には第３図１７に示すような抵
抗値Ｒ２の出力抵抗１２を持つバッファ１３よシなる回
路、又は１８で示される抵抗値Ｒ３の短絡抵抗１４を持
つテスト端子１５が接続される。

第２図に示したバッファ９は一般にＭＯ８回路で構成す
れば非常に入力インピーダンスを高くできるため、抵抗
１０として少々大きな値を用いても出力端子４に出力さ
れた信号は十分に誤シなく入力端子７に入力される。一
方外部テスト端子１１を地絡すればバッファ９の入力は
ローンベルに保持され、回路２と回路６を電気的に切り
離すことが可能となる。この場合バッファ８の出力は抵
抗１０によって短絡されるが、この抵抗値ＲＬを十分に
大きくしておけば通常の出カバソファ回路で十分駆動が
可能である。

本発明はこのような構成においては端子１１を開放ある
いは短絡することにより回路２，６の接続が自由に外部
制御できる点に着目し、（１）回路２．６を接続状態に
し、端子４から出力される信号のモニタを行なう。

（２）　　回路２，６を接続断とし、端子４から出力さ
れる信号のモニタを行なう。

（３）回路２．６を接続断とし、端子７に任意の信号を
入力する。

の３つの検査を実施できるようにしたものである。

（１）のテストを行なう場合には第２図の端子１１に、
第３図の回路１８を接続し、短絡抵抗１４の抵抗値Ｒ３
を第２図１０で示される几ｌに比較し十分大きくするか
、あるいは凡３を除去し、端子１５に例えばオシミスコ
ープのような十分人力インピーダンスの高い観測装置を
接続することにより要求条件を実現し得る。

（２）の観測を行なう場合は（１）と同様の結線状態と
して抵抗１４の抵抗値Ｒ３をＲ＋に比較して著しく低く
くする。この時端子１１に表われる論理“１“の電圧は
、本来のＶｄｄ　　からと低下する。このｖｄｄ′がＶ
ｄｄ／２　　すなわち、バッファゲート９の論理スレッ
シュホールド電圧を超えなければ、回路２の出力は回路
６には伝送されない。一方端子１１には論理レベルは（
１）式のように圧縮されるが、微少とはいえども回路２
の出力に対応した論理出力が得られるため、（１）式の
Ｖｄｄ／の１／２の電圧を論理スレッシュホールドとす
る回路を第３図端子１５に接続することにより、（２）
の機能が実現される。また（１）式のＲ３／（几１＋Ｒ
３）は１／２よりも小さな値となることが望ましいのは
言うまでもない。

（３）の機能を実現するためには第３図の回路１７を使
用する。ここで抵抗１２の抵抗値Ｒ２は前記Ｒ３と同様
にＲ１１よシも十分小さくしておく。したがって回路１
７を第２図端子１１に接続することによシ回路２と回路
６は分離される。（バッファ１３の出力インピーダンス
は十分小さいと仮定する。）この状態で第３図端子１６
に任意の論理信号を印加すると、その出力は端子１１よ
υバッファ９に印加され回路６を駆動する。

以上説明したように本発明を用いることにより１本の端
子のみを用いて集積回路内ブロック間の接断、モニタ、
外部信号強制印加を可能とし、回路テストビンの省略、
テスティングの簡略化を可能とする。

さて第２図のバッファ９は通常の他のＭＯ８入力回路と
同様に入力保護回路を必要とする。一般に入力保護回路
は数にΩの抵抗を入力信号線にシリーズに挿入し、この
抵抗の両端に電源に対し逆バイアスとなるようＰＮ接合
形ダイオードを接続する。第２図に於いてこの入力保護
回路はバッファ９の入力側と端子１１０間すなわち図中
１９で示した位置に挿入すれば、本発明の効果を減する
こと無に、入力保護が可能となる。

また第２図回路２から出力される信号は必らずしも純デ
イジタル信号である必要はなく、アナログ信号でも本発
明の効果は十分に期待し得る。

〔発明の効果〕

以上説明したように本発明を実施することによシ、わず
か１つの外部ビンを用いるのみで、（１）信号のモニタ
、（２）信号線を接断して信号をモニタ、（３）信号線
を接断して外部より任意信号の入力の３機能を実現でき
、ＬＳＩの評価、検査を簡便化し得る効果が大きい。

【図面の簡単な説明】

第１図は本発明を適用し得るＬＳＩ回路の例、第２図は
本発明の一実施例、第３図はＬＳＩ外に設置する測定回
路の例を示す。 １・・・信号入力、２・・・第１の信号処理回路、３・
・・相互接続線、６・・・第２の信号処理回路、８．９
・・・パンファゲート、１０，１２．１４・・・抵抗、
１１・・・観測用補助端子、１３・・・信号印加用バッ
ファゲート。 第　１１２］ 第２図 ）−、／／７

Claims (1)

【特許請求の範囲】
1. 内部信号を観測する補助端子を有する集積回路において
   、前記端子と観測信号送出用出力回路との間に、抵抗を
   設置した事を特徴とする集積回路用入出力共用回路。