JPH09281182A - 測定ボードおよびその測定ボードを用いたｉ／ｏ端子試験システム - Google Patents
測定ボードおよびその測定ボードを用いたｉ／ｏ端子試験システムInfo
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- JPH09281182A JPH09281182A JP8088212A JP8821296A JPH09281182A JP H09281182 A JPH09281182 A JP H09281182A JP 8088212 A JP8088212 A JP 8088212A JP 8821296 A JP8821296 A JP 8821296A JP H09281182 A JPH09281182 A JP H09281182A
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Abstract
(57)【要約】
【課題】 Ｉ／Ｏ切替えスイッチをボード上のＩ／Ｏ端
子近傍に形成でき、かつ、入力信号波形に歪みを生じる
ことのない、精度の高い測定が可能な測定ボードを提供
する。 【解決手段】 被測定デバイス（ＤＵＴ）１１が搭載さ
れ、そのＩ／Ｏ端子１１ａについて試験が行われる測定
ボードにおいて、ボード上のＩ／Ｏ端子１１ａの近傍
に、半絶縁性半導体基板上に所定幅の電極ギャップを有
する電極を形成してなる光導電スイッチとその電極ギャ
ップを照射するよう設けられた半導体レーザとから構成
される光駆動スイッチ２１，２２を設け、これら光駆動
スイッチによりＩ／Ｏ端子１１ａの入出力の切替えを行
うようにする。
子近傍に形成でき、かつ、入力信号波形に歪みを生じる
ことのない、精度の高い測定が可能な測定ボードを提供
する。 【解決手段】 被測定デバイス（ＤＵＴ）１１が搭載さ
れ、そのＩ／Ｏ端子１１ａについて試験が行われる測定
ボードにおいて、ボード上のＩ／Ｏ端子１１ａの近傍
に、半絶縁性半導体基板上に所定幅の電極ギャップを有
する電極を形成してなる光導電スイッチとその電極ギャ
ップを照射するよう設けられた半導体レーザとから構成
される光駆動スイッチ２１，２２を設け、これら光駆動
スイッチによりＩ／Ｏ端子１１ａの入出力の切替えを行
うようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ集積回路等
の被測定デバイス（ＤＵＴ：Device Under Test）が搭
載される測定ボードおよびその測定ボードを用いたＩ／
Ｏ端子試験システムに関する。
の被測定デバイス（ＤＵＴ：Device Under Test）が搭
載される測定ボードおよびその測定ボードを用いたＩ／
Ｏ端子試験システムに関する。
【０００２】
【従来の技術】被測定デバイス（以下、ＤＵＴと称す）
のＩ／Ｏ端子試験では、測定ボード上にＤＵＴを搭載
し、Ｉ／Ｏ切替えスイッチによりその搭載されたＤＵＴ
のＩ／Ｏ端子の入出力を切替えながら、規定の動作条件
を与えたときのＤＵＴの動作の検証が行われる。メモリ
集積回路などのＩ／Ｏ端子の試験では、試験時間の短縮
を目的として、入力信号を高速にしてＩ／Ｏ端子試験を
高速に行うようになってきており、そのために上記のよ
うにＩ／Ｏ切替えスイッチが使用されるシステムの場合
においては以下のような問題が生じていた。
のＩ／Ｏ端子試験では、測定ボード上にＤＵＴを搭載
し、Ｉ／Ｏ切替えスイッチによりその搭載されたＤＵＴ
のＩ／Ｏ端子の入出力を切替えながら、規定の動作条件
を与えたときのＤＵＴの動作の検証が行われる。メモリ
集積回路などのＩ／Ｏ端子の試験では、試験時間の短縮
を目的として、入力信号を高速にしてＩ／Ｏ端子試験を
高速に行うようになってきており、そのために上記のよ
うにＩ／Ｏ切替えスイッチが使用されるシステムの場合
においては以下のような問題が生じていた。
【０００３】すなわち、Ｉ／Ｏ切替えスイッチの大きさ
の制限から、該Ｉ／Ｏ切替えスイッチを測定ボード上の
ＤＵＴの近傍に配置することができないため、Ｉ／Ｏ端
子の試験を高速に行う場合は、Ｉ／Ｏ切替えスイッチと
ＤＵＴ間における遅延（Round trip Delay）により入力
信号と出力信号との衝突が生じてしまう。
の制限から、該Ｉ／Ｏ切替えスイッチを測定ボード上の
ＤＵＴの近傍に配置することができないため、Ｉ／Ｏ端
子の試験を高速に行う場合は、Ｉ／Ｏ切替えスイッチと
ＤＵＴ間における遅延（Round trip Delay）により入力
信号と出力信号との衝突が生じてしまう。
【０００４】上記のような問題を解決したシステムとし
て、ドライバとコンパレータ等からなるピンエレクトロ
ニクス回路を用い、ドライバ（入力側）とコンパレータ
（出力側）とを分離して試験測定できるよう構成したＩ
／Ｏ端子試験システムがある。このシステムの一例を図
４に示す。
て、ドライバとコンパレータ等からなるピンエレクトロ
ニクス回路を用い、ドライバ（入力側）とコンパレータ
（出力側）とを分離して試験測定できるよう構成したＩ
／Ｏ端子試験システムがある。このシステムの一例を図
４に示す。
【０００５】図４において、１００は測定ボード上に搭
載されたＤＵＴで、Ｉ／Ｏ端子には同軸ケーブル１０１
ａ、１０１ｂを介してドライバ１０２、コンパレータ１
０３が接続されている。ドライバ１０２からの入力信号
ラインは該ドライバ１０２にて終端抵抗Ｚ0により終端
されており、コンパレータ１０３への出力信号ライン
は、該コンパレータ１０３にて終端抵抗Ｚ0により終端
されている。
載されたＤＵＴで、Ｉ／Ｏ端子には同軸ケーブル１０１
ａ、１０１ｂを介してドライバ１０２、コンパレータ１
０３が接続されている。ドライバ１０２からの入力信号
ラインは該ドライバ１０２にて終端抵抗Ｚ0により終端
されており、コンパレータ１０３への出力信号ライン
は、該コンパレータ１０３にて終端抵抗Ｚ0により終端
されている。
【０００６】このＩ／Ｏ端子試験システムでは、ドライ
バ１０２からの入力信号がＤＵＴ１００に入力され、Ｄ
ＵＴ１００ではその入力信号に基づいて規定の動作が行
われ、その結果が出力信号としてコンパレータ１０３へ
送出される。コンパレータ１０３では、入力された信号
と期待値との比較が行われ、その比較結果を基にＤＵＴ
１００のＩ／Ｏ端子の動作検証が行われる。しかしなが
ら、このＩ／Ｏ端子試験システムにおいては、ドライバ
側とコンパレータ側はそれぞれ抵抗終端されているの
で、測定できるＤＵＴは出力電流の大きなものに限れて
しまい、例えば出力電流の小さなＣＭＯＳデバイスなど
の測定はできない。
バ１０２からの入力信号がＤＵＴ１００に入力され、Ｄ
ＵＴ１００ではその入力信号に基づいて規定の動作が行
われ、その結果が出力信号としてコンパレータ１０３へ
送出される。コンパレータ１０３では、入力された信号
と期待値との比較が行われ、その比較結果を基にＤＵＴ
１００のＩ／Ｏ端子の動作検証が行われる。しかしなが
ら、このＩ／Ｏ端子試験システムにおいては、ドライバ
側とコンパレータ側はそれぞれ抵抗終端されているの
で、測定できるＤＵＴは出力電流の大きなものに限れて
しまい、例えば出力電流の小さなＣＭＯＳデバイスなど
の測定はできない。
【０００７】ＣＭＯＳデバイスのＩ／Ｏ端子試験が可能
なシステムとしては、図５に示すように、上述のシステ
ムの構成に測定ボード上のＤＵＴのＩ／Ｏ端子近傍にＦ
ＥＴスイッチ１０４およびバッファアンプ１０５を設け
たシステムがある。図５において、ＦＥＴスイッチ１０
４は同軸ケーブル１０１ａとＩ／Ｏ端子との接続ライン
に設けられており、そのゲートにはスイッチ制御を行う
ためのドライバ１０２’が同軸ケーブル１０１ａ’を介
して接続されている。バッファアンプ１０５は、同軸ケ
ーブル１０１ｂとＩ／Ｏ端子との接続ラインに設けられ
ており、ＤＵＴ１００からの出力信号をバッファリング
する。
なシステムとしては、図５に示すように、上述のシステ
ムの構成に測定ボード上のＤＵＴのＩ／Ｏ端子近傍にＦ
ＥＴスイッチ１０４およびバッファアンプ１０５を設け
たシステムがある。図５において、ＦＥＴスイッチ１０
４は同軸ケーブル１０１ａとＩ／Ｏ端子との接続ライン
に設けられており、そのゲートにはスイッチ制御を行う
ためのドライバ１０２’が同軸ケーブル１０１ａ’を介
して接続されている。バッファアンプ１０５は、同軸ケ
ーブル１０１ｂとＩ／Ｏ端子との接続ラインに設けられ
ており、ＤＵＴ１００からの出力信号をバッファリング
する。
【０００８】このＩ／Ｏ端子試験システムでは、ＦＥＴ
スイッチ１０４をＯＮ状態として、ドライバ１０２から
ＤＵＴ１００に入力信号が入力される。ＤＵＴ１００か
らその入力信号に基づく出力信号が出力される場合は、
ＦＥＴスイッチ１０４がＯＦＦ状態とされ、出力信号は
バッファアンプ１０５にて増幅されてコンパレータ１０
３に入力される。
スイッチ１０４をＯＮ状態として、ドライバ１０２から
ＤＵＴ１００に入力信号が入力される。ＤＵＴ１００か
らその入力信号に基づく出力信号が出力される場合は、
ＦＥＴスイッチ１０４がＯＦＦ状態とされ、出力信号は
バッファアンプ１０５にて増幅されてコンパレータ１０
３に入力される。
【０００９】
【発明が解決しようとする課題】上述した従来のＩ／Ｏ
端子試験システムには以下のような問題がある。
端子試験システムには以下のような問題がある。
【００１０】Ｉ／Ｏ切替えスイッチを測定ボード上のＤ
ＵＴの近傍に配置できないものにおいては、Ｉ／Ｏ切替
えスイッチとＤＵＴ間における遅延（Round trip Dela
y）により入力信号と出力信号との衝突が生じ、正確な
試験結果を得ることができないという問題がある。
ＵＴの近傍に配置できないものにおいては、Ｉ／Ｏ切替
えスイッチとＤＵＴ間における遅延（Round trip Dela
y）により入力信号と出力信号との衝突が生じ、正確な
試験結果を得ることができないという問題がある。
【００１１】図４に示したシステムにおいては、測定で
きるＤＵＴは出力電流の大きなものに限れるので、出力
電流の小さなＣＭＯＳデバイスなどの測定ができないと
いう問題がある。
きるＤＵＴは出力電流の大きなものに限れるので、出力
電流の小さなＣＭＯＳデバイスなどの測定ができないと
いう問題がある。
【００１２】図５に示したシステムにおいては、出力電
流の小さなＣＭＯＳデバイスなどの測定はできるもの
の、Ｉ／Ｏ端子が多数有る場合、各Ｉ／Ｏ端子近傍にそ
れぞれＦＥＴスイッチおよびバッファアンプを設けるこ
とは困難である。さらに、ＦＥＴスイッチの寄生容量に
より入力信号の波形が歪むという問題がある。さらに
は、高速で低寄生容量のＦＥＴを利用した場合には、ゲ
ート・ドレイン間およびゲート・ソース間でリーク電流
が発生し、Ｉ／Ｏ端子試験の１つである直流電流測定
（Ｉ／Ｏ端子を流れる電流をＤＣ的に測定する）の測定
精度がそのリーク電流により低下するという問題があ
る。
流の小さなＣＭＯＳデバイスなどの測定はできるもの
の、Ｉ／Ｏ端子が多数有る場合、各Ｉ／Ｏ端子近傍にそ
れぞれＦＥＴスイッチおよびバッファアンプを設けるこ
とは困難である。さらに、ＦＥＴスイッチの寄生容量に
より入力信号の波形が歪むという問題がある。さらに
は、高速で低寄生容量のＦＥＴを利用した場合には、ゲ
ート・ドレイン間およびゲート・ソース間でリーク電流
が発生し、Ｉ／Ｏ端子試験の１つである直流電流測定
（Ｉ／Ｏ端子を流れる電流をＤＣ的に測定する）の測定
精度がそのリーク電流により低下するという問題があ
る。
【００１３】本発明の目的は、上記各問題を解決し、Ｉ
／Ｏ切替えスイッチをボード上のＩ／Ｏ端子近傍に形成
でき、かつ、入力信号波形に歪みを生じることのない、
精度の高い測定が可能な測定ボードを提供することにあ
る。さらには、その測定ボードを用いたＩ／Ｏ端子試験
システムを提供することにある。
／Ｏ切替えスイッチをボード上のＩ／Ｏ端子近傍に形成
でき、かつ、入力信号波形に歪みを生じることのない、
精度の高い測定が可能な測定ボードを提供することにあ
る。さらには、その測定ボードを用いたＩ／Ｏ端子試験
システムを提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
本発明は、被測定デバイスが搭載され、該被測定デバイ
スのＩ／Ｏ端子について試験が行われる測定ボードにお
いて、ボード上の前記Ｉ／Ｏ端子の近傍に、半絶縁性半
導体基板上に所定幅の電極ギャップを有する電極を形成
してなる光導電スイッチとその電極ギャップを照射する
よう設けられた半導体レーザとから構成される光駆動ス
イッチを設け、該光駆動スイッチにより前記Ｉ／Ｏ端子
の入出力の切替えを行うよう構成したことを特徴とす
る。
本発明は、被測定デバイスが搭載され、該被測定デバイ
スのＩ／Ｏ端子について試験が行われる測定ボードにお
いて、ボード上の前記Ｉ／Ｏ端子の近傍に、半絶縁性半
導体基板上に所定幅の電極ギャップを有する電極を形成
してなる光導電スイッチとその電極ギャップを照射する
よう設けられた半導体レーザとから構成される光駆動ス
イッチを設け、該光駆動スイッチにより前記Ｉ／Ｏ端子
の入出力の切替えを行うよう構成したことを特徴とす
る。
【００１５】上記の場合、前記半絶縁性半導体基板は、
III−Ｖ族化合物半導体基板または光導電性半導体基板
であってもよい。
III−Ｖ族化合物半導体基板または光導電性半導体基板
であってもよい。
【００１６】さらに、ボード上のＩ／Ｏ端子の入力信号
ラインおよび出力信号ラインにそれぞれ前記光駆動スイ
ッチが設けられた構成としてもよい。
ラインおよび出力信号ラインにそれぞれ前記光駆動スイ
ッチが設けられた構成としてもよい。
【００１７】本発明のＩ／Ｏ端子試験システムは、上述
のいずれかの測定ボードと、該測定ボードの光駆動スイ
ッチによるＩ／Ｏ端子の入出力の切替えを制御し、被測
定デバイスについて所定のＩ／Ｏ端子試験を行うテスタ
と、を有することを特徴とする。
のいずれかの測定ボードと、該測定ボードの光駆動スイ
ッチによるＩ／Ｏ端子の入出力の切替えを制御し、被測
定デバイスについて所定のＩ／Ｏ端子試験を行うテスタ
と、を有することを特徴とする。
【００１８】上記の通りの本発明の測定ボードの構成に
よれば、光駆動スイッチはミリメータ以下の大きさ（詳
しくは、実施例で説明する）であるため、ボード上のＩ
／Ｏ端子近傍に設けることが可能である。したがって、
遅延（Round trip Delay）を小さくすることができ、従
来のように入力信号と出力信号との衝突が生じることは
ない。
よれば、光駆動スイッチはミリメータ以下の大きさ（詳
しくは、実施例で説明する）であるため、ボード上のＩ
／Ｏ端子近傍に設けることが可能である。したがって、
遅延（Round trip Delay）を小さくすることができ、従
来のように入力信号と出力信号との衝突が生じることは
ない。
【００１９】また、光駆動スイッチにおけるスイッチの
切替えは、半導体レーザからの出力光によって行われる
ため、ＦＥＴスイッチのようにリーク電流が生じること
はなく、従来のように直流電流測定の測定精度が低下す
ることはない。
切替えは、半導体レーザからの出力光によって行われる
ため、ＦＥＴスイッチのようにリーク電流が生じること
はなく、従来のように直流電流測定の測定精度が低下す
ることはない。
【００２０】さらに、光駆動スイッチを構成する光導電
スイッチの電極間隔はマイクロメータ程度とすることが
できる。このように電極間隔が非常に小さいことから、
光駆動スイッチの寄生容量は小さく、入出力信号が高速
になっても、その波形が歪むことはない。
スイッチの電極間隔はマイクロメータ程度とすることが
できる。このように電極間隔が非常に小さいことから、
光駆動スイッチの寄生容量は小さく、入出力信号が高速
になっても、その波形が歪むことはない。
【００２１】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００２２】図１は本発明の一実施例の測定ボードの構
成図である。同図において、１０は測定ボードで、ディ
スク形状をしており、中央にＤＵＴ１１が搭載されるよ
うになっている。ＤＵＴ１１搭載部の近傍には複数の端
子１２が周方向に沿って所定間隔で形成されており、該
各端子から外周方向に放射状に配線１３が形成され、そ
れぞれの配線の端部に端子１４が形成されている。ＤＵ
Ｔ１１のＩ／Ｏ端子１１ａはその近傍に配置された２つ
の端子（端子１２ａ，１２ｂ）と接続されており、一方
が入力用（端子１２ａ）、他方が出力用（端子１２ｂ）
となっている。出力用の端子１２ａに接続された配線
（１３ａ）には光駆動スイッチ２１が、入力用の端子１
２ｂに接続された配線（１３ｂ）には光駆動スイッチ２
２が形成されている。
成図である。同図において、１０は測定ボードで、ディ
スク形状をしており、中央にＤＵＴ１１が搭載されるよ
うになっている。ＤＵＴ１１搭載部の近傍には複数の端
子１２が周方向に沿って所定間隔で形成されており、該
各端子から外周方向に放射状に配線１３が形成され、そ
れぞれの配線の端部に端子１４が形成されている。ＤＵ
Ｔ１１のＩ／Ｏ端子１１ａはその近傍に配置された２つ
の端子（端子１２ａ，１２ｂ）と接続されており、一方
が入力用（端子１２ａ）、他方が出力用（端子１２ｂ）
となっている。出力用の端子１２ａに接続された配線
（１３ａ）には光駆動スイッチ２１が、入力用の端子１
２ｂに接続された配線（１３ｂ）には光駆動スイッチ２
２が形成されている。
【００２３】上記光駆動スイッチ２１，２２は、図２に
示すような構成となっている。すなわち、インジウムリ
ンなどのIII−Ｖ族化合物半導体基板あるいはガリウム
砒素やケイ素などの光導電性半導体基板よりなる半絶縁
性半導体基板１上に所定幅の電極ギャップを有する電極
２，３を形成してなる光導電スイッチと、その電極ギャ
ップを照射するよう設けられた半導体レーザダイオード
４とから構成されている。半導体レーザダイオード４は
ミリメータ程度の大きさであり、光導電スイッチ基板上
に例えばハンダボンディングにより固定されている。ま
た、電極２，３は既知のリフトオフプロセス、すなわ
ち、レジストを塗布し、ＵＶ光で所定パターンのマスク
を基に露光し、現像して露光部のレジストを除去した後
に電極となる金属を蒸着して金属膜を形成し、非露光部
の金属をレジストとともに除去（リフトオフ）するプロ
セスによって形成されており、マイクロメータオーダの
電極間隔が実現可能である。このような光駆動スイッチ
としては、全体の大きさがミリメータ程度のもが実現可
能である。
示すような構成となっている。すなわち、インジウムリ
ンなどのIII−Ｖ族化合物半導体基板あるいはガリウム
砒素やケイ素などの光導電性半導体基板よりなる半絶縁
性半導体基板１上に所定幅の電極ギャップを有する電極
２，３を形成してなる光導電スイッチと、その電極ギャ
ップを照射するよう設けられた半導体レーザダイオード
４とから構成されている。半導体レーザダイオード４は
ミリメータ程度の大きさであり、光導電スイッチ基板上
に例えばハンダボンディングにより固定されている。ま
た、電極２，３は既知のリフトオフプロセス、すなわ
ち、レジストを塗布し、ＵＶ光で所定パターンのマスク
を基に露光し、現像して露光部のレジストを除去した後
に電極となる金属を蒸着して金属膜を形成し、非露光部
の金属をレジストとともに除去（リフトオフ）するプロ
セスによって形成されており、マイクロメータオーダの
電極間隔が実現可能である。このような光駆動スイッチ
としては、全体の大きさがミリメータ程度のもが実現可
能である。
【００２４】上記のように構成された光駆動スイッチ２
１，２２では、電極２，３間に所定電圧が印加され、半
導体レーザダイオード４からの光が照射されると、半絶
縁性半導体基板１内で発生したキャリアによって導電率
が増加して電極２，３間の抵抗値が下がり、光が照射さ
れないと、電極２，３間が絶縁される。このように照射
入光に応じたスイッチングが可能となっている。
１，２２では、電極２，３間に所定電圧が印加され、半
導体レーザダイオード４からの光が照射されると、半絶
縁性半導体基板１内で発生したキャリアによって導電率
が増加して電極２，３間の抵抗値が下がり、光が照射さ
れないと、電極２，３間が絶縁される。このように照射
入光に応じたスイッチングが可能となっている。
【００２５】上述の本実施例の測定ボードでは、光駆動
スイッチ２１，２２を制御することによりＩ／Ｏ端子の
入出力の切替えが行われ、搭載されたＤＵＴのＩ／Ｏ端
子試験が行われる。
スイッチ２１，２２を制御することによりＩ／Ｏ端子の
入出力の切替えが行われ、搭載されたＤＵＴのＩ／Ｏ端
子試験が行われる。
【００２６】図３に上述の図１に示した測定ボードを用
いたＩ／Ｏ端子試験システムの一例を示す。
いたＩ／Ｏ端子試験システムの一例を示す。
【００２７】図３において、Ｉ／Ｏ端子試験システムは
測定ボード３０とテスタ４０より構成されている。測定
ボード３０は図１に示した測定ボードと同様の構成で、
その中央にＤＵＴ３１が搭載されている。このＤＵＴ３
１のＩ／Ｏ端子には、光駆動スイッチ３２を介して出力
信号ライン３４が、光駆動スイッチ３３を介して入力信
号ライン３５がそれぞれ接続されている。
測定ボード３０とテスタ４０より構成されている。測定
ボード３０は図１に示した測定ボードと同様の構成で、
その中央にＤＵＴ３１が搭載されている。このＤＵＴ３
１のＩ／Ｏ端子には、光駆動スイッチ３２を介して出力
信号ライン３４が、光駆動スイッチ３３を介して入力信
号ライン３５がそれぞれ接続されている。
【００２８】テスタ４０は、制御部４１と、光駆動スイ
ッチ３２，３３をそれぞれ駆動する光駆動スイッチ用ド
ライバ４２，４３と、書込み／読出し信号などの試験パ
ターンを発生する試験パターン発生器４４と、試験パタ
ーンに基づく入力信号を入力信号ライン３５に送出する
ドライバ４５と、ＤＵＴ３１からの試験パターンに基づ
く出力信号が出力信号ライン３４を介して入力されるコ
ンパレータ４６と、から構成されている。
ッチ３２，３３をそれぞれ駆動する光駆動スイッチ用ド
ライバ４２，４３と、書込み／読出し信号などの試験パ
ターンを発生する試験パターン発生器４４と、試験パタ
ーンに基づく入力信号を入力信号ライン３５に送出する
ドライバ４５と、ＤＵＴ３１からの試験パターンに基づ
く出力信号が出力信号ライン３４を介して入力されるコ
ンパレータ４６と、から構成されている。
【００２９】以下、上述のＩ／Ｏ端子試験システムの動
作について説明する。ここでは、ＤＵＴ３１のＩ／Ｏ端
子試験として、例えば内部に構成されたメモリ集積回路
に関する動作試験を行う場合について説明する。
作について説明する。ここでは、ＤＵＴ３１のＩ／Ｏ端
子試験として、例えば内部に構成されたメモリ集積回路
に関する動作試験を行う場合について説明する。
【００３０】テスタ４０内の試験パターン発生器４４に
おいて書込み／読出し信号などの所定の試験パターンを
発生し、ドライバ４５から該試験パターンに基づいた入
力信号がＤＵＴ３１へ入力される。このとき、制御部４
１は光駆動スイッチ３３をＯＮ（レーザダイオードを駆
動）状態、光駆動スイッチ３２をＯＦＦ状態となるよう
に、光駆動スイッチ用ドライバ４２，４３を制御する。
おいて書込み／読出し信号などの所定の試験パターンを
発生し、ドライバ４５から該試験パターンに基づいた入
力信号がＤＵＴ３１へ入力される。このとき、制御部４
１は光駆動スイッチ３３をＯＮ（レーザダイオードを駆
動）状態、光駆動スイッチ３２をＯＦＦ状態となるよう
に、光駆動スイッチ用ドライバ４２，４３を制御する。
【００３１】試験パターンに基づく入力信号がドライバ
４５から入力信号ライン３５を介してＤＵＴ３１に入力
されると、ＤＵＴ３１ではその入力信号に基づいて規定
の動作が行われ、その結果が出力信号として出力信号ラ
イン３４に送出される。このとき、制御部４１は光駆動
スイッチ３３をＯＦＦ状態、光駆動スイッチ３２をＯＮ
（レーザダイオードを駆動）状態となるように、光駆動
スイッチ用ドライバ４２，４３を制御する。これによ
り、ＤＵＴ３１から送出された出力信号は、出力信号ラ
イン３４を介してテスタ４０内のコンパレータ４６に入
力される。
４５から入力信号ライン３５を介してＤＵＴ３１に入力
されると、ＤＵＴ３１ではその入力信号に基づいて規定
の動作が行われ、その結果が出力信号として出力信号ラ
イン３４に送出される。このとき、制御部４１は光駆動
スイッチ３３をＯＦＦ状態、光駆動スイッチ３２をＯＮ
（レーザダイオードを駆動）状態となるように、光駆動
スイッチ用ドライバ４２，４３を制御する。これによ
り、ＤＵＴ３１から送出された出力信号は、出力信号ラ
イン３４を介してテスタ４０内のコンパレータ４６に入
力される。
【００３２】コンパレータ４６では、入力された信号と
期待値との比較が行われ、その比較結果を基にＤＵＴ３
１のＩ／Ｏ端子の動作検証が行われる。
期待値との比較が行われ、その比較結果を基にＤＵＴ３
１のＩ／Ｏ端子の動作検証が行われる。
【００３３】なお、上述したＩ／Ｏ端子試験システムお
よび測定ボードの構成は、図示した構成に限定されるも
のではなく、ＤＵＴの種類、測定条件などによって異な
る。例えば、図３においては、光駆動スイッチは入力信
号ラインと出力信号ラインにおけるインピーダンスの整
合をとるため、光駆動スイッチがそれぞれのラインに設
けられているが、終端抵抗を用いることができるＤＵＴ
の試験の場合には、光駆動スイッチを入力信号ライン側
にのみ設け、出力信号ラインを抵抗終端した構成として
もよい。また、図２に示した測定ボードはディスク状の
ものであったが、他の形状のものとしてもよい。
よび測定ボードの構成は、図示した構成に限定されるも
のではなく、ＤＵＴの種類、測定条件などによって異な
る。例えば、図３においては、光駆動スイッチは入力信
号ラインと出力信号ラインにおけるインピーダンスの整
合をとるため、光駆動スイッチがそれぞれのラインに設
けられているが、終端抵抗を用いることができるＤＵＴ
の試験の場合には、光駆動スイッチを入力信号ライン側
にのみ設け、出力信号ラインを抵抗終端した構成として
もよい。また、図２に示した測定ボードはディスク状の
ものであったが、他の形状のものとしてもよい。
【００３４】
【発明の効果】以上説明したように本発明によれば、入
力信号と出力信号との衝突が生じることはないので、正
確な試験結果を得ることができるという効果がある。さ
らには、遅延（Round trip Delay）を小さくできたこと
により、入出力信号を従来よりも高速にすることがで
き、Ｉ／Ｏ端子試験時間の短縮を図ることができるとい
う効果がある。
力信号と出力信号との衝突が生じることはないので、正
確な試験結果を得ることができるという効果がある。さ
らには、遅延（Round trip Delay）を小さくできたこと
により、入出力信号を従来よりも高速にすることがで
き、Ｉ／Ｏ端子試験時間の短縮を図ることができるとい
う効果がある。
【００３５】また、ＦＥＴスイッチのようにリーク電流
が生じることはないので、直流電流測定の測定精度が向
上するという効果がある。
が生じることはないので、直流電流測定の測定精度が向
上するという効果がある。
【００３６】さらに、スイッチに機械的駆動部分がない
ことから、スイッチ故障による試験中断も起こらないと
いう効果がある。
ことから、スイッチ故障による試験中断も起こらないと
いう効果がある。
【図１】本発明の一実施例の測定ボードの構成図であ
る。
る。
【図２】図１に示す測定ボードに組み込まれた光駆動ス
イッチの構成図である。
イッチの構成図である。
【図３】図１に示した測定ボードを用いたＩ／Ｏ端子試
験システムの一例を示すブロック図である。
験システムの一例を示すブロック図である。
【図４】従来のＩ／Ｏ端子試験システムのＩ／Ｏ端子入
出力部の構成を示す図である。
出力部の構成を示す図である。
【図５】ＣＭＯＳデバイスの試験測定が可能なＩ／Ｏ端
子試験システムのＩ／Ｏ端子入出力部の構成を示す図で
ある。
子試験システムのＩ／Ｏ端子入出力部の構成を示す図で
ある。
１ 半絶縁性半導体基板 ２，３ 電極 ４ 半導体レーザダイオード １０，３０ 測定ボード １１，３１ ＤＵＴ １２，１２ａ，１２ｂ，１４ 端子 １３，１３ａ，１３ｂ 配線 ２１，２２，３２，３３ 光駆動スイッチ ３４ 出力信号ライン ３５ 入力信号ライン ４０ テスタ ４１ 制御部 ４２，４３ 光駆動スイッチ用ドライバ ４４ 試験パターン発生器 ４５ ドライバ ４６ コンパレータ
Claims (4)
- 【請求項１】 被測定デバイスが搭載され、該被測定デ
バイスのＩ／Ｏ端子について試験が行われる測定ボード
において、 ボード上の前記Ｉ／Ｏ端子の近傍に、半絶縁性半導体基
板上に所定幅の電極ギャップを有する電極を形成してな
る光導電スイッチとその電極ギャップを照射するよう設
けられた半導体レーザとから構成される光駆動スイッチ
を設け、該光駆動スイッチにより前記Ｉ／Ｏ端子の入出
力の切替えを行うよう構成したことを特徴とする測定ボ
ード。 - 【請求項２】 請求項１に記載の測定ボードにおいて、 前記半絶縁性半導体基板が、III−Ｖ族化合物半導体基
板または光導電性半導体基板であることを特徴とする測
定ボード。 - 【請求項３】 請求項１に記載の測定ボードにおいて、 前記光駆動スイッチが、ボード上のＩ／Ｏ端子の入力信
号ラインおよび出力信号ラインにそれぞれ設けられてい
ることを特徴とする測定ボード。 - 【請求項４】 請求項１乃至請求項３のいずれかに記載
の測定ボードと、該測定ボードの光駆動スイッチによる
Ｉ／Ｏ端子の入出力の切替えを制御し、被測定デバイス
について所定のＩ／Ｏ端子試験を行うテスタと、を有す
ることを特徴とするＩ／Ｏ端子試験システム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8088212A JPH09281182A (ja) | 1996-04-10 | 1996-04-10 | 測定ボードおよびその測定ボードを用いたｉ／ｏ端子試験システム |
| US08/838,429 US5821529A (en) | 1996-04-10 | 1997-04-07 | Measuring board having an optically driven switch and I/O terminal testing system using the same |
| DE19714941A DE19714941A1 (de) | 1996-04-10 | 1997-04-10 | Meßkarte und Ein/Ausgang-Anschlußtestsystem unter Verwendung derselben |
| KR1019970013229A KR100248934B1 (ko) | 1996-04-10 | 1997-04-10 | 측정보드 및 그 측정보드를 사용한 i/o단자 시험시스템 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8088212A JPH09281182A (ja) | 1996-04-10 | 1996-04-10 | 測定ボードおよびその測定ボードを用いたｉ／ｏ端子試験システム |
| US08/838,429 US5821529A (en) | 1996-04-10 | 1997-04-07 | Measuring board having an optically driven switch and I/O terminal testing system using the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09281182A true JPH09281182A (ja) | 1997-10-31 |
Family
ID=26429634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8088212A Withdrawn JPH09281182A (ja) | 1996-04-10 | 1996-04-10 | 測定ボードおよびその測定ボードを用いたｉ／ｏ端子試験システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5821529A (ja) |
| JP (1) | JPH09281182A (ja) |
| DE (1) | DE19714941A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3403739B2 (ja) * | 1998-02-05 | 2003-05-06 | 株式会社アドバンテスト | 光駆動型ドライバ、光出力型電圧センサを利用したｉｃ試験装置 |
| US6331783B1 (en) | 1999-10-19 | 2001-12-18 | Teradyne, Inc. | Circuit and method for improved test and calibration in automated test equipment |
| JP4291494B2 (ja) * | 2000-04-04 | 2009-07-08 | 株式会社アドバンテスト | Ｉｃ試験装置のタイミング校正装置 |
| JP2001318128A (ja) * | 2000-05-08 | 2001-11-16 | Nec Microsystems Ltd | 自己テスト機能を備える半導体装置および当該半導体装置のテスト方法 |
| CN100390558C (zh) * | 2001-07-17 | 2008-05-28 | 爱德万测试株式会社 | 输入输出电路及测试装置 |
| US6765396B2 (en) * | 2002-04-04 | 2004-07-20 | Freescale Semiconductor, Inc. | Method, apparatus and software for testing a device including both electrical and optical portions |
| JP2012013446A (ja) * | 2010-06-29 | 2012-01-19 | Advantest Corp | ピンエレクトロニクス回路およびそれを用いた試験装置 |
| US9236958B2 (en) * | 2012-08-10 | 2016-01-12 | Skorpios Technologies, Inc. | Method and system for performing testing of photonic devices |
| US9244118B2 (en) * | 2012-12-30 | 2016-01-26 | Global Unichip Corp. | Testing system with an isolated switching module |
| CN113702716A (zh) * | 2021-10-28 | 2021-11-26 | 西安热工研究院有限公司 | 一种多通道冗余频率计数板卡结构 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4827437A (en) * | 1986-09-22 | 1989-05-02 | Vhl Associates, Inc. | Auto calibration circuit for VLSI tester |
-
1996
- 1996-04-10 JP JP8088212A patent/JPH09281182A/ja not_active Withdrawn
-
1997
- 1997-04-07 US US08/838,429 patent/US5821529A/en not_active Expired - Fee Related
- 1997-04-10 DE DE19714941A patent/DE19714941A1/de not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| US5821529A (en) | 1998-10-13 |
| DE19714941A1 (de) | 1997-11-13 |
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|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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