JP2000098004A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2000098004A JP2000098004A JP10287292A JP28729298A JP2000098004A JP 2000098004 A JP2000098004 A JP 2000098004A JP 10287292 A JP10287292 A JP 10287292A JP 28729298 A JP28729298 A JP 28729298A JP 2000098004 A JP2000098004 A JP 2000098004A
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- power supply
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Abstract
(57)【要約】
【課題】 ＬＳＩの複数の外部回路接続用端子における
接続部分の検査を、電気的に簡易に実施するための異常
検出手段を備えた半導体集積回路装置を提供することで
ある。 【解決手段】 制御信号入力端子１ｉから制御信号を制
御回路に与えて、検査モード“Ｈ”の場合は、“Ｈ”レ
ベル及び“Ｌ”レベルの検査電圧をプルアップ抵抗１ｄ
及びプルダウン抵抗１ｅに夫々印加してオン及びオフに
する。検査モード“Ｌ”の場合は、“Ｌ”レベル及び
“Ｈ”レベルの検査電圧をプルアップ抵抗１ｄ及びプル
ダウン抵抗１ｅに夫々印加してオフ及びオンにする。そ
してスイッチＳＷはまずＨｉレベルの検査用外部電源電
圧に接続してからＬｏｗレベルに切り換えることによ
り、出力端子１ｊより検査結果出力電圧を得る。この電
圧より容易に正常、異常を判定できる。
接続部分の検査を、電気的に簡易に実施するための異常
検出手段を備えた半導体集積回路装置を提供することで
ある。 【解決手段】 制御信号入力端子１ｉから制御信号を制
御回路に与えて、検査モード“Ｈ”の場合は、“Ｈ”レ
ベル及び“Ｌ”レベルの検査電圧をプルアップ抵抗１ｄ
及びプルダウン抵抗１ｅに夫々印加してオン及びオフに
する。検査モード“Ｌ”の場合は、“Ｌ”レベル及び
“Ｈ”レベルの検査電圧をプルアップ抵抗１ｄ及びプル
ダウン抵抗１ｅに夫々印加してオフ及びオンにする。そ
してスイッチＳＷはまずＨｉレベルの検査用外部電源電
圧に接続してからＬｏｗレベルに切り換えることによ
り、出力端子１ｊより検査結果出力電圧を得る。この電
圧より容易に正常、異常を判定できる。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置におけ
るＬＣＤドライバ等のＬＳＩにおいて、その外部回路接
続用端子と外部回路の接続端子との接続部分の接触不良
の有無を検出する異常検出手段を備えた半導体集積回路
装置に関する。
るＬＣＤドライバ等のＬＳＩにおいて、その外部回路接
続用端子と外部回路の接続端子との接続部分の接触不良
の有無を検出する異常検出手段を備えた半導体集積回路
装置に関する。
【０００２】
【従来の技術】ＬＳＩの複数の外部回路接続用端子と外
部回路の接続端子との接続部分が異常か正常か（接触不
良の有無）を検出する方法として、従来は、図４に示す
方法が提案されていた。図４において、１はＬＣＤドラ
イバ等のＬＳＩ、１ａはその内部回路、１ｂは静電気保
護用の保護ダイオード、１ｃは外部回路接続用端子、２
は外部回路基板で、２ａは検査用直流電源、２ｂは電流
計、２ｃはプローブ端子、２ｅはＬＳＩ１との接続端子
である。そして、Ｒは外部回路接続用端子１ｃとＬＳＩ
との接続端子２ｅとの間の接続抵抗である。検査用直流
電源２ａの電圧を保護ダイオード１ｂに対して順方向と
なる電圧として、プローブ端子２ｃをＬＳＩ１の外部回
路接続用端子２ｅに接触させ、電流ｉを測定する。この
とき接続抵抗Ｒが接続不良によって大きくなっている場
合、接続が正常で接続抵抗が小さい場合と比べて電流ｉ
は小さくなる。この電流ｉの大きさを検出することによ
って接続部分が正常か異常かを検出する。
部回路の接続端子との接続部分が異常か正常か（接触不
良の有無）を検出する方法として、従来は、図４に示す
方法が提案されていた。図４において、１はＬＣＤドラ
イバ等のＬＳＩ、１ａはその内部回路、１ｂは静電気保
護用の保護ダイオード、１ｃは外部回路接続用端子、２
は外部回路基板で、２ａは検査用直流電源、２ｂは電流
計、２ｃはプローブ端子、２ｅはＬＳＩ１との接続端子
である。そして、Ｒは外部回路接続用端子１ｃとＬＳＩ
との接続端子２ｅとの間の接続抵抗である。検査用直流
電源２ａの電圧を保護ダイオード１ｂに対して順方向と
なる電圧として、プローブ端子２ｃをＬＳＩ１の外部回
路接続用端子２ｅに接触させ、電流ｉを測定する。この
とき接続抵抗Ｒが接続不良によって大きくなっている場
合、接続が正常で接続抵抗が小さい場合と比べて電流ｉ
は小さくなる。この電流ｉの大きさを検出することによ
って接続部分が正常か異常かを検出する。
【０００３】
【発明が解決しようとする課題】しかしこのような検査
方法は実用性に欠けている。なぜならば、プローブ端子
２ｃを外部回路の微細な接続端子に接触させることは現
実には困難である。また、電流ｉを測定しようとした場
合、外部回路に何らかの別の回路が繋がっているときに
は外部回路への導通路を一旦切断して電流計を挿入する
ことが必要となり、実際には困難である。従って、現実
的には接続端子部分の良否を外観上から目視で検査して
確認するしか方法がなく、多くの時間がかかる上、検査
精度もよくなかった。
方法は実用性に欠けている。なぜならば、プローブ端子
２ｃを外部回路の微細な接続端子に接触させることは現
実には困難である。また、電流ｉを測定しようとした場
合、外部回路に何らかの別の回路が繋がっているときに
は外部回路への導通路を一旦切断して電流計を挿入する
ことが必要となり、実際には困難である。従って、現実
的には接続端子部分の良否を外観上から目視で検査して
確認するしか方法がなく、多くの時間がかかる上、検査
精度もよくなかった。
【０００４】本発明の目的はＬＳＩの外部回路接続用端
子と外部回路の接続端子との接続部分の検査を電気的に
簡易かつ正確に実施できる異常検出手段を備えた半導体
集積回路装置を提供することである。
子と外部回路の接続端子との接続部分の検査を電気的に
簡易かつ正確に実施できる異常検出手段を備えた半導体
集積回路装置を提供することである。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体集積回路装置は、ＬＳＩの外部回路
接続用端子とＬＳＩの内部回路との間に、上記外部回路
接続用端子と外部回路の接続端子との間の接続抵抗の異
常検出手段を設け、該異常検出手段は外部回路と上記外
部回路接続用端子とを接続した時の上記接続抵抗値が所
定値以上の場合に、上記外部回路接続用端子から供給さ
れる外部電源電圧と異なる検査結果電圧を出力するよう
に構成されていることを要旨とする。
め、本発明の半導体集積回路装置は、ＬＳＩの外部回路
接続用端子とＬＳＩの内部回路との間に、上記外部回路
接続用端子と外部回路の接続端子との間の接続抵抗の異
常検出手段を設け、該異常検出手段は外部回路と上記外
部回路接続用端子とを接続した時の上記接続抵抗値が所
定値以上の場合に、上記外部回路接続用端子から供給さ
れる外部電源電圧と異なる検査結果電圧を出力するよう
に構成されていることを要旨とする。
【０００６】上述した本発明の装置は、更に下記のよう
に構成してもよい。 （１）前記異常検出手段は、前記外部回路接続用端子に
接続された電気的に断続させることが可能なプルアップ
抵抗及び又はプルダウン抵抗と、該プルアップ抵抗及び
又はプルダウン抵抗を電気的に接続させる制御回路とを
備えている。 （２）前記プルアップ抵抗及びプルダウン抵抗がＮチャ
ンネルトランジスタである。 （３）前記プルアップ抵抗及びプルダウン抵抗がＰチャ
ンネルトランジスタである。 （４）前記ＬＳＩの内部回路がＭＯＳトランジスタで構
成されている場合に、前記プルアップ抵抗及びプルダウ
ン抵抗がＭＯＳトランジスタである。 （５）前記ＬＳＩの内部回路がバイポーラトランジスタ
で構成されている場合に、前記プルアップ抵抗及びプル
ダウン抵抗がバイポーラトランジスタである。 （６）前記プルアップ抵抗及びプルダウン抵抗がアナロ
グスイッチである。 （７）前記ＬＳＩの複数の外部回路接続用端子に対し、
前記外部電源電圧を同時又は各端子別に供給するように
構成する。 （８）前記ＬＳＩの複数の外部回路接続用端子に対し、
前記検査結果電圧をスキャンして出力するためのスキャ
ン回路を備えている。 （９）前記ＬＳＩの複数の外部回路接続用端子に対し、
前記検査結果電圧をラッチして出力するためのラッチ回
路を備えている。 （１０）前記外部電源電圧として前記ＬＳＩの電源電圧
以下で電源電圧近傍の電圧（Ｈｉレベル電圧）と前記Ｈ
ｉレベル電圧より低く前記ＬＳＩの接地電圧近傍の電圧
（Ｌｏｗレベル電圧）とが用意され、Ｈｉレベル電圧と
Ｌｏｗレベル電圧を切り換えて前記外部回路接続用端子
に供給するように構成する。 （１１）前記外部電源電圧として前記ＬＳＩの電源電圧
以下で電源電圧近傍の電圧（Ｈｉレベル電圧）と前記Ｈ
ｉレベル電圧より低く前記ＬＳＩの接地電圧近傍の電圧
（Ｌｏｗレベル電圧）とが用意され、Ｈｉレベル電圧又
はＬｏｗレベル電圧を前記外部回路接続用端子に供給す
るように構成する。
に構成してもよい。 （１）前記異常検出手段は、前記外部回路接続用端子に
接続された電気的に断続させることが可能なプルアップ
抵抗及び又はプルダウン抵抗と、該プルアップ抵抗及び
又はプルダウン抵抗を電気的に接続させる制御回路とを
備えている。 （２）前記プルアップ抵抗及びプルダウン抵抗がＮチャ
ンネルトランジスタである。 （３）前記プルアップ抵抗及びプルダウン抵抗がＰチャ
ンネルトランジスタである。 （４）前記ＬＳＩの内部回路がＭＯＳトランジスタで構
成されている場合に、前記プルアップ抵抗及びプルダウ
ン抵抗がＭＯＳトランジスタである。 （５）前記ＬＳＩの内部回路がバイポーラトランジスタ
で構成されている場合に、前記プルアップ抵抗及びプル
ダウン抵抗がバイポーラトランジスタである。 （６）前記プルアップ抵抗及びプルダウン抵抗がアナロ
グスイッチである。 （７）前記ＬＳＩの複数の外部回路接続用端子に対し、
前記外部電源電圧を同時又は各端子別に供給するように
構成する。 （８）前記ＬＳＩの複数の外部回路接続用端子に対し、
前記検査結果電圧をスキャンして出力するためのスキャ
ン回路を備えている。 （９）前記ＬＳＩの複数の外部回路接続用端子に対し、
前記検査結果電圧をラッチして出力するためのラッチ回
路を備えている。 （１０）前記外部電源電圧として前記ＬＳＩの電源電圧
以下で電源電圧近傍の電圧（Ｈｉレベル電圧）と前記Ｈ
ｉレベル電圧より低く前記ＬＳＩの接地電圧近傍の電圧
（Ｌｏｗレベル電圧）とが用意され、Ｈｉレベル電圧と
Ｌｏｗレベル電圧を切り換えて前記外部回路接続用端子
に供給するように構成する。 （１１）前記外部電源電圧として前記ＬＳＩの電源電圧
以下で電源電圧近傍の電圧（Ｈｉレベル電圧）と前記Ｈ
ｉレベル電圧より低く前記ＬＳＩの接地電圧近傍の電圧
（Ｌｏｗレベル電圧）とが用意され、Ｈｉレベル電圧又
はＬｏｗレベル電圧を前記外部回路接続用端子に供給す
るように構成する。
【０００７】
【発明の実施の形態】図１（ａ），（ｂ）は本発明の半
導体集積回路装置の第１の実施形態を示す。同図におい
て、１はＬＳＩ、１ａはその内部回路、１ｃは外部回路
接続用端子、Ｒはその接続部分の抵抗、１ｄはトランジ
スタによる電気的に断続（オン・オフ）制御可能なプル
アップ抵抗、１ｅはトランジスタによる電気的に断続
（オン・オフ）制御可能なプルダウン抵抗、１ｆ及び１
ｇはバッファアンプ、１ｈは制御回路、１ｉは制御信号
入力端子、１ｊは検査結果出力電圧出力端子である。２
は検査する外部回路基板で、２ｄはＨｉ及びＬｏｗの電
位の検査用外部電源接続端子、ＳＷはスイッチである。
そしてＲは１ｃのＬＳＩ外部回路接続用端子と２ｅの接
続端子との間の接続抵抗である。
導体集積回路装置の第１の実施形態を示す。同図におい
て、１はＬＳＩ、１ａはその内部回路、１ｃは外部回路
接続用端子、Ｒはその接続部分の抵抗、１ｄはトランジ
スタによる電気的に断続（オン・オフ）制御可能なプル
アップ抵抗、１ｅはトランジスタによる電気的に断続
（オン・オフ）制御可能なプルダウン抵抗、１ｆ及び１
ｇはバッファアンプ、１ｈは制御回路、１ｉは制御信号
入力端子、１ｊは検査結果出力電圧出力端子である。２
は検査する外部回路基板で、２ｄはＨｉ及びＬｏｗの電
位の検査用外部電源接続端子、ＳＷはスイッチである。
そしてＲは１ｃのＬＳＩ外部回路接続用端子と２ｅの接
続端子との間の接続抵抗である。
【０００８】上述した構成の本発明の半導体集積回路装
置による検査方法は下記のように実施される。 （ｉ）検査モード“Ｈ”（“Ｈ”テスト） 図１（ａ）に示すように、制御信号入力端子１ｉから制
御信号を制御回路１ｈに与えて、プルアップ抵抗用トラ
ンジスタ１ｄをオンに、プルダウン抵抗用トランジスタ
１ｅをオフにする電圧を供給し、外部回路接続用端子１
ｃにプルアップ抵抗１ｄが接続された状態にする、と共
にスイッチＳＷをまずＨｉレベルの検査用外部電源電圧
に接続し、次にＬｏｗレベルの検査用外部電源電圧に接
続する。これにより出力端子１ｊより検査結果出力電圧
を得る。
置による検査方法は下記のように実施される。 （ｉ）検査モード“Ｈ”（“Ｈ”テスト） 図１（ａ）に示すように、制御信号入力端子１ｉから制
御信号を制御回路１ｈに与えて、プルアップ抵抗用トラ
ンジスタ１ｄをオンに、プルダウン抵抗用トランジスタ
１ｅをオフにする電圧を供給し、外部回路接続用端子１
ｃにプルアップ抵抗１ｄが接続された状態にする、と共
にスイッチＳＷをまずＨｉレベルの検査用外部電源電圧
に接続し、次にＬｏｗレベルの検査用外部電源電圧に接
続する。これにより出力端子１ｊより検査結果出力電圧
を得る。
【０００９】外部回路接続用端子１ｃにおける接続部分
が正常で抵抗Ｒが小さい場合、上記検査結果出力電圧
は、検査用外部電源電圧がＨｉレベルであると、“Ｈ
ｉ”レベルとなり、Ｌｏｗレベルであると、“Ｌｏｗ”
レベルとなる。すなわち検査用外部電源電圧レベルと検
査結果出力電圧レベルは同じとなる。
が正常で抵抗Ｒが小さい場合、上記検査結果出力電圧
は、検査用外部電源電圧がＨｉレベルであると、“Ｈ
ｉ”レベルとなり、Ｌｏｗレベルであると、“Ｌｏｗ”
レベルとなる。すなわち検査用外部電源電圧レベルと検
査結果出力電圧レベルは同じとなる。
【００１０】しかし、外部回路接続用端子１ｃにおける
接続部分が異常（接触不良）で抵抗Ｒが大きい場合は、
上記検査結果出力電圧は、検査用外部電源電圧がＨｉレ
ベルであると、“Ｈｉ”レベルとなるが、Ｌｏｗレベル
であっても、“Ｌｏｗ”レベルにならずに“Ｈｉ”レベ
ルとなる。すなわち検査用外部電源電圧レベルと検査結
果出力電圧レベルが異なることになる。 （ｉｉ）検査モード“Ｌ”（“Ｌ”テスト） 図１（ｂ）に示すように、制御信号入力端子１ｉから制
御信号を制御回路１ｈに与えて、図１（ａ）と逆にプル
アップ抵抗用トランジスタ１ｄをオフに、プルダウン抵
抗用トランジスタ１ｅをオンにする電圧を供給し、外部
回路接続用端子１ｃにプルダウン抵抗１ｅが接続された
状態にすると共にスイッチＳＷをまずＨｉレベルの検査
用外部電源電圧に接続し、次にＬｏｗレベルの検査用外
部電源電圧に接続する。これにより出力端子１ｊより検
査結果出力電圧を得る。
接続部分が異常（接触不良）で抵抗Ｒが大きい場合は、
上記検査結果出力電圧は、検査用外部電源電圧がＨｉレ
ベルであると、“Ｈｉ”レベルとなるが、Ｌｏｗレベル
であっても、“Ｌｏｗ”レベルにならずに“Ｈｉ”レベ
ルとなる。すなわち検査用外部電源電圧レベルと検査結
果出力電圧レベルが異なることになる。 （ｉｉ）検査モード“Ｌ”（“Ｌ”テスト） 図１（ｂ）に示すように、制御信号入力端子１ｉから制
御信号を制御回路１ｈに与えて、図１（ａ）と逆にプル
アップ抵抗用トランジスタ１ｄをオフに、プルダウン抵
抗用トランジスタ１ｅをオンにする電圧を供給し、外部
回路接続用端子１ｃにプルダウン抵抗１ｅが接続された
状態にすると共にスイッチＳＷをまずＨｉレベルの検査
用外部電源電圧に接続し、次にＬｏｗレベルの検査用外
部電源電圧に接続する。これにより出力端子１ｊより検
査結果出力電圧を得る。
【００１１】外部回路接続用端子１ｃにおける接続部分
が正常で抵抗Ｒが小さい場合、上記検査結果出力電圧
は、検査用外部電源電圧がＨｉレベルであると、“Ｈ
ｉ”レベルとなり、Ｌｏｗレベルであると、“Ｌｏｗ”
レベルとなる。すなわち検査用外部電源電圧レベルと検
査結果出力電圧レベルは同じとなる。
が正常で抵抗Ｒが小さい場合、上記検査結果出力電圧
は、検査用外部電源電圧がＨｉレベルであると、“Ｈ
ｉ”レベルとなり、Ｌｏｗレベルであると、“Ｌｏｗ”
レベルとなる。すなわち検査用外部電源電圧レベルと検
査結果出力電圧レベルは同じとなる。
【００１２】しかし、外部回路接続用端子１ｃにおける
接続部分が異常（接触不良）で抵抗Ｒが大きい場合は、
上記検査結果出力電圧は、検査用外部電源電圧がＬｏｗ
レベルであると、“Ｌｏｗ”レベルとなるが、Ｈｉレベ
ルであっても、“Ｈｉ”レベルにならずに“Ｌｏｗ”レ
ベルとなる。すなわち検査用外部電源電圧レベルと検査
結果出力電圧レベルが異なることになる。上述した検査
は各端子毎に行われる。
接続部分が異常（接触不良）で抵抗Ｒが大きい場合は、
上記検査結果出力電圧は、検査用外部電源電圧がＬｏｗ
レベルであると、“Ｌｏｗ”レベルとなるが、Ｈｉレベ
ルであっても、“Ｈｉ”レベルにならずに“Ｌｏｗ”レ
ベルとなる。すなわち検査用外部電源電圧レベルと検査
結果出力電圧レベルが異なることになる。上述した検査
は各端子毎に行われる。
【００１３】図２（ａ），（ｂ）は本発明の第２の実施
形態を示す。同図において、１はＬＳＩ、１ａはその内
部回路、１ｃは外部回路接続用端子、Ｒはその接続部分
の抵抗、１ｄはトランジスタによる電気的に断続（オン
・オフ）制御可能なプルアップ抵抗、１ｅはトランジス
タによる電気的に断続（オン・オフ）制御可能なプルダ
ウン抵抗、１ｆ及び１ｇはバッファアンプ、１ｈは制御
回路、１ｉは制御信号入力端子、１ｊは検査結果出力電
圧出力端子、１ｋはスキャン回路である。２は検査する
外部回路基板で、２ｄはＨｉ及びＬｏｗの電位の検査用
外部電源、２ｅはＬＳＩとの接続単子、ＳＷはスイッチ
である。そしてＲは１ｃのＬＳＩ外部回路接続用端子と
２ｅの接続端子との間の接続抵抗である。
形態を示す。同図において、１はＬＳＩ、１ａはその内
部回路、１ｃは外部回路接続用端子、Ｒはその接続部分
の抵抗、１ｄはトランジスタによる電気的に断続（オン
・オフ）制御可能なプルアップ抵抗、１ｅはトランジス
タによる電気的に断続（オン・オフ）制御可能なプルダ
ウン抵抗、１ｆ及び１ｇはバッファアンプ、１ｈは制御
回路、１ｉは制御信号入力端子、１ｊは検査結果出力電
圧出力端子、１ｋはスキャン回路である。２は検査する
外部回路基板で、２ｄはＨｉ及びＬｏｗの電位の検査用
外部電源、２ｅはＬＳＩとの接続単子、ＳＷはスイッチ
である。そしてＲは１ｃのＬＳＩ外部回路接続用端子と
２ｅの接続端子との間の接続抵抗である。
【００１４】上述した構成の本発明の半導体集積回路装
置による検査方法は下記のように実施される。 （ｉ）検査モード“Ｈ”（“Ｈ”テスト） 図２（ａ）に示すように、制御信号入力端子１ｉから制
御信号を制御回路１ｈに与えて、プルアップ抵抗用トラ
ンジスタ１ｄをオンに、プルダウン抵抗用トランジスタ
１ｅをオフにする電圧を供給し、外部回路接続用端子１
ｃにプルアップ抵抗１ｄが接続された状態にすると共に
スイッチＳＷをまずＨｉレベルの検査用外部電源電圧に
接続し、次にＬｏｗレベルの検査用外部電源電圧に接続
する。これにより出力端子１ｊより検査結果出力電圧を
得る。そしてスキャン回路１ｋによりスキャンして出力
端子１ｊから各端子の検査結果出力電圧を順次とり出
す。
置による検査方法は下記のように実施される。 （ｉ）検査モード“Ｈ”（“Ｈ”テスト） 図２（ａ）に示すように、制御信号入力端子１ｉから制
御信号を制御回路１ｈに与えて、プルアップ抵抗用トラ
ンジスタ１ｄをオンに、プルダウン抵抗用トランジスタ
１ｅをオフにする電圧を供給し、外部回路接続用端子１
ｃにプルアップ抵抗１ｄが接続された状態にすると共に
スイッチＳＷをまずＨｉレベルの検査用外部電源電圧に
接続し、次にＬｏｗレベルの検査用外部電源電圧に接続
する。これにより出力端子１ｊより検査結果出力電圧を
得る。そしてスキャン回路１ｋによりスキャンして出力
端子１ｊから各端子の検査結果出力電圧を順次とり出
す。
【００１５】外部回路接続用端子１ｃにおける接続部分
が正常での抵抗Ｒが小さい場合、上記検査結果出力電圧
は、検査用外部電源電圧がＨｉレベルであると、“Ｈ
ｉ”レベルとなり、Ｌｏｗレベルであると、“Ｌｏｗ”
レベルとなる。すなわち検査用外部電源電圧レベルと検
査結果出力電圧レベルと同じとなる。
が正常での抵抗Ｒが小さい場合、上記検査結果出力電圧
は、検査用外部電源電圧がＨｉレベルであると、“Ｈ
ｉ”レベルとなり、Ｌｏｗレベルであると、“Ｌｏｗ”
レベルとなる。すなわち検査用外部電源電圧レベルと検
査結果出力電圧レベルと同じとなる。
【００１６】しかし、外部回路接続用端子１ｃにおける
接続部分Ｒが異常（接触不良）で抵抗Ｒが大きい場合
は、上記検査結果出力電圧は、検査用外部電源電圧がＨ
ｉレベルであると、“Ｈｉ”レベルとなるが、Ｌｏｗレ
ベルであっても、“Ｌｏｗ”レベルにならずに“Ｈｉ”
レベルとなる。すなわち検査用外部電源電圧レベルと検
査結果出力電圧レベルが異なることになる。 （ｉｉ）検査モード“Ｌ”（“Ｌ”テスト） 図２（ｂ）に示すように、制御信号入力端子１ｉから制
御信号を制御回路１ｈに与えて、図２（ａ）と逆にプル
アップ抵抗用トランジスタ１ｄをオフに、プルダウン抵
抗用トランジスタ１ｅをオンにする電圧を供給し、外部
回路接続用端子１ｃにプルダウン抵抗１ｅが接続された
状態にすると共にスイッチＳＷをまずＨｉレベルの検査
用外部電源電圧に接続し、次にＬｏｗレベルの検査用外
部電源電圧に接続する。これにより出力端子１ｊより検
査結果出力電圧を得る。そしてスキャン回路１ｋにより
スキャンして出力端子１ｊから各端子の検査結果出力電
圧を順次とり出す。
接続部分Ｒが異常（接触不良）で抵抗Ｒが大きい場合
は、上記検査結果出力電圧は、検査用外部電源電圧がＨ
ｉレベルであると、“Ｈｉ”レベルとなるが、Ｌｏｗレ
ベルであっても、“Ｌｏｗ”レベルにならずに“Ｈｉ”
レベルとなる。すなわち検査用外部電源電圧レベルと検
査結果出力電圧レベルが異なることになる。 （ｉｉ）検査モード“Ｌ”（“Ｌ”テスト） 図２（ｂ）に示すように、制御信号入力端子１ｉから制
御信号を制御回路１ｈに与えて、図２（ａ）と逆にプル
アップ抵抗用トランジスタ１ｄをオフに、プルダウン抵
抗用トランジスタ１ｅをオンにする電圧を供給し、外部
回路接続用端子１ｃにプルダウン抵抗１ｅが接続された
状態にすると共にスイッチＳＷをまずＨｉレベルの検査
用外部電源電圧に接続し、次にＬｏｗレベルの検査用外
部電源電圧に接続する。これにより出力端子１ｊより検
査結果出力電圧を得る。そしてスキャン回路１ｋにより
スキャンして出力端子１ｊから各端子の検査結果出力電
圧を順次とり出す。
【００１７】外部回路接続用端子１ｃにおける接続部分
が正常で抵抗Ｒが小さい場合、上記検査結果出力電圧
は、検査用外部電源電圧がＨｉレベルであると、“Ｈ
ｉ”レベルとなり、Ｌｏｗレベルであると、“Ｌｏｗ”
レベルとなる。すなわち検査用外部電源電圧レベルと検
査結果出力電圧レベルは同じとなる。
が正常で抵抗Ｒが小さい場合、上記検査結果出力電圧
は、検査用外部電源電圧がＨｉレベルであると、“Ｈ
ｉ”レベルとなり、Ｌｏｗレベルであると、“Ｌｏｗ”
レベルとなる。すなわち検査用外部電源電圧レベルと検
査結果出力電圧レベルは同じとなる。
【００１８】しかし、外部回路接続用端子１ｃにおける
接続部分が異常（接触不良）で抵抗Ｒが大きい場合は、
上記検査結果出力電圧は、検査用外部電源電圧がＬｏｗ
レベルであると、“Ｌｏｗ”レベルとなるが、Ｈｉレベ
ルであっても、“Ｈｉ”レベルにならずに“Ｌｏｗ”レ
ベルとなる。すなわち検査用外部電源電圧レベルと検査
結果出力電圧レベルが異なることになる。
接続部分が異常（接触不良）で抵抗Ｒが大きい場合は、
上記検査結果出力電圧は、検査用外部電源電圧がＬｏｗ
レベルであると、“Ｌｏｗ”レベルとなるが、Ｈｉレベ
ルであっても、“Ｈｉ”レベルにならずに“Ｌｏｗ”レ
ベルとなる。すなわち検査用外部電源電圧レベルと検査
結果出力電圧レベルが異なることになる。
【００１９】図３（ａ），（ｂ）は本発明の第３の実施
形態を示す。同図において、１はＬＳＩ、１ａはその内
部回路、１ｃは外部回路接続用端子、Ｒはその接続部分
の抵抗、１ｄはトランジスタによる電気的に断続（オン
・オフ）制御可能なプルアップ抵抗、１ｅはトランジス
タによる電気的に断続（オン・オフ）制御可能なプルダ
ウン抵抗、１ｆ及び１ｇはバッファアンプ、１ｈは制御
回路、１ｉは制御信号入力端子、１ｊは検査結果出力電
圧出力端子、１ｌはラッチ回路である。２は検査する外
部回路基板で、２ｄはＨｉ及びＬｏｗの電位の検査用外
部電源、２ｅはＬＳＩとの接続端子、ＳＷはスイッチで
ある。そしてＲは１ｃのＬＳＩ外部回路接続用端子と２
ｅの接続端子との間の接続抵抗である。
形態を示す。同図において、１はＬＳＩ、１ａはその内
部回路、１ｃは外部回路接続用端子、Ｒはその接続部分
の抵抗、１ｄはトランジスタによる電気的に断続（オン
・オフ）制御可能なプルアップ抵抗、１ｅはトランジス
タによる電気的に断続（オン・オフ）制御可能なプルダ
ウン抵抗、１ｆ及び１ｇはバッファアンプ、１ｈは制御
回路、１ｉは制御信号入力端子、１ｊは検査結果出力電
圧出力端子、１ｌはラッチ回路である。２は検査する外
部回路基板で、２ｄはＨｉ及びＬｏｗの電位の検査用外
部電源、２ｅはＬＳＩとの接続端子、ＳＷはスイッチで
ある。そしてＲは１ｃのＬＳＩ外部回路接続用端子と２
ｅの接続端子との間の接続抵抗である。
【００２０】上述した構成の本発明の半導体集積回路装
置による検査方法は下記のように実施される。 （ｉ）検査モード“Ｈ”（“Ｈ”テスト） 図３（ａ）に示すように、制御信号入力端子１ｉから制
御信号を制御回路１ｈに与えて、プルアップ抵抗用トラ
ンジスタ１ｄをオンに、プルダウン抵抗用トランジスタ
１ｅをオフにする電圧を供給し、外部回路接続用端子１
ｃにプルアップ抵抗１ｄが接続された状態にすると共に
スイッチＳＷをまずＨｉレベルの検査用外部電源電圧に
接続し、次にＬｏｗレベルの検査用外部電源電圧に接続
する。これにより出力端子１ｊより検査結果出力電圧を
得て、ラッチ回路１ｌにラッチしてから出力端子１ｊよ
り順次とり出す。
置による検査方法は下記のように実施される。 （ｉ）検査モード“Ｈ”（“Ｈ”テスト） 図３（ａ）に示すように、制御信号入力端子１ｉから制
御信号を制御回路１ｈに与えて、プルアップ抵抗用トラ
ンジスタ１ｄをオンに、プルダウン抵抗用トランジスタ
１ｅをオフにする電圧を供給し、外部回路接続用端子１
ｃにプルアップ抵抗１ｄが接続された状態にすると共に
スイッチＳＷをまずＨｉレベルの検査用外部電源電圧に
接続し、次にＬｏｗレベルの検査用外部電源電圧に接続
する。これにより出力端子１ｊより検査結果出力電圧を
得て、ラッチ回路１ｌにラッチしてから出力端子１ｊよ
り順次とり出す。
【００２１】外部回路接続用端子１ｃにおける接続部分
が正常で抵抗Ｒが小さい場合、上記検査結果出力電圧
は、検査用外部電源電圧がＨｉレベルであると、“Ｈ
ｉ”レベルとなり、Ｌｏｗレベルであると、“Ｌｏｗ”
レベルとなる。すなわち検査用外部電源電圧レベルが異
なることになる。
が正常で抵抗Ｒが小さい場合、上記検査結果出力電圧
は、検査用外部電源電圧がＨｉレベルであると、“Ｈ
ｉ”レベルとなり、Ｌｏｗレベルであると、“Ｌｏｗ”
レベルとなる。すなわち検査用外部電源電圧レベルが異
なることになる。
【００２２】しかし、外部回路接続用端子１ｃにおける
接続部分Ｒが異常（接触不良）で抵抗が大きい場合は、
上記検査結果出力電圧は、検査用外部電源電圧がＨｉレ
ベルであると、“Ｈｉ”レベルとなるが、Ｌｏｗレベル
であっても、“Ｌｏｗ”レベルにならずに“Ｈｉ”レベ
ルとなる。すなわち検査用外部電源電圧レベルと検査結
果出力電圧レベルが異なることになる。 （ｉｉ）検査モード“Ｌ”（“Ｌ”テスト） 図３（ｂ）に示すように、制御信号入力端子１ｉから制
御信号を制御回路１ｈに与えて、図３（ａ）と逆にプル
アップ抵抗用トランジスタ１ｄをオフに、プルダウン抵
抗用トランジスタ１ｅをオンにする電圧を供給し、外部
回路接続用端子１ｃにプルダウン抵抗１ｅが接続された
状態にすると共にスイッチＳＷをまずＨｉレベルの検査
用外部電源電圧に接続し、次にＬｏｗレベルの検査用外
部電源電圧に接続する。これにより出力端子１ｊより検
査結果出力電圧を得て、ラッチ回路１ｌにラッチしてか
ら出力端子１ｊより順次とり出す。
接続部分Ｒが異常（接触不良）で抵抗が大きい場合は、
上記検査結果出力電圧は、検査用外部電源電圧がＨｉレ
ベルであると、“Ｈｉ”レベルとなるが、Ｌｏｗレベル
であっても、“Ｌｏｗ”レベルにならずに“Ｈｉ”レベ
ルとなる。すなわち検査用外部電源電圧レベルと検査結
果出力電圧レベルが異なることになる。 （ｉｉ）検査モード“Ｌ”（“Ｌ”テスト） 図３（ｂ）に示すように、制御信号入力端子１ｉから制
御信号を制御回路１ｈに与えて、図３（ａ）と逆にプル
アップ抵抗用トランジスタ１ｄをオフに、プルダウン抵
抗用トランジスタ１ｅをオンにする電圧を供給し、外部
回路接続用端子１ｃにプルダウン抵抗１ｅが接続された
状態にすると共にスイッチＳＷをまずＨｉレベルの検査
用外部電源電圧に接続し、次にＬｏｗレベルの検査用外
部電源電圧に接続する。これにより出力端子１ｊより検
査結果出力電圧を得て、ラッチ回路１ｌにラッチしてか
ら出力端子１ｊより順次とり出す。
【００２３】外部回路接続用端子１ｃにおける接続部分
が正常で抵抗Ｒが小さい場合、上記検査結果出力電圧
は、検査用外部電源電圧がＨｉレベルであると、“Ｈ
ｉ”レベルとなり、Ｌｏｗレベルであると、“Ｌｏｗ”
レベルとなる。すなわち検査用外部電源電圧レベルと検
査結果出力電圧レベルは同じとなる。
が正常で抵抗Ｒが小さい場合、上記検査結果出力電圧
は、検査用外部電源電圧がＨｉレベルであると、“Ｈ
ｉ”レベルとなり、Ｌｏｗレベルであると、“Ｌｏｗ”
レベルとなる。すなわち検査用外部電源電圧レベルと検
査結果出力電圧レベルは同じとなる。
【００２４】しかし、外部回路接続用端子１ｃにおける
接続部分が異常（接触不良）で抵抗Ｒが大きい場合は、
上記検査結果出力電圧は、検査用外部電源電圧がＬｏｗ
レベルであると、“Ｌｏｗ”レベルとなるが、Ｈｉレベ
ルであっても、“Ｈｉ”レベルにならずに“Ｌｏｗ”レ
ベルとなる。すなわち検査用外部電源電圧レベルと検査
結果出力電圧レベルが異なることになる。
接続部分が異常（接触不良）で抵抗Ｒが大きい場合は、
上記検査結果出力電圧は、検査用外部電源電圧がＬｏｗ
レベルであると、“Ｌｏｗ”レベルとなるが、Ｈｉレベ
ルであっても、“Ｈｉ”レベルにならずに“Ｌｏｗ”レ
ベルとなる。すなわち検査用外部電源電圧レベルと検査
結果出力電圧レベルが異なることになる。
【００２５】なお、上述した本発明の各実施形態におい
て、プルアップ抵抗及びプルダウン抵抗は、Ｎ又はＰチ
ャンネルトランジスタ、或いはトランジスタやダイオー
ド等で構成されたアナログスイッチでもよい。更にはＬ
ＳＩの内部回路がＭＯＳトランジスタ又はバイポーラト
ランジスタで構成されている場合には、プルアップ抵抗
及びプルダウン抵抗は夫々ＭＯＳトランジスタ又はバイ
ポーラトランジスタを用いる。
て、プルアップ抵抗及びプルダウン抵抗は、Ｎ又はＰチ
ャンネルトランジスタ、或いはトランジスタやダイオー
ド等で構成されたアナログスイッチでもよい。更にはＬ
ＳＩの内部回路がＭＯＳトランジスタ又はバイポーラト
ランジスタで構成されている場合には、プルアップ抵抗
及びプルダウン抵抗は夫々ＭＯＳトランジスタ又はバイ
ポーラトランジスタを用いる。
【００２６】また外部回路基板による外部回路接続用端
子に検査用電源電圧の設定は全端子同時又は各端子毎に
行ってもよい。
子に検査用電源電圧の設定は全端子同時又は各端子毎に
行ってもよい。
【００２７】更に前記各実施例では、プルアップ抵抗及
びプルダウン抵抗を用いてＨモードとＬモードの２種類
の検査を実施するとしたが、これは上記抵抗のいずれか
が異常である場合も考えられることを考慮して検査精度
を上げるためである。しかし検査を簡易化するのが許容
される場合は、プルアップ抵抗及びプルダウン抵抗のい
ずれか、またＨ又はＬモードのいずれかを実行するだけ
でよく、或いは、検査用電源電圧もＨｉ又はＬｏｗのい
ずれかを用いるだけでもよい。
びプルダウン抵抗を用いてＨモードとＬモードの２種類
の検査を実施するとしたが、これは上記抵抗のいずれか
が異常である場合も考えられることを考慮して検査精度
を上げるためである。しかし検査を簡易化するのが許容
される場合は、プルアップ抵抗及びプルダウン抵抗のい
ずれか、またＨ又はＬモードのいずれかを実行するだけ
でよく、或いは、検査用電源電圧もＨｉ又はＬｏｗのい
ずれかを用いるだけでもよい。
【００２８】
【発明の効果】以上説明したように本発明によれば、Ｌ
ＳＩの各外部回路接続用端子の接続部分の異常を電気的
に簡単かつ容易に、しかも正確に検査することができ、
そのための外観検査は不要となるので、検査工程の削減
等、実用上の効果は多大である。
ＳＩの各外部回路接続用端子の接続部分の異常を電気的
に簡単かつ容易に、しかも正確に検査することができ、
そのための外観検査は不要となるので、検査工程の削減
等、実用上の効果は多大である。
【図１】本発明の第１の実施形態を示す説明図である。
【図２】本発明の第２の実施形態を示す説明図である。
【図３】本発明の第３の実施形態を示す説明図である。
【図４】従来のＬＳＩの端子検査方法を示す説明図であ
る。
る。
１ ＬＳＩ １ａ 内部回路 １ｃ 外部回路接続用端子 Ｒ 接続部分の抵抗 １ｄ オン・オフ制御可能なプルアップ抵抗 １ｅ オン・オフ制御可能なプルダウン抵抗 １ｈ 制御回路 １ｋ スキャン回路 １ｌ ラッチ回路
Claims (9)
- 【請求項１】 ＬＳＩの外部回路接続用端子とＬＳＩの
内部回路との間に、上記外部回路接続用端子と外部回路
の接続端子との間の接続抵抗の異常検出手段を設け、該
異常検出手段は外部回路と上記外部回路接続用端子とを
接続した時の上記接続抵抗値が所定値以上の場合に、上
記外部回路接続用端子から供給される外部電源電圧と異
なる検査結果電圧を出力するように構成されていること
を特徴とする半導体集積回路装置。 - 【請求項２】 前記異常検出手段は、前記外部回路接続
用端子に接続された電気的に断続させることが可能なプ
ルアップ抵抗及び又はプルダウン抵抗と、該プルアップ
抵抗及び又はプルダウン抵抗を電気的に断続させる制御
回路と、を備えたことを特徴とする請求項１記載の半導
体集積回路装置。 - 【請求項３】 前記プルアップ抵抗及びプルダウン抵抗
がトランジスタにより構成されていることを特徴とする
請求項１又は２記載の半導体集積回路装置。 - 【請求項４】 前記プルアップ抵抗及びプルダウン抵抗
を構成するトランジスタが前記ＬＳＩの内部回路を構成
するトランジスタと同種類であることを特徴とする請求
項３記載の半導体集積回路装置。 - 【請求項５】 前記ＬＳＩの複数の外部回路接続用端子
に対し、前記外部電源電圧を同時又は各端子別に供給す
るように構成したことを特徴とする請求項１乃至４のい
ずれか１項記載の半導体集積回路装置。 - 【請求項６】 前記ＬＳＩの複数の外部回路接続用端子
に対し、前記検査結果電圧をスキャンして出力するため
のスキャン回路を備えたことを特徴とする請求項１乃至
５のいずれか１項記載の半導体集積回路装置。 - 【請求項７】 前記ＬＳＩの複数の外部回路接続用端子
に対し、前記検査結果電圧をラッチして出力するための
ラッチ回路を備えたことを特徴とする請求項１乃至５の
いずれか１項記載の半導体集積回路装置。 - 【請求項８】 前記外部電源電圧として前記ＬＳＩの電
源電圧以下で電源電圧近傍の電圧（Ｈｉレベル電圧）と
前記Ｈｉレベル電圧より低く前記ＬＳＩの接地電圧近傍
の電圧（Ｌｏｗレベル電圧）とが用意され、Ｈｉレベル
電圧とＬｏｗレベル電圧を切り換えて前記外部回路接続
用端子に供給するように構成したことを特徴とする請求
項１乃至７のいずれか１項記載の半導体集積回路装置。 - 【請求項９】 前記外部電源電圧として前記ＬＳＩの電
源電圧以下で電源電圧近傍の電圧（Ｈｉレベル電圧）又
はＨｉレベル電圧より低く前記ＬＳＩの接地電圧近傍の
電圧（Ｌｏｗレベル電圧）とが用意され、Ｈｉレベル電
圧又はＬｏｗレベル電圧を前記外部回路接続用端子に供
給するように構成したことを特徴とする請求項１乃至７
のいずれか１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10287292A JP2000098004A (ja) | 1998-09-24 | 1998-09-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10287292A JP2000098004A (ja) | 1998-09-24 | 1998-09-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000098004A true JP2000098004A (ja) | 2000-04-07 |
Family
ID=17715505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10287292A Abandoned JP2000098004A (ja) | 1998-09-24 | 1998-09-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000098004A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003057284A (ja) * | 2001-08-10 | 2003-02-26 | Advantest Corp | 半導体試験装置及びその試験方法 |
| JP2011117939A (ja) * | 2009-10-27 | 2011-06-16 | Sony Computer Entertainment Inc | 電子部品及び検査システム |
| JP2012127803A (ja) * | 2010-12-15 | 2012-07-05 | Denso Corp | 半導体集積回路 |
| JP2014513275A (ja) * | 2011-03-02 | 2014-05-29 | サンディスク テクノロジィース インコーポレイテッド | 接着構造パッド導通検査のためのシステムおよび方法 |
-
1998
- 1998-09-24 JP JP10287292A patent/JP2000098004A/ja not_active Abandoned
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003057284A (ja) * | 2001-08-10 | 2003-02-26 | Advantest Corp | 半導体試験装置及びその試験方法 |
| JP2011117939A (ja) * | 2009-10-27 | 2011-06-16 | Sony Computer Entertainment Inc | 電子部品及び検査システム |
| JP2012127803A (ja) * | 2010-12-15 | 2012-07-05 | Denso Corp | 半導体集積回路 |
| JP2014513275A (ja) * | 2011-03-02 | 2014-05-29 | サンディスク テクノロジィース インコーポレイテッド | 接着構造パッド導通検査のためのシステムおよび方法 |
| KR101903543B1 (ko) * | 2011-03-02 | 2018-10-04 | 샌디스크 테크놀로지스 엘엘씨 | 본딩 구성 패드 도통 점검을 위한 시스템 및 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040507 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040720 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040914 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20041112 |