JP2963234B2 - 高速デバイス試験方法 - Google Patents
高速デバイス試験方法Info
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- JP2963234B2 JP2963234B2 JP3118218A JP11821891A JP2963234B2 JP 2963234 B2 JP2963234 B2 JP 2963234B2 JP 3118218 A JP3118218 A JP 3118218A JP 11821891 A JP11821891 A JP 11821891A JP 2963234 B2 JP2963234 B2 JP 2963234B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイス試験に
おけるピン間ショートテスト及び入力リークテストを同
時に行なう方式に関し、特に電圧を印加したときの電流
値を測定する方法に係る。
おけるピン間ショートテスト及び入力リークテストを同
時に行なう方式に関し、特に電圧を印加したときの電流
値を測定する方法に係る。
【０００２】半導体デバイス試験は、直流特性試験と交
流特性試験とに分けることができる。その内、直流特性
試験では、まずコンタクトテストを行ない次にピン間シ
ョートテストを、続いて入力リークテストを、それから
他のテストを行なっていくのが一般的である。
流特性試験とに分けることができる。その内、直流特性
試験では、まずコンタクトテストを行ない次にピン間シ
ョートテストを、続いて入力リークテストを、それから
他のテストを行なっていくのが一般的である。
【０００３】
【従来の技術】本発明が、ピン間ショートテストと入力
リークテストとを同時に行なうのに対し、従来はそれら
のテストを独立して別個に行なっている。図２は従来例
を説明するための図であり、図２（ａ）はピン間ショー
トテストを、図２（ｂ）は入力リークテストを説明する
ための図である。以下、それぞれのテスト方法について
説明する。
リークテストとを同時に行なうのに対し、従来はそれら
のテストを独立して別個に行なっている。図２は従来例
を説明するための図であり、図２（ａ）はピン間ショー
トテストを、図２（ｂ）は入力リークテストを説明する
ための図である。以下、それぞれのテスト方法について
説明する。
【０００４】ピン間ショートテストは、半導体デバイス
が有する任意の２つのピン間の短絡を検出するためのテ
ストである。そのテスト方法は、試験対象の半導体デバ
イスに対して、 （ｉ）電源端子及びグランド端子に０Ｖを印加する （ii）測定端子以外の入力端子及び出力端子に、測定端
子に印加する微小電圧と正反対の電圧を印加する （iii ）測定端子に微小電圧を印加して、その時の測定
電流の値が規格値以内であるかを判定する （iv）その他の入力端子および出力端子について行なう といった手順で行なわれている。図２（ａ）において、
試験対象の半導体デバイス９の各端子については、電源
端子およびグランド端子に０Ｖが、測定端子に＋０．３
Ｖが、測定端子以外の入出力端子に−０．３Ｖが印加さ
れている。なお電流計１０は、測定端子に流れる電流値
を測定するものである。
が有する任意の２つのピン間の短絡を検出するためのテ
ストである。そのテスト方法は、試験対象の半導体デバ
イスに対して、 （ｉ）電源端子及びグランド端子に０Ｖを印加する （ii）測定端子以外の入力端子及び出力端子に、測定端
子に印加する微小電圧と正反対の電圧を印加する （iii ）測定端子に微小電圧を印加して、その時の測定
電流の値が規格値以内であるかを判定する （iv）その他の入力端子および出力端子について行なう といった手順で行なわれている。図２（ａ）において、
試験対象の半導体デバイス９の各端子については、電源
端子およびグランド端子に０Ｖが、測定端子に＋０．３
Ｖが、測定端子以外の入出力端子に−０．３Ｖが印加さ
れている。なお電流計１０は、測定端子に流れる電流値
を測定するものである。
【０００５】半導体デバイスの各端子付近には０．５Ｖ
程度で動作する保護ダイオードが設けられていることが
多い。この場合、ピン間ショートが存在していても、保
護ダイオードの電流が見えてくるために、ピン間ショー
トが検出されないことがあるので、測定端子に印加する
電圧は、０．３Ｖ以下の微小電圧としている。
程度で動作する保護ダイオードが設けられていることが
多い。この場合、ピン間ショートが存在していても、保
護ダイオードの電流が見えてくるために、ピン間ショー
トが検出されないことがあるので、測定端子に印加する
電圧は、０．３Ｖ以下の微小電圧としている。
【０００６】また、このピン間ショートテストでは、半
導体デバイスの任意の２つの入出力端子間について、＋
０．６Ｖおよび−０．６Ｖの２通りの電圧を印加するこ
とになる。これは、ピン間ショートがダイオード特性を
示すことがあるためである。例えばピン間ショートが存
在している場合において、＋０．６Ｖではピン間に規定
以上の電流が流れるが、−０．６Ｖでは全く電流が検出
されないということがある。
導体デバイスの任意の２つの入出力端子間について、＋
０．６Ｖおよび−０．６Ｖの２通りの電圧を印加するこ
とになる。これは、ピン間ショートがダイオード特性を
示すことがあるためである。例えばピン間ショートが存
在している場合において、＋０．６Ｖではピン間に規定
以上の電流が流れるが、−０．６Ｖでは全く電流が検出
されないということがある。
【０００７】一方、入力リークテストは、出力端子を開
放し、測定端子に電圧を印加する場合に測定端子に流れ
る漏れ電流を検出するものである。そのテスト方法は、
試験対象の半導体デバイスに対して、 （ｉ）グランド端子に０Ｖを印加する （ii）全出力端子を開放する （iii ）電源端子に動作電圧を印加する （iv）測定端子に電圧を印加して、その時の測定電流の
値が規格値以内であるかを判定する （ｖ）その他の入力端子について行なう といった手順で行なわれている。図２（ｂ）において、
試験対象の半導体デバイス１１の各端子については、電
源端子に動作電圧が、グランド端子に０Ｖが、１の入力
端子である測定端子に所定の電圧が印加されており、全
出力端子は開放状態となっている。なお、電流計１２は
測定端子に流れる電流値を測定するものである。
放し、測定端子に電圧を印加する場合に測定端子に流れ
る漏れ電流を検出するものである。そのテスト方法は、
試験対象の半導体デバイスに対して、 （ｉ）グランド端子に０Ｖを印加する （ii）全出力端子を開放する （iii ）電源端子に動作電圧を印加する （iv）測定端子に電圧を印加して、その時の測定電流の
値が規格値以内であるかを判定する （ｖ）その他の入力端子について行なう といった手順で行なわれている。図２（ｂ）において、
試験対象の半導体デバイス１１の各端子については、電
源端子に動作電圧が、グランド端子に０Ｖが、１の入力
端子である測定端子に所定の電圧が印加されており、全
出力端子は開放状態となっている。なお、電流計１２は
測定端子に流れる電流値を測定するものである。
【０００８】最後に、半導体デバイスの試験技術に関す
る類似公知例があるのでそれらについて簡単に説明す
る。まず、「ＤＣ不良検査方式」（特開昭６３−１００
３８５）は、デバイスの信号端子に電流を印加するとき
の電圧値を測定する方式である。また、「ＩＣテスト装
置」（特開平１−３０２１８３）は、ＩＣテスト装置に
テスト対象のＩＣに擬似的な回路を持たせ、ＩＣに代え
てＩＣテスト装置を診断するものである。
る類似公知例があるのでそれらについて簡単に説明す
る。まず、「ＤＣ不良検査方式」（特開昭６３−１００
３８５）は、デバイスの信号端子に電流を印加するとき
の電圧値を測定する方式である。また、「ＩＣテスト装
置」（特開平１−３０２１８３）は、ＩＣテスト装置に
テスト対象のＩＣに擬似的な回路を持たせ、ＩＣに代え
てＩＣテスト装置を診断するものである。
【０００９】
【発明が解決しようとする課題】半導体デバイスは年ご
とに高集積化し、そのピン数も増加している。そのた
め、近年は、半導体デバイス試験のために多くの時間を
要することとなった。
とに高集積化し、そのピン数も増加している。そのた
め、近年は、半導体デバイス試験のために多くの時間を
要することとなった。
【００１０】ピン間ショートテスト、および入力リーク
テストについていえば、測定端子数が２倍になればそれ
だけ時間がかかるので、テストを所定の時間内で終了さ
せるためにＬＳＩ試験機を新たに購入するなどして対応
している。しかし、ＬＳＩ試験機は高価であるので経費
がかかるという問題点があった。
テストについていえば、測定端子数が２倍になればそれ
だけ時間がかかるので、テストを所定の時間内で終了さ
せるためにＬＳＩ試験機を新たに購入するなどして対応
している。しかし、ＬＳＩ試験機は高価であるので経費
がかかるという問題点があった。
【００１１】本発明は、このような従来の問題点に鑑
み、限られた設備を最大限に活かし、ピン間ショートテ
ストと入力リークテストとを同時に行なうことにより、
直流特性試験にかかる時間を大幅に短縮することを目的
とする。
み、限られた設備を最大限に活かし、ピン間ショートテ
ストと入力リークテストとを同時に行なうことにより、
直流特性試験にかかる時間を大幅に短縮することを目的
とする。
【００１２】
【課題を解決するための手段】本発明によれば、上述の
目的は前記特許請求の範囲に記載した手段により達成さ
れる。すなわち、本発明は、半導体デバイス試験におい
て、半導体デバイスの出力段に置かれる各トライステー
ト型ゲート素子をハイインピーダンス状態に制御するた
めの試験用入力端子を設けると共に、半導体デバイスの
ピン間ショートテスト及び入力リークテストを下記手順
にて行なう高速デバイス試験方法である。 （イ）グランド端子に０Ｖを印加する （ロ）電源端子に動作電圧を印加する （ハ）試験用入力端子に所定の電圧を印加して、強制的
に全出力端子をハイインピーダンス状態にする （ニ）測定端子以外の入力端子及び出力端子に、測定端
子に印加する電圧と正反対の微小電圧を印加する （ホ）測定端子に電圧を印加して、その時の測定電流の
値が規格値以内であるかを判定する （ヘ）その他の入力端子および出力端子について行なう
目的は前記特許請求の範囲に記載した手段により達成さ
れる。すなわち、本発明は、半導体デバイス試験におい
て、半導体デバイスの出力段に置かれる各トライステー
ト型ゲート素子をハイインピーダンス状態に制御するた
めの試験用入力端子を設けると共に、半導体デバイスの
ピン間ショートテスト及び入力リークテストを下記手順
にて行なう高速デバイス試験方法である。 （イ）グランド端子に０Ｖを印加する （ロ）電源端子に動作電圧を印加する （ハ）試験用入力端子に所定の電圧を印加して、強制的
に全出力端子をハイインピーダンス状態にする （ニ）測定端子以外の入力端子及び出力端子に、測定端
子に印加する電圧と正反対の微小電圧を印加する （ホ）測定端子に電圧を印加して、その時の測定電流の
値が規格値以内であるかを判定する （ヘ）その他の入力端子および出力端子について行なう
【００１３】
【作用】図１は、本発明の原理説明図であり、図１
（ａ）は本発明による高速デバイス試験方法を説明する
ための図である。図１（ａ）に示すように、本発明にお
いては、半導体デバイス１のグランド端子に０Ｖを、電
源端子に動作電圧を印加する。
（ａ）は本発明による高速デバイス試験方法を説明する
ための図である。図１（ａ）に示すように、本発明にお
いては、半導体デバイス１のグランド端子に０Ｖを、電
源端子に動作電圧を印加する。
【００１４】さらに、試験用入力端子に所定の信号を送
り、全出力端子をハイインピーダンス状態にする。そし
て、測定端子に微小電圧を印加し、その他の入出力端子
に測定端子に印加する微小電圧と正反対の微小電圧を印
加する。ここで、電流計２によって測定端子に流れる電
流値を測定すれば、その測定端子について、ピン間ショ
ートテストと入力リークテストとを同時に行なったこと
になる。当然ながら全出力端子はハイインピーダンス状
態であるので、ここに−０．３Ｖを印加しても、半導体
デバイス１内部への影響は全くない。
り、全出力端子をハイインピーダンス状態にする。そし
て、測定端子に微小電圧を印加し、その他の入出力端子
に測定端子に印加する微小電圧と正反対の微小電圧を印
加する。ここで、電流計２によって測定端子に流れる電
流値を測定すれば、その測定端子について、ピン間ショ
ートテストと入力リークテストとを同時に行なったこと
になる。当然ながら全出力端子はハイインピーダンス状
態であるので、ここに−０．３Ｖを印加しても、半導体
デバイス１内部への影響は全くない。
【００１５】
【実施例】本発明による高速デバイス試験方法の手順を
記述すると、 （ｉ）グランド端子に０Ｖを印加する （ii）電源端子に動作電圧を印加する （iii ）試験用入力端子に所定の電圧を印加して、強制
的に各出力端子をハイインピーダンス状態にする （iv）測定端子以外の入力端子及び出力端子に、測定端
子に印加する電圧と正反対の微小電圧を印加する （ｖ）測定端子に電圧を印加して、その時の測定電流の
値が規格値以内であるかを判定する （vi）その他の入力端子および出力端子について行なう といったようになる。
記述すると、 （ｉ）グランド端子に０Ｖを印加する （ii）電源端子に動作電圧を印加する （iii ）試験用入力端子に所定の電圧を印加して、強制
的に各出力端子をハイインピーダンス状態にする （iv）測定端子以外の入力端子及び出力端子に、測定端
子に印加する電圧と正反対の微小電圧を印加する （ｖ）測定端子に電圧を印加して、その時の測定電流の
値が規格値以内であるかを判定する （vi）その他の入力端子および出力端子について行なう といったようになる。
【００１６】なお、半導体デバイスの全出力端子をハイ
インピーダンス状態にするために、試験用入力端子に所
定の電圧を印加しているが、この試験用入力端子は出力
段に置かれるトライステート型ゲート素子を制御するた
めに、本発明で新たに設けるものである。
インピーダンス状態にするために、試験用入力端子に所
定の電圧を印加しているが、この試験用入力端子は出力
段に置かれるトライステート型ゲート素子を制御するた
めに、本発明で新たに設けるものである。
【００１７】図１（ｂ）に各出力端子をハイインピーダ
ンス状態にする回路構成例を示す。半導体デバイス３
は、内部回路４の出力をトライステート型ゲート素子５
〜８に通した上で出力端子へ送出している。試験用入力
端子から“Ｈ”または“Ｌ”レベルの所定の制御信号を
送るとトライステート型ゲート素子５〜８はハイインピ
ーダンス状態となる。
ンス状態にする回路構成例を示す。半導体デバイス３
は、内部回路４の出力をトライステート型ゲート素子５
〜８に通した上で出力端子へ送出している。試験用入力
端子から“Ｈ”または“Ｌ”レベルの所定の制御信号を
送るとトライステート型ゲート素子５〜８はハイインピ
ーダンス状態となる。
【００１８】試験用入力端子を設けずに、全出力端子が
ハイインピーダンス状態になるような入力条件を作成し
て本発明と同様の高速デバイス試験を行なうことも１つ
の発明であるが、これは、入力条件の作成に非常に時間
がかかり、あまり実用的であるとはいえない。
ハイインピーダンス状態になるような入力条件を作成し
て本発明と同様の高速デバイス試験を行なうことも１つ
の発明であるが、これは、入力条件の作成に非常に時間
がかかり、あまり実用的であるとはいえない。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
ピン間ショートテストと入力リークテストとを同時に行
なうことができるので、直流特性試験に要する時間を大
幅に短縮することができるという利点がある。
ピン間ショートテストと入力リークテストとを同時に行
なうことができるので、直流特性試験に要する時間を大
幅に短縮することができるという利点がある。
【図１】本発明の原理説明図である。
【図２】従来例を説明するための図である。
１，３，９，１１ 半導体デバイス ２，１０，１２ 電流計 ４ 内部回路 ５〜８ トライステート型ゲート素子
Claims (1)
- 【請求項１】 半導体デバイス試験において、半導体デ
バイスの出力段に置かれる各トライステート型ゲート素
子をハイインピーダンス状態に制御するための試験用入
力端子を設けると共に、半導体デバイスのピン間ショー
トテスト及び入力リークテストを下記手順にて行なうこ
とを特徴とする高速デバイス試験方法。 （イ）グランド端子に０Ｖを印加する （ロ）電源端子に動作電圧を印加する （ハ）試験用入力端子に所定の電圧を印加して、強制的
に全出力端子をハイインピーダンス状態にする （ニ）測定端子以外の入力端子及び出力端子に、測定端
子に印加する電圧と正反対の微小電圧を印加する （ホ）測定端子に電圧を印加して、その時の測定電流の
値が規格値以内であるかを判定する （ヘ）その他の入力端子および出力端子について行なう
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3118218A JP2963234B2 (ja) | 1991-05-23 | 1991-05-23 | 高速デバイス試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3118218A JP2963234B2 (ja) | 1991-05-23 | 1991-05-23 | 高速デバイス試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04346080A JPH04346080A (ja) | 1992-12-01 |
| JP2963234B2 true JP2963234B2 (ja) | 1999-10-18 |
Family
ID=14731147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3118218A Expired - Fee Related JP2963234B2 (ja) | 1991-05-23 | 1991-05-23 | 高速デバイス試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2963234B2 (ja) |
-
1991
- 1991-05-23 JP JP3118218A patent/JP2963234B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04346080A (ja) | 1992-12-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990727 |
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