JPH10239408A - Lsi試験装置 - Google Patents
Lsi試験装置Info
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- JPH10239408A JPH10239408A JP9043415A JP4341597A JPH10239408A JP H10239408 A JPH10239408 A JP H10239408A JP 9043415 A JP9043415 A JP 9043415A JP 4341597 A JP4341597 A JP 4341597A JP H10239408 A JPH10239408 A JP H10239408A
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- lsi
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Abstract
(57)【要約】
【課題】 DUTの電源電流を高感度で、高速に測定す
ることが可能なLSI試験装置を実現する。 【解決手段】 被試験LSIに電源電圧を供給し静止状
態で被試験LSIに流れる電源電流を電流電圧変換回路
で検出することにより被試験LSIの良否を行うLSI
試験装置において、被試験LSIの動作試験を行うため
のテストパターンを発生させると共にこのテストパター
ンに同期して電源電流測定トリガ信号を発生させるテス
トパターン発生回路と、被試験LSIのピンの入力若し
くは出力が接続され、電源電流測定トリガ信号に基づき
被試験LSIのピンとの接続を切り離す漏れ電流遮断手
段を有するピン・エレクトロニクス・カードとを設け
る。
ることが可能なLSI試験装置を実現する。 【解決手段】 被試験LSIに電源電圧を供給し静止状
態で被試験LSIに流れる電源電流を電流電圧変換回路
で検出することにより被試験LSIの良否を行うLSI
試験装置において、被試験LSIの動作試験を行うため
のテストパターンを発生させると共にこのテストパター
ンに同期して電源電流測定トリガ信号を発生させるテス
トパターン発生回路と、被試験LSIのピンの入力若し
くは出力が接続され、電源電流測定トリガ信号に基づき
被試験LSIのピンとの接続を切り離す漏れ電流遮断手
段を有するピン・エレクトロニクス・カードとを設け
る。
Description
【0001】
【発明の属する技術分野】本発明は、LSI試験装置に
関し、特に被試験LSI(以下、DUT(Deviceunder t
est)と呼ぶ。)の電源電流を高感度で、高速に測定する
ことが可能なLSI試験装置に関する。
関し、特に被試験LSI(以下、DUT(Deviceunder t
est)と呼ぶ。)の電源電流を高感度で、高速に測定する
ことが可能なLSI試験装置に関する。
【0002】
【従来の技術】従来のLSI試験装置ではテストパター
ン等を用いて所望のタイミングの波形を発生させ、この
波形をDUTに印加することによりDUTの動作試験を
行う。
ン等を用いて所望のタイミングの波形を発生させ、この
波形をDUTに印加することによりDUTの動作試験を
行う。
【0003】但し、現在のデバイスは高集積化され素子
数が増加しており、全ての素子に関して動作試験をする
ことは困難になりつつある。
数が増加しており、全ての素子に関して動作試験をする
ことは困難になりつつある。
【0004】一方、CMOS(Complementary Metal Ox
ide Semiconductor)等のデバイスは動作時に電源電流
が流れる一方、クロックが入力されず、若しくは、デー
タに変化がないような静止状態では電源電流は殆ど”
0”になる。
ide Semiconductor)等のデバイスは動作時に電源電流
が流れる一方、クロックが入力されず、若しくは、デー
タに変化がないような静止状態では電源電流は殆ど”
0”になる。
【0005】従って、静止状態でCMOSデバイスに電
源電流が流れている場合にはCMOSデバイス内のある
素子に欠陥が存在することになる。
源電流が流れている場合にはCMOSデバイス内のある
素子に欠陥が存在することになる。
【0006】このように、CMOSデバイスの静止状態
の電源電流測定(以下、単に電源電流測定と呼ぶ。)を
行うことにより効率よくデバイスの不良を検出すること
が可能になる。
の電源電流測定(以下、単に電源電流測定と呼ぶ。)を
行うことにより効率よくデバイスの不良を検出すること
が可能になる。
【0007】LSI試験装置においてこのような電流電
源測定を行う場合は以下のような方法がある。即ち、第
1の方法はLSI試験装置内の電源モジュールの電流測
定機能を使用して、電源電流値を測定し上位コントロー
ラでDUTの良否を判断する。
源測定を行う場合は以下のような方法がある。即ち、第
1の方法はLSI試験装置内の電源モジュールの電流測
定機能を使用して、電源電流値を測定し上位コントロー
ラでDUTの良否を判断する。
【0008】また、第2の方法ではテストヘッド内に電
流電圧変換回路を設け、DUTに流れ込む電源電流値を
測定してその出力をピン・エレクトロニクス・カード
(以下、PEカードと呼ぶ。)に供給しDUTの良否を
判断する。
流電圧変換回路を設け、DUTに流れ込む電源電流値を
測定してその出力をピン・エレクトロニクス・カード
(以下、PEカードと呼ぶ。)に供給しDUTの良否を
判断する。
【0009】図5は前述の第2の方法で静止状態の電源
電流測定を行うLSI試験装置の一例を示す構成ブロッ
ク図である。図5において1はDUT用電源、2,3及
び4は抵抗、5,6及び7はスイッチ回路、8は差動増
幅器、9はDUTである。
電流測定を行うLSI試験装置の一例を示す構成ブロッ
ク図である。図5において1はDUT用電源、2,3及
び4は抵抗、5,6及び7はスイッチ回路、8は差動増
幅器、9はDUTである。
【0010】また、2〜8は電流電圧変換回路50を構
成しており、51はパフォーマンスボード、52,53
及び54はPEカードである。
成しており、51はパフォーマンスボード、52,53
及び54はPEカードである。
【0011】DUT用電源1の出力は抵抗2,3及び4
の一端、スイッチ回路5の一端と差動増幅器8の非反転
入力端子にそれぞれ接続される。
の一端、スイッチ回路5の一端と差動増幅器8の非反転
入力端子にそれぞれ接続される。
【0012】また、抵抗2及び3の他端はスイッチ回路
6及び7の一端に接続され、抵抗4の他端はスイッチ回
路5,6及び7の他端、差動増幅器8の反転入力端子と
DUT9の電源入力端子にそれぞれ接続される。
6及び7の一端に接続され、抵抗4の他端はスイッチ回
路5,6及び7の他端、差動増幅器8の反転入力端子と
DUT9の電源入力端子にそれぞれ接続される。
【0013】差動増幅器8の出力はPEカード52に接
続され、DUT9の各ピンはPEカード53及び54に
それぞれ接続される。
続され、DUT9の各ピンはPEカード53及び54に
それぞれ接続される。
【0014】ここで、図5に示す従来例の動作を説明す
る。DUT電源1から供給される電源電圧は電流電圧変
換回路50を介してDUT9の電源入力端子に供給され
るので、DUT9における電源電流は電流電圧変換回路
50で電圧値に変換されて出力される。
る。DUT電源1から供給される電源電圧は電流電圧変
換回路50を介してDUT9の電源入力端子に供給され
るので、DUT9における電源電流は電流電圧変換回路
50で電圧値に変換されて出力される。
【0015】電流電圧変換回路50の動作としては、例
えば、スイッチ回路6を”on”にして抵抗2にDUT
9の電源電流を流すと抵抗2の両端に電圧降下による電
圧が生じる。この電圧を差動増幅器8で検出することに
より電流電圧変換を行う。
えば、スイッチ回路6を”on”にして抵抗2にDUT
9の電源電流を流すと抵抗2の両端に電圧降下による電
圧が生じる。この電圧を差動増幅器8で検出することに
より電流電圧変換を行う。
【0016】電流電圧変換回路50の出力はPEカード
52に供給され、PEカード52においてDUT9の良
否が判断される。
52に供給され、PEカード52においてDUT9の良
否が判断される。
【0017】具体的には,PEカード52内の比較器に
おいて予め設定された基準値と電流電圧変換回路50の
出力値とを比較したり、或いは、A/D変換器を用いて
ディジタル信号として取り込んだ後に上位コントローラ
(図示せず。)等で良否を判断する。
おいて予め設定された基準値と電流電圧変換回路50の
出力値とを比較したり、或いは、A/D変換器を用いて
ディジタル信号として取り込んだ後に上位コントローラ
(図示せず。)等で良否を判断する。
【0018】この結果、LSI試験装置を用いてDUT
9の電源電流を測定することが可能になる。
9の電源電流を測定することが可能になる。
【0019】
【発明が解決しようとする課題】しかし、前述の第1の
方法ではLSI試験装置の標準モジュールを用いて電源
電流測定を行え汎用性が高いものの、物理的制約からD
UTと電源電流測定部を長いケーブルで接続しなければ
ならず、前記ケーブルの静電容量の影響で電源電流の高
速測定が難しいと言った問題点があった。
方法ではLSI試験装置の標準モジュールを用いて電源
電流測定を行え汎用性が高いものの、物理的制約からD
UTと電源電流測定部を長いケーブルで接続しなければ
ならず、前記ケーブルの静電容量の影響で電源電流の高
速測定が難しいと言った問題点があった。
【0020】また、図5に示すような第2の方法ではD
UT9の近傍に電流電圧変換回路50を設けられるので
高速測定が可能になる。
UT9の近傍に電流電圧変換回路50を設けられるので
高速測定が可能になる。
【0021】但し、PEカード53及び54の漏れ電流
は”100nA”程度と大きく、DUT用電源1からの
電流がDUT9を介してPEカード53及び54に流れ
込む場合もあるのでPEカード53及び54の漏れ電流
値よりも小さい電源電流を検出できないと言った問題点
がある。言い換えれば、電源電流の検出感度が低いと言
った問題点がある。
は”100nA”程度と大きく、DUT用電源1からの
電流がDUT9を介してPEカード53及び54に流れ
込む場合もあるのでPEカード53及び54の漏れ電流
値よりも小さい電源電流を検出できないと言った問題点
がある。言い換えれば、電源電流の検出感度が低いと言
った問題点がある。
【0022】また、この問題を解決するためにはPEカ
ード53及び54の高速動作を犠牲にして漏れ電流が小
さくなる低リークモードを設けたり、PEカード53及
び54の出力段にリレー等を設けてDUT9とPEカー
ド53及び54を切り離すことが考えられる。
ード53及び54の高速動作を犠牲にして漏れ電流が小
さくなる低リークモードを設けたり、PEカード53及
び54の出力段にリレー等を設けてDUT9とPEカー
ド53及び54を切り離すことが考えられる。
【0023】この場合、電源電流測定処理はDUT9の
動作試験に同期していないので、前記動作試験とは別に
上位コントローラによるソフト制御によって電源電流測
定を行わなければならない。
動作試験に同期していないので、前記動作試験とは別に
上位コントローラによるソフト制御によって電源電流測
定を行わなければならない。
【0024】また、電源電流を測定するためにはDUT
9に対する条件を色々と変化させなければならず、実際
には上位コントローラ(図示せず。)からDUT9に対
する条件を変化させる制御を行いながら電源電流を測定
する必要があり高速測定が難しいと言った問題点があっ
た。従って本発明が解決しようとする課題は、DUTの
電源電流を高感度で、高速に測定することが可能なLS
I試験装置を実現することにある。
9に対する条件を色々と変化させなければならず、実際
には上位コントローラ(図示せず。)からDUT9に対
する条件を変化させる制御を行いながら電源電流を測定
する必要があり高速測定が難しいと言った問題点があっ
た。従って本発明が解決しようとする課題は、DUTの
電源電流を高感度で、高速に測定することが可能なLS
I試験装置を実現することにある。
【0025】
【課題を解決するための手段】このような課題を達成す
るために、本発明の第1では、被試験LSIに電源電圧
を供給し静止状態で前記被試験LSIに流れる電源電流
を電流電圧変換回路で検出することにより前記被試験L
SIの良否を行うLSI試験装置において、前記被試験
LSIの動作試験を行うためのテストパターンを発生さ
せると共にこのテストパターンに同期して電源電流測定
トリガ信号を発生させるテストパターン発生回路と、前
記被試験LSIのピンの入力若しくは出力が接続され、
前記電源電流測定トリガ信号に基づき被試験LSIのピ
ンとの接続を切り離す漏れ電流遮断手段を有するピン・
エレクトロニクス・カードとを備えたことを特徴とする
ものである。
るために、本発明の第1では、被試験LSIに電源電圧
を供給し静止状態で前記被試験LSIに流れる電源電流
を電流電圧変換回路で検出することにより前記被試験L
SIの良否を行うLSI試験装置において、前記被試験
LSIの動作試験を行うためのテストパターンを発生さ
せると共にこのテストパターンに同期して電源電流測定
トリガ信号を発生させるテストパターン発生回路と、前
記被試験LSIのピンの入力若しくは出力が接続され、
前記電源電流測定トリガ信号に基づき被試験LSIのピ
ンとの接続を切り離す漏れ電流遮断手段を有するピン・
エレクトロニクス・カードとを備えたことを特徴とする
ものである。
【0026】このような課題を達成するために、本発明
の第2では、被試験LSIに電源電圧を供給し静止状態
で前記被試験LSIに流れる電源電流を電流電圧変換回
路で検出することにより前記被試験LSIの良否を行う
LSI試験装置において、前記被試験LSIの動作試験
を行うためのテストパターンを発生させると共にこのテ
ストパターンに同期して電源電流測定トリガ信号を発生
させるテストパターン発生回路と、前記被試験LSIの
ピンの入力若しくは出力が接続され、前記電源電流測定
トリガ信号に基づき低リークモードに切り換える漏れ電
流低減手段を有するピン・エレクトロニクス・カードと
を備えたことを特徴とするものである。
の第2では、被試験LSIに電源電圧を供給し静止状態
で前記被試験LSIに流れる電源電流を電流電圧変換回
路で検出することにより前記被試験LSIの良否を行う
LSI試験装置において、前記被試験LSIの動作試験
を行うためのテストパターンを発生させると共にこのテ
ストパターンに同期して電源電流測定トリガ信号を発生
させるテストパターン発生回路と、前記被試験LSIの
ピンの入力若しくは出力が接続され、前記電源電流測定
トリガ信号に基づき低リークモードに切り換える漏れ電
流低減手段を有するピン・エレクトロニクス・カードと
を備えたことを特徴とするものである。
【0027】このような課題を達成するために、本発明
の第3では、本発明の第1及び第2において、前記電源
電流測定トリガ信号を前記テストパターン信号の合間に
発生させることを特徴とするものである。
の第3では、本発明の第1及び第2において、前記電源
電流測定トリガ信号を前記テストパターン信号の合間に
発生させることを特徴とするものである。
【0028】
【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図1は本発明に係るLSI試験装置の一実施
例を示す構成ブロック図、図2はPEカードの詳細を示
す回路図である。
説明する。図1は本発明に係るLSI試験装置の一実施
例を示す構成ブロック図、図2はPEカードの詳細を示
す回路図である。
【0029】図1において1〜9,50〜52は図5と
同一符号を付してあり、55及び56はPEカードであ
る。接続関係についても図5とほぼ同一なので説明は省
略する。
同一符号を付してあり、55及び56はPEカードであ
る。接続関係についても図5とほぼ同一なので説明は省
略する。
【0030】また、図2において10は論理積回路、1
1はDUTに負荷を供給するためのアクティブロード、
12は比較器、13はDUTに論理レベルを供給するド
ライバ、14はリレー回路、15はタイミング制御回
路、16はテストパターン発生回路、100はテストパ
ターン信号、101は電源電流測定トリガ信号である。
また、10及び14は漏れ電流遮断手段57を構成して
いる。
1はDUTに負荷を供給するためのアクティブロード、
12は比較器、13はDUTに論理レベルを供給するド
ライバ、14はリレー回路、15はタイミング制御回
路、16はテストパターン発生回路、100はテストパ
ターン信号、101は電源電流測定トリガ信号である。
また、10及び14は漏れ電流遮断手段57を構成して
いる。
【0031】テストパターン発生回路16からのテスト
パターン信号100はタイミング制御回路15に接続さ
れ、タイミング制御回路15から出力はアクティブロー
ド11及びドライバ13の入力端子にそれぞれ接続さ
れ、比較器12からの出力はタイミング制御回路15に
接続される。
パターン信号100はタイミング制御回路15に接続さ
れ、タイミング制御回路15から出力はアクティブロー
ド11及びドライバ13の入力端子にそれぞれ接続さ
れ、比較器12からの出力はタイミング制御回路15に
接続される。
【0032】アクティブロード11及びドライバ13の
出力端子と比較器12の入力端子はそれぞれリレー回路
14の一端に接続され、リレー回路14の他端はDUT
(図示せず。)のピンに接続される。
出力端子と比較器12の入力端子はそれぞれリレー回路
14の一端に接続され、リレー回路14の他端はDUT
(図示せず。)のピンに接続される。
【0033】一方、テストパターン発生回路16からの
電源電流測定トリガ信号101は論理積回路10の正論
理入力端子に接続され、タイミング制御回路15からの
ドライバ制御信号は論理積回路10の負論理入力端子と
アクティブロード11、比較器12及びドライバ13の
制御端子にそれぞれ接続される。
電源電流測定トリガ信号101は論理積回路10の正論
理入力端子に接続され、タイミング制御回路15からの
ドライバ制御信号は論理積回路10の負論理入力端子と
アクティブロード11、比較器12及びドライバ13の
制御端子にそれぞれ接続される。
【0034】ここで、図1及び図2に示す実施例の動作
を図3を用いて説明する。図3は図1及び図2の動作を
説明するフロー図である。
を図3を用いて説明する。図3は図1及び図2の動作を
説明するフロー図である。
【0035】図3において(a)はテストパターン信号
100、(b)は電源電流測定トリガ信号101、
(c)はPEカードの”oピン”の漏れ電流、(d)は
電源電圧波形、(e)は電源電流波形、(f)は電源電
流測定タイミング信号である。
100、(b)は電源電流測定トリガ信号101、
(c)はPEカードの”oピン”の漏れ電流、(d)は
電源電圧波形、(e)は電源電流波形、(f)は電源電
流測定タイミング信号である。
【0036】テストパターン発生回路16は図3中”
イ”及び”ハ”に示す動作試験用のテストパターン信号
の合間に図3中”ロ”に示すような電源電流測定サイク
ルを設けると共に前記テストパタンに同期して図3中”
ニ”に示すような電源電流測定トリガ信号101を発生
させる。
イ”及び”ハ”に示す動作試験用のテストパターン信号
の合間に図3中”ロ”に示すような電源電流測定サイク
ルを設けると共に前記テストパタンに同期して図3中”
ニ”に示すような電源電流測定トリガ信号101を発生
させる。
【0037】論理積回路10は電源電流測定トリガ信号
101がハイレベルであり、且つ、タイミング制御回路
15からのドライバ制御信号がローレベルの場合にリレ
ー回路14を”off”にする。
101がハイレベルであり、且つ、タイミング制御回路
15からのドライバ制御信号がローレベルの場合にリレ
ー回路14を”off”にする。
【0038】即ち、電源電流測定トリガ信号101がハ
イレベルであり、アクティブロード11などのドライバ
が”off”の場合に、DUT(図示せず。)のピンと
PEカードの接続を切り離す。
イレベルであり、アクティブロード11などのドライバ
が”off”の場合に、DUT(図示せず。)のピンと
PEカードの接続を切り離す。
【0039】このため、図3中”ホ”に示すようにPE
カードの漏れ電流、厳密にはDUTのピンからPEカー
ドに流れ込む漏れ電流が”1nA”以下になる。
カードの漏れ電流、厳密にはDUTのピンからPEカー
ドに流れ込む漏れ電流が”1nA”以下になる。
【0040】従って、この状態で電源電流を測定するこ
とにより、PEカードの漏れ電流の影響が低減するので
電源電流の検出感度が向上する。
とにより、PEカードの漏れ電流の影響が低減するので
電源電流の検出感度が向上する。
【0041】具体的には、図3(d)及び(e)に示す
ように電源電圧波形及び電源電流波形が変動し、図3
中”ヘ”に示すタイミングで、電源電流波形を取り込
む。
ように電源電圧波形及び電源電流波形が変動し、図3
中”ヘ”に示すタイミングで、電源電流波形を取り込
む。
【0042】この結果、電源電流測定時にDUTとPE
カードの接続を切り離し、PEカードの漏れ電流を低減
させることにより、電源電流の検出感度が向上する。
カードの接続を切り離し、PEカードの漏れ電流を低減
させることにより、電源電流の検出感度が向上する。
【0043】また、テストパターンに同期させテストパ
ターン信号の合間に電源電流測定を行うことにより上位
コントローラを介在しないので高速測定も可能になる。
ターン信号の合間に電源電流測定を行うことにより上位
コントローラを介在しないので高速測定も可能になる。
【0044】また、図2に示すPEカードでは電源電流
測定時にリレー回路14によりDUT(図示せず。)の
と接続を切り離していたが、電源電流測定時にアクティ
ブロード11、比較器12及びドライバ13を低リーク
モードにしても良い。
測定時にリレー回路14によりDUT(図示せず。)の
と接続を切り離していたが、電源電流測定時にアクティ
ブロード11、比較器12及びドライバ13を低リーク
モードにしても良い。
【0045】図4はこのような低リークモードを用いる
他の実施例のPEカードの詳細を示す回路図である。
他の実施例のPEカードの詳細を示す回路図である。
【0046】図4において10,15,16,100及
び101は図2と同一符号を付してあり、11aはアク
ティブロード、12aは比較器、13aはドライバ、1
02は低リークモード切換信号である。また、10及び
11a〜13aは漏れ電流低減手段58を構成してい
る。
び101は図2と同一符号を付してあり、11aはアク
ティブロード、12aは比較器、13aはドライバ、1
02は低リークモード切換信号である。また、10及び
11a〜13aは漏れ電流低減手段58を構成してい
る。
【0047】接続関係についても図2とほぼ同一であ
り、異なる点はリレー回路14が無い点と、低リークモ
ード切換信号102である論理積回路10の出力がアク
ティブロード11a、比較器12a及びドライバ13a
の低リークモード切換端子に接続される点である。
り、異なる点はリレー回路14が無い点と、低リークモ
ード切換信号102である論理積回路10の出力がアク
ティブロード11a、比較器12a及びドライバ13a
の低リークモード切換端子に接続される点である。
【0048】ここで、図4に示すPEカードの動作を図
3を用いて説明する。テストパターン発生回路16は図
3中”イ”及び”ハ”に示す動作試験用のテストパター
ン信号の間に図3中”ロ”に示すような電源電流測定サ
イクルを設けると共に前記テストパタンに同期して図3
中”ニ”に示すような電源電流測定トリガ信号101を
発生させる。
3を用いて説明する。テストパターン発生回路16は図
3中”イ”及び”ハ”に示す動作試験用のテストパター
ン信号の間に図3中”ロ”に示すような電源電流測定サ
イクルを設けると共に前記テストパタンに同期して図3
中”ニ”に示すような電源電流測定トリガ信号101を
発生させる。
【0049】論理積回路10は電源電流測定トリガ信号
101がハイレベルであり、且つ、タイミング制御回路
15からのドライバ制御信号がローレベルの場合にアク
ティブロード11a、比較器12a及びドライバ13a
を低リークモードに切り換える。
101がハイレベルであり、且つ、タイミング制御回路
15からのドライバ制御信号がローレベルの場合にアク
ティブロード11a、比較器12a及びドライバ13a
を低リークモードに切り換える。
【0050】即ち、電源電流測定トリガ信号101がハ
イレベルであり、アクティブロード11a等のドライバ
が”off”の場合にはアクティブロード11a等のド
ライバを低リークモードに切り換えてPEカードの漏れ
電流を低減させる。
イレベルであり、アクティブロード11a等のドライバ
が”off”の場合にはアクティブロード11a等のド
ライバを低リークモードに切り換えてPEカードの漏れ
電流を低減させる。
【0051】従って、この状態で電源電流を測定するこ
とにより、PEカードの漏れ電流の影響が低減するので
電源電流の検出感度が向上する。
とにより、PEカードの漏れ電流の影響が低減するので
電源電流の検出感度が向上する。
【0052】また、PEカードを低リークモードにする
ことにより、PEカードの高速動作が犠牲になるが、テ
ストパターンに同期させテストパターン信号の合間にだ
けてーリークモードにしていてPEカードの漏れ電流を
低減させているので通常の動作試験の高速動作には影響
はない。
ことにより、PEカードの高速動作が犠牲になるが、テ
ストパターンに同期させテストパターン信号の合間にだ
けてーリークモードにしていてPEカードの漏れ電流を
低減させているので通常の動作試験の高速動作には影響
はない。
【0053】この結果、電源電流測定時にPEカードを
低リークモードにしてPEカードの漏れ電流を低減させ
ることにより、電源電流の検出感度が向上する。
低リークモードにしてPEカードの漏れ電流を低減させ
ることにより、電源電流の検出感度が向上する。
【0054】また、テストパターンに同期させテストパ
ターン信号の合間に電源電流測定を行うことにより高速
測定も可能になる。
ターン信号の合間に電源電流測定を行うことにより高速
測定も可能になる。
【0055】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。テストパターン
にハードウェア的に同期させテストパターン信号の合間
に電源電流測定を行い、電源電流測定時にDUTとPE
カードの接続を切り離し、若しくは、PEカードを低リ
ークモードにしてPEカードの漏れ電流を低減させるこ
とにより、DUTの電源電流を高感度で、高速に測定す
ることが可能なLSI試験装置が実現できる。
本発明によれば次のような効果がある。テストパターン
にハードウェア的に同期させテストパターン信号の合間
に電源電流測定を行い、電源電流測定時にDUTとPE
カードの接続を切り離し、若しくは、PEカードを低リ
ークモードにしてPEカードの漏れ電流を低減させるこ
とにより、DUTの電源電流を高感度で、高速に測定す
ることが可能なLSI試験装置が実現できる。
【図面の簡単な説明】
【図1】本発明に係るLSI試験装置の一実施例を示す
構成ブロック図である。
構成ブロック図である。
【図2】PEカードの詳細を示す回路図である。
【図3】図1及び図2の動作を説明するフロー図であ
る。
る。
【図4】低リークモードを用いる他の実施例のPEカー
ドの詳細を示す回路図である。
ドの詳細を示す回路図である。
【図5】静止状態の電源電流測定を行うLSI試験装置
の一例を示す構成ブロック図である。
の一例を示す構成ブロック図である。
1 DUT用電源 2,3,4 抵抗 5,6,7 スイッチ回路 8 差動増幅器 9 DUT 10 論理積回路 11,11a アクティブロード 12,12a 比較器 13,13a ドライバ 14 リレー回路 15 タイミング制御回路 16 テストパターン発生回路 50 電流電圧変換回路 51 パフォーマンスボード 52,53,54,55,56 PEカード 57 漏れ電流遮断手段 58 漏れ電流低減手段 100 テストパターン信号 101 電源電流測定トリガ信号 102 低リークモード切換信号
Claims (3)
- 【請求項1】被試験LSIに電源電圧を供給し静止状態
で前記被試験LSIに流れる電源電流を電流電圧変換回
路で検出することにより前記被試験LSIの良否を行う
LSI試験装置において、 前記被試験LSIの動作試験を行うためのテストパター
ンを発生させると共にこのテストパターンに同期して電
源電流測定トリガ信号を発生させるテストパターン発生
回路と、 前記被試験LSIのピンの入力若しくは出力が接続さ
れ、前記電源電流測定トリガ信号に基づき被試験LSI
のピンとの接続を切り離す漏れ電流遮断手段を有するピ
ン・エレクトロニクス・カードとを備えたことを特徴と
するLSI試験装置。 - 【請求項2】被試験LSIに電源電圧を供給し静止状態
で前記被試験LSIに流れる電源電流を電流電圧変換回
路で検出することにより前記被試験LSIの良否を行う
LSI試験装置において、 前記被試験LSIの動作試験を行うためのテストパター
ンを発生させると共にこのテストパターンに同期して電
源電流測定トリガ信号を発生させるテストパターン発生
回路と、 前記被試験LSIのピンの入力若しくは出力が接続さ
れ、前記電源電流測定トリガ信号に基づき低リークモー
ドに切り換える漏れ電流低減手段を有するピン・エレク
トロニクス・カードとを備えたことを特徴とするLSI
試験装置。 - 【請求項3】前記電源電流測定トリガ信号を前記テスト
パターン信号の合間に発生させることを特徴とする特許
請求の範囲請求項1及び請求項2記載のLSI試験装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04341597A JP3353288B2 (ja) | 1997-02-27 | 1997-02-27 | Lsi試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04341597A JP3353288B2 (ja) | 1997-02-27 | 1997-02-27 | Lsi試験装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10239408A true JPH10239408A (ja) | 1998-09-11 |
JP3353288B2 JP3353288B2 (ja) | 2002-12-03 |
Family
ID=12663096
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04341597A Expired - Fee Related JP3353288B2 (ja) | 1997-02-27 | 1997-02-27 | Lsi試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3353288B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004085469A (ja) * | 2002-08-28 | 2004-03-18 | Yamaha Corp | 半導体検査方法及び装置 |
JP2007255961A (ja) * | 2006-03-22 | 2007-10-04 | Yokogawa Electric Corp | Icテスタ |
JP2010043973A (ja) * | 2008-08-13 | 2010-02-25 | Yokogawa Electric Corp | 半導体試験装置 |
KR102599709B1 (ko) * | 2023-09-05 | 2023-11-08 | (주) 에이블리 | 반도체검사장비 핀 드라이버 장치 및 그 운용방법 |
-
1997
- 1997-02-27 JP JP04341597A patent/JP3353288B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004085469A (ja) * | 2002-08-28 | 2004-03-18 | Yamaha Corp | 半導体検査方法及び装置 |
JP2007255961A (ja) * | 2006-03-22 | 2007-10-04 | Yokogawa Electric Corp | Icテスタ |
JP2010043973A (ja) * | 2008-08-13 | 2010-02-25 | Yokogawa Electric Corp | 半導体試験装置 |
KR102599709B1 (ko) * | 2023-09-05 | 2023-11-08 | (주) 에이블리 | 반도체검사장비 핀 드라이버 장치 및 그 운용방법 |
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Publication number | Publication date |
---|---|
JP3353288B2 (ja) | 2002-12-03 |
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