JP2010043973A - 半導体試験装置 - Google Patents

Abstract

【課題】ＩＤＤＱ試験の全体に要する時間を短縮することができる半導体試験装置を提供する。
【解決手段】半導体試験装置１は、半導体デバイスの試験に用いられる試験パターンＰ１を発生するパターン発生部１０と、半導体デバイスの電源電流を測定する測定部２０とを備える。パターン発生部１０は、試験パターンＰ１の発生を停止した場合にその旨を示すトリガ信号Ｔｒ１を発生するトリガ発生回路１４を備えており、測定部１０は、半導体デバイスの静止電源電流を測定するために行うべき処理を示す処理情報であるデータパターンを記憶するシーケンスメモリ３２と、パターン発生部１０からトリガ信号Ｔｒ１を受信した場合にシーケンスメモリ３２に記憶されたデータパターンに応じた処理の実行を制御するシーケンス制御回路３１とを備える。
【選択図】図１

Description

本発明は、半導体デバイスの試験を行う半導体試験装置に関する。

半導体試験装置が行う試験の一種にＩＤＤＱ試験がある。このＩＤＤＱ試験は、半導体デバイスの静止電源電流（Ｉｄｄｑ）を測定して半導体デバイスの故障解析を行う試験である。例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補性金属酸化膜半導体）回路を備える半導体デバイスは、内部の論理状態が切り替わる瞬間に電源電流（Ｉｄｄ）が増加するが、論理状態が固定されているときには電源電流が殆ど流れないという性質を有する。かかる性質に着目し、ＩＤＤＱ試験では、試験パターンの発生を停止して半導体デバイスの内部の論理状態を固定したときの静止電源電流を測定し、測定結果が所定の電流値以上であるか否かを判定することにより半導体デバイスの良／不良の試験を行っている。

ＩＤＤＱ試験を開始するときには、半導体デバイスの内部の論理状態を固定するためにパターン発生部からの試験パターンの発生を停止し、測定部の測定レンジを切り替えた上で測定を行う必要がある。ここで、測定レンジの切り替えが必要になるのは、試験パターンを印加したときに流れる電源電流に比べて静止電源電流が極めて微小だからである。また、ＩＤＤＱ試験を終了するときには、測定部の測定レンジを元に戻すとともにパターン発生部からの試験パターンの発生を再開する必要がある。

尚、従来のＩＤＤＱ試験が可能な半導体試験装置の詳細については、例えば以下の特許文献１を参照されたい。
特開２００７−２５５９６１号公報

ところで、上述したＩＤＤＱ試験を実現するためには、パターン発生部から測定部に対して試験パターンの発生を停止した旨を通知する第１処理、測定部の測定レンジを変更する第２処理、測定部で静止電源電流を測定する第３処理、測定部の測定レンジを元に戻す第４処理、測定部からパターン発生部に対して静止電源電流の測定が完了した旨を通知する第５処理、及びパターン発生部で試験パターンの発生を再開する第６処理を順に行う必要がある。以上の処理をソフトウェア制御の下で行うと、第１〜第６処理の各々の処理時間が長くなるため、ＩＤＤＱ試験の全体に要する時間が長くなるという問題があった。

以上の処理をハードウェア制御により行えばＩＤＤＱ試験の全体に要する時間を短縮することができるとも考えられる。しかしながら、半導体デバイスの電源電流は試験パターンの発生を停止したときに瞬時に一定の電源電流（静止電源電流）になる訳ではなく、過渡状態を経た後に一定の電源電流（静止電源電流）になる。このため、上述の処理を単純にハードウェア制御で行っても、静止電源電流の測定タイミングが早すぎると正確な静止電源電流を測定することはできない。

ここで、試験パターンの発生を停止してから十分な待ち時間が経過した後に測定を行えば、静止電源電流を正確に測定することができる。しかしながら、このような待ち時間を設けてしまうと、ＩＤＤＱ試験に要する時間を短縮するためにＩＤＤＱ試験で必要な処理をハードウェア制御により行った意味が無くなってしまう。

本発明は上記事情に鑑みてなされたものであり、ＩＤＤＱ試験の全体に要する時間を短縮することができる半導体試験装置を提供することを目的とする。

上記課題を解決するために、本発明の半導体試験装置は、半導体デバイスの試験に用いられる試験パターン（Ｐ１）を発生するパターン発生部（１０）と、前記半導体デバイスの電源電流を測定する測定部（２０）とを備える半導体試験装置（１、２）において、前記パターン発生部は、前記試験パターンの発生を停止した場合にその旨を示す第１トリガ信号（Ｔｒ１）を発生する第１トリガ発生回路（１４）を備えており、前記測定部は、前記半導体デバイスの静止電源電流を測定するために行うべき処理を示す処理情報を記憶するメモリ（３２）と、前記パターン発生部から前記第１トリガ信号を受信した場合に前記メモリに記憶された前記処理情報に応じた処理の実行を制御する制御回路（３１）とを備えることを特徴としている。
この発明によると、パターン発生部で試験パターンの発生が停止されるとその旨を示す第１トリガ信号が第１トリガ発生回路から発生され、この第１トリガ信号が測定部で受信されるとメモリに記憶された半導体デバイスの静止電源電流を測定するために行うべき処理を示す処理情報に応じた処理の実行が制御回路によって制御される。
また、本発明の半導体試験装置は、前記測定部が、前記半導体デバイスの静止電源電流の測定を完了した場合にその旨を示す第２トリガ信号（Ｔｒ２）を発生する第２トリガ発生回路（２２）を備えており、前記パターン発生部は、前記測定部から前記第２トリガ信号を受信した場合に前記試験パターンの発生を再開することを特徴としている。
また、本発明の半導体試験装置は、前記測定部が、前記半導体デバイスの電源電流の測定レンジを制御する電流測定レンジ制御回路（３３）と、前記半導体デバイスの静止電源電流を測定する電流測定回路（３４）とを備えており、前記メモリに記憶される前記処理情報には、前記半導体デバイスの静止電源電流を測定するために行うべき処理として、前記電流測定レンジ制御回路での測定レンジの制御処理、及び前記電流測定回路での測定を所定のタイミングで実行させる測定処理が含まれることを特徴としている。
また、本発明の半導体試験装置は、前記測定処理が、前記電流測定回路での測定を所定の時間間隔で複数回に亘って行わせる処理であることを特徴としている。
また、本発明の半導体試験装置は、前記測定部が、測定された静止電源電流の判定を行う判定回路（４１）と、当該判定回路で異常判定された場合にその旨を示す第３トリガ信号（Ｔｒ３）を発生する第３トリガ発生回路（４２）とを備えており、前記パターン発生部は、前記測定部からの前記第３トリガ信号を受信した場合に、発生すべき試験パターンの初期化を行うことを特徴としている。
更に、本発明の半導体試験装置は、前記パターン発生部と前記測定部とを接続し、前記パターン発生部から前記測定部に前記第１トリガ信号を伝達する第１バス（Ｂ１）と、前記測定部と前記パターン発生部とを接続し、前記測定部から前記パターン発生部に前記第２トリガ信号を伝達する第２バス（Ｂ２）と、前記測定部と前記パターン発生部とを接続し、前記測定部から前記パターン発生部に前記第３トリガ信号を伝達する第３バス（Ｂ３）とを備えることを特徴としている。

本発明によれば、パターン発生部で試験パターンの発生を停止した場合にその旨を示す第１トリガ信号を第１トリガ発生回路で発生させ、この第１トリガ信号が測定部で受信された場合に、メモリに記憶された処理情報に応じた処理の実行を制御回路が制御しており、静止電源電流を測定するために行うべき処理がハードウェア処理のみによって順次実行されるため、上記の処理をソフトウェア処理により行う場合に比べてＩＤＤＱ試験の全体に要する時間を短縮することができるという効果がある。
また、半導体デバイスの静止電源電流の最適な測定タイミングを求めることができるため、余計な待ち時間を省くことができ、ＩＤＤＱ試験の全体に要する時間を更に短縮することができるという効果がある。
更に、静止電源電流を測定した結果に基づいて半導体デバイスの故障が検出された場合には、半導体デバイスの試験が速やかに終了し、故障の半導体デバイスに対して余計な試験が行われるのを防止することができるため、ＩＤＤＱ試験の全体に要する時間を更に短縮することができるという効果がある。

以下、図面を参照して本発明の実施形態による半導体試験装置について詳細に説明する。

〔第１実施形態〕
図１は、本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、バスＢ１（第１バス）及びバスＢ２（第２バス）を介して相互に接続されたパターン発生部１０と測定部２０とを備えており、パターン発生部１０からの試験パターンＰ１の発生を一時的に中断している間に測定部２０で半導体デバイス（図示省略）の静止電源電流（Ｉｄｄｑ）を測定してＩＤＤＱ試験を行う。

パターン発生部１０は、アドレス制御回路１１、試験パターンメモリ１２、アドレス比較回路１３、トリガ発生回路１４（第１トリガ発生回路）、及びトリガ検出回路１５を備えており、半導体デバイスの試験に用いる試験パターンＰ１を発生する。尚、試験パターンＰ１は、半導体デバイスに対するインターフェイスとして機能するピンエレクトロニクス（図示省略）に入力され、半導体デバイスに印加される試験信号を生成するために用いられる。

アドレス制御回路１１は、試験パターンメモリ１２に対してアドレスＡ１を出力し、試験パターンＰ１の発生及び停止を制御する。ここで、アドレス制御回路１１は、半導体試験装置１の動作を統括的に制御するテスタコントローラ（図示省略）からの制御信号に基づいてアドレスＡ１の出力又は停止を行う。また、アドレス比較回路１３から検出信号Ｄ１が出力された場合にはアドレスＡ１を停止し、トリガ検出回路１５から検出信号Ｄ２が出力された場合にはアドレスＡ１の発生を再開する。

試験パターンメモリ１２は、異なるアドレスが割り当てられた複数の記憶領域を有しており、試験パターンＰ１を発生するためのパターンを各々の記憶領域に記憶する。尚、試験パターンメモリ１２に記憶されるパターンは、不図示のテスタコントローラの制御の下で予め記憶される。アドレス比較回路１３は、不図示のテスタコントローラの制御の下で予め設定されたアドレス（試験パターンＰ１の発生を停止させるべきアドレス）とアドレス制御回路１１から出力されるアドレスＡ１とを比較し、これらが一致した場合に検出信号Ｄ１を出力する。

トリガ発生回路１４は、バスＢ１に接続されており、アドレス比較回路１３から検出信号Ｄ１が出力された場合にバスＢ１に対してトリガ信号Ｔｒ１（第１トリガ信号）を発生する。このトリガ信号Ｔｒ１は、パターン発生部１０において試験パターンＰ１の発生を停止した旨を示す信号である。トリガ検出回路１５は、バスＢ２に接続されており、バスＢ２を介して送信されてくるトリガ信号Ｔｒ２（詳細は後述する）を検出し、トリガ信号Ｔｒ２を検出した場合には、アドレス制御回路１１に対して検出信号Ｄ２を出力する。

測定部２０は、測定制御回路２１、トリガ発生回路２２（第２トリガ発生回路）、及びトリガ検出回路２３を備えており、不図示の半導体デバイスの電源電流を測定する。測定制御回路２１は、シーケンス制御回路３１（制御回路）、シーケンスメモリ３２（メモリ）、電流測定レンジ制御回路３３、電流測定回路３４、及び測定結果メモリ３５を備えており、半導体デバイスの静止電源電流を測定する上で必要な前処理、静止電源電流の測定処理、及び後処理の実行を制御する。ここで、上記の前処理及び後処理としては、例えば電源電流の測定レンジを変更する処理等が挙げられる。

シーケンス制御回路３１は、トリガ検出回路２３から検出信号Ｄ３が出力された場合に、シーケンスメモリ３２に記憶されたデータパターンに応じて、半導体デバイスの静止電源電流を測定するために行うべき処理（上述した前処理、測定処理、後処理等）の実行を制御する。尚、シーケンス制御回路３１は、シーケンスメモリ３２に対してアドレスＡ２を出力してデータパターンの読み出し制御を行う。シーケンスメモリ２３は、半導体デバイスの静止電源電流を測定するために行うべき情報（処理情報）であるデータパターンを記憶する。尚、テストパターンは、不図示のテスタコントローラの制御の下で予め記憶される。

図２は、本発明の第１実施形態において、シーケンスメモリ３２に記憶されるデータパターンの一例を示す図である。図２に示す通り、データパターンは複数のフィールドＦ１〜Ｆ３からなるデータであり、シーケンス制御回路３１に読み出される順（シーケンス制御回路３１で行われる制御順）にシーケンスメモリ３２に記憶される。データパターンのフィールドＦ１には測定部２０で行われるべき処理を示す情報が格納され、フィールドＦ２にはその処理で用いられる処理パラメータが格納され、フィールドＦ３には必要に応じてその処理の処理オプションが格納される。尚、図２に示す通り、フィールドＦ３には複数の処理オプションを格納することができる。

図２に示す例において、シーケンスメモリ３２のアドレス「０ｘ００」に記憶されたデータパターンのフィールドＦ１には、電流測定レンジを変更すべき処理であることを示す情報である「電流測定レンジ変更処理」が格納されている。また、同アドレスのフィールドＦ２には、電流測定レンジをｒ１からｒ２に変更すべきことを示す処理パラメータである「ｒ１→ｒ２」が格納されている。更に、同アドレスのフィールドＦ３には、バスＢ１を介してトリガ信号Ｔｒ１が入力されたときに電流測定レンジの変更を行うべきことを示す処理オプションである「トリガ信号Ｔｒ１により実行」が格納されている。

電流測定レンジ制御回路３３は、シーケンス制御回路３１から出力される制御信号Ｃ１に基づいて、不図示のピンエレクトロニクスにおける電流測定レンジを制御する電流測定レンジ制御信号Ｒ１を出力する。電流測定回路３４は、シーケンス制御回路３１から出力される制御信号Ｃ２に基づいて、不図示のピンエレクトロニクスから出力される電流測定値Ｍ１を測定（サンプリング）する。測定結果メモリ３５は、電流測定回路３４で測定された測定結果を記憶するものであり、例えばリングバッファを用いることができる。

トリガ発生回路２２は、バスＢ２に接続されており、シーケンス制御回路３１から終了信号Ｅ１が出力された場合に、バスＢ２に対してトリガ信号Ｔｒ２（第２トリガ信号）を発生する。このトリガ信号Ｔｒ２は、測定部２０において静止電源電流の測定が完了した旨を示す信号である。トリガ検出回路２３は、バスＢ１に接続されており、バスＢ１を介して送信されてくるトリガ信号Ｔｒ１を検出し、トリガ信号Ｔｒ１を検出した場合にはシーケンス制御回路３１に対して検出信号Ｄ３を出力する。

次に、上記構成における半導体試験装置１の動作について説明する。図３は、本発明の第１実施形態による半導体試験装置の動作を説明するためのタイミングチャートである。半導体デバイスの試験の開始に先立ち、まず不図示のテスタコントローラの制御の下で、パターン発生部１０及び測定部２０の各々に対して初期設定が行われる。具体的には、パターン発生部１０については、試験パターンＰ１を発生するためのパターンが試験パターンメモリ１２に記憶されるとともに、試験パターンＰ１の発生を停止させるべきアドレスがアドレス比較回路１３に設定される。尚、ここでアドレス比較回路１３にはアドレス「ａ５」が設定されたとする。

また、測定部２０については、データパターンがシーケンスメモリ３２に記憶される。ここで、図２に示すデータパターンがシーケンスメモリ３２に記憶されると、シーケンス制御回路３２は、アドレスＡ２として最初のアドレス「０ｘ００」を出力し、このアドレスで特定されるシーケンスメモリ３２の記憶領域に記憶されたデータパターンを読み出して解析を行う。かかる解析によって、シーケンス制御回路３１は、最初に行うべき制御が、トリガ信号Ｔｒ１が入力されたときに電流測定レンジを「ｒ１」から「ｒ２」に変更させる制御であると判定する。

以上の初期設定が終了すると、不図示のテスタコントローラからパターン発生部１０のアドレス制御回路１１に対して制御信号が出力されて半導体デバイスの試験が開始される。テスタコントローラからの制御信号により、アドレス制御回路１１からアドレスＡ１の出力が開始される。アドレス制御回路１１から出力されたアドレスＡ１は試験パターンメモリ１２に入力され、そのアドレスＡ１で特定される記憶領域に記憶されたパターンが読み出されて試験パターンＰ１として不図示のピンエレクトロニクスに出力される。

また、アドレス制御回路１１から出力されたアドレスＡ１はアドレス比較回路１３にも入力され、アドレス比較回路１３において予め設定されたアドレス「ａ５」との比較が行われる。この比較結果が不一致の間は、アドレス制御回路１１から順次インクリメントされたアドレスＡ１が出力され、その度に試験パターンメモリ１２からは試験パターンＰ１が出力される。

いま、図３に示す通り、アドレス制御回路１１からアドレスＡ１としてアドレス「ａ５」が出力されたとすると（時刻ｔ１）、アドレス比較回路１３の比較結果が一致してアドレス比較回路１３からは検出信号Ｄ１が出力される。この検出信号Ｄ１はアドレス制御回路１１に入力されてアドレス制御回路１１からのアドレスＡ１の出力が停止され、試験パターンメモリ１２からの試験パターンＰ１が停止状態になる（時刻ｔ２）。これにより、半導体デバイスの内部の論理状態が固定されて電源電流が減少する。

また、アドレス比較回路１３からの検出信号Ｄ１はトリガ発生回路１４にも入力されてトリガ発生回路１４からはトリガ信号Ｔｒ１が出力される（時刻ｔ３）。このトリガ信号Ｔｒ１はバスＢ１を介して測定部２０のトリガ検出回路２３に入力され、トリガ検出回路２３からシーケンス制御回路３１に対して検出信号Ｄ３が出力される。検出信号Ｄ３が入力されると、シーケンス制御回路３１は、先に解析を行って得ている最初に行うべき制御を実行する。具体的には、電流測定レンジ制御回路３３に対して制御信号Ｃ１を出力して電流測定レンジを「ｒ１」から「ｒ２」に変更させる制御を実行する（時刻ｔ４）。

上記の電流測定レンジ制御回路３３に対する制御信号Ｃ１の出力と同時に、シーケンス制御回路３１からシーケンスメモリ３２に対してインクリメントされたアドレス「０ｘ０１」がアドレスＡ２として出力される。これにより、そのアドレスで特定されるシーケンスメモリ３２の記憶領域に記憶されたデータパターンが読み出されて解析が行われる。図２に示す例においては、シーケンス制御回路３１は、次に行うべき処理が時間Ｔ３の間の待ち処理（ウェイト）であると判定する。

上記の待ち処理を開始してから時間Ｔ３が経過すると、シーケンス制御回路３１からシーケンスメモリ３２に対してインクリメントされたアドレス「０ｘ０２」がアドレスＡ２として出力される（時刻ｔ５）。これにより、そのアドレスで特定されるシーケンスメモリ３２の記憶領域に記憶されたデータパターンが読み出されて解析が行われる。図２に示す例では、シーケンス制御回路３１は、次に行うべき処理が静止源原電流の測定を１回実行する処理であると判定する。これにより、シーケンス制御回路３１から電流測定回路３４に対して制御信号Ｃ２が出力され、不図示のピンエレクトロニクスから出力される電流測定値Ｍ１が測定（サンプリング）される（時刻ｔ６）。電流測定回路３４で測定された測定結果は測定結果メモリ３５に記憶される。

以上の処理を終えると、シーケンス制御回路３１からシーケンスメモリ３２に対してインクリメントされたアドレス「０ｘ０３」がアドレスＡ２として出力される（時刻ｔ７）。これにより、そのアドレスで特定されるシーケンスメモリ３２の記憶領域に記憶されたデータパターンが読み出されて解析が行われる。図２に示す例では、シーケンス制御回路３１は、次に行うべき処理が電流測定レンジを「ｒ２」から「ｒ１」に変更させる処理であり、その処理を実行した後にトリガ信号Ｔｒ２を出力すれば処理終了であると判定する。

これにより、シーケンス制御回路３１から電流測定レンジ制御回路３３に対して制御信号Ｃ１が出力されて電流測定レンジが「ｒ２」から「ｒ１」に変更される（時刻ｔ８）。その後に、シーケンス制御回路３１からトリガ発生回路２２に対して終了信号Ｅ１が出力されてトリガ発生回路２２からトリガ信号Ｔｒ２が出力される（時刻ｔ９）。尚、シーケンスメモリ３２から処理終了を含むデータパターンが読み出されているため、シーケンス制御回路３１からシーケンスメモリ３２に出力されるアドレスＡ２は「０ｘ００」に初期化される。

上記のトリガ信号Ｔｒ２はバスＢ２を介してパターン発生部１０のトリガ検出回路１５に入力され、トリガ検出回路１５からアドレス制御回路１１に対して検出信号Ｄ２が出力される。これにより、アドレス制御回路１１からアドレスＡ１の出力が再開されて試験パターンメモリ１２からの試験パターンＰ１の発生が再開される（時刻ｔ１０）。尚、アドレス制御回路１１から出力されるアドレスＡ１が、アドレス比較回路１３に設定されたアドレス「ａ５」になる度に以上の動作が繰り返される。

以上の通り、本実施形態では、試験パターンＰ１の発生を停止した旨を示すトリガ信号Ｔｒ１を出力するトリガ発生回路１４をパターン発生部１０に設けるとともに、半導体デバイスの静止電源電流を測定するために行うべき処理を示すデータパターンを記憶するシーケンスメモリ３２と、パターン発生部１０からのトリガ信号Ｔｒ１を受信した場合にシーケンスメモリ３２に記憶されたデータパターンに応じた処理の実行を制御するシーケンス制御回路３１とを測定部２０に設けており、パターン発生部１０における試験パターンＰ１の停止後のＩＤＤＱ試験のための一連の処理がハードウェア処理のみによって順次実行される。このため、ＩＤＤＱ試験のための一連の処理をソフトウェア処理により行う場合に比べてＩＤＤＱ試験の全体に要する時間を短縮することができる。

また、ＩＤＤＱ試験を完了した場合にその旨を示すトリガ信号Ｔｒ２を発生するトリガ発生回路２２を測定部２０に設け、測定部２０からのトリガ信号Ｔｒ２を受信した場合にパターン発生部１０が試験パターンＰ１の発生を再開しており、ＩＤＤＱ試験後の処理もハードウェア処理のみによって実行される。このため、ＩＤＤＱ試験後の処理をソフトウェア処理により行う場合に比べてＩＤＤＱ試験の全体に要する時間を短縮することができる。

〔第２実施形態〕
次に、本発明の第２実施形態による半導体試験装置について説明する。本実施形態の半導体試験装置は、図１に示す第１実施形態による半導体試験装置１と同じ構成であるが、シーケンスメモリ３２に記憶されるデータパターンが図２に示すものとは相違しており、半導体デバイスの静止電源電流の最適な測定タイミングを求めてＩＤＤＱ試験の全体に要する時間を更に短縮するものである。

図４は、本発明の第２実施形態において、シーケンスメモリ３２に記憶されるデータパターンの一例を示す図である。図４に示す通り、本実施形態で用いられるデータパターンも３つのフィールドＦ１〜Ｆ３からなり、シーケンス制御回路３１に読み出される順（シーケンス制御回路３１で行われる制御順）にシーケンスメモリ３２に記憶される。図４に示すデータパターンは、図２中のアドレス「０ｘ００」，「０ｘ０１」，「０ｘ０３」に記憶されていたデータパターンをそれぞれ「０ｘ０１」，「０ｘ０２」，「０ｘ０４」に記憶し、新たなデータパターンをシーケンスメモリ３２のアドレス「０ｘ００」，「０ｘ０３」，「０ｘ０５」に記憶したものである。尚、図４中のアドレス「０ｘ０４」に記憶されたデータパターンでは、図２中のアドレス「０ｘ０３」に記憶されたデータパターンのフィールドＦ３に格納された「処理終了」が省略されている。

シーケンスメモリ３２のアドレス「０ｘ００」に記憶された新たなデータパターンのフィールドＦ１には、電流測定を実行すべき旨を示す情報である「電流測定実行」が格納されており、フィールドＦ２には測定回数が無限であり、測定間隔がＴ１であることを示す処理パラメータである「測定回数：エンドレス」及び「測定間隔：Ｔ１」が格納されている。また、アドレス「０ｘ０３」に記憶された新たなデータパターンのフィールドＦ１には、電流測定を停止すべき旨を示す情報である「電流測定停止」が格納されている。更に、アドレス「０ｘ０５」に記憶された新たなデータパターンのフィールドＦ１には、測定部２０で行われるべき処理を示す情報は格納されていない（エンプティ）。

次に、本発明の第２実施形態による半導体試験装置の動作について説明する。図５は、本発明の第２実施形態による半導体試験装置の動作を説明するためのタイミングチャートである。半導体デバイスの試験の開始に先立ち、不図示のテスタコントローラの制御の下で、第１実施形態と同様の初期設定がパターン発生部１０及び測定部２０の各々に対して行われる。

つまり、パターン発生部１０については、試験パターンＰ１を発生するためのパターンが試験パターンメモリ１２に記憶されるとともに、試験パターンＰ１の発生を停止させるべきアドレスがアドレス比較回路１３に設定される。尚、アドレス比較回路１３には、第１実施形態と同様に、アドレス「ａ５」が設定されたとする。また、測定部２０については、データパターンがシーケンスメモリ３２に記憶される。

ここで、図５に示すデータパターンがシーケンスメモリ３２に記憶されると、シーケンス制御回路３２は、アドレスＡ２として最初のアドレス「０ｘ００」を出力し、このアドレスで特定されるシーケンスメモリ３２の記憶領域に記憶されたデータパターンを読み出して解析を行う。かかる解析によって、シーケンス制御回路３１は、最初に行うべき制御が、測定間隔Ｔ１で電源電流の測定を繰り返し実行する処理であると判断する。

図４に示す通り、アドレス「０ｘ００」に格納されたデータパターンにはフィールドＦ３に処理オプションが格納されていない。このため、シーケンス制御回路３１から電流測定回路３４に対して即座に制御信号Ｃ２が出力され、不図示のピンエレクトロニクスから出力される電流測定値Ｍ１の測定（サンプリング）が開始される。以後、時間Ｔ１が経過する度に制御信号Ｃ２が出力されて順次電流測定値Ｍ１の測定が行われる。尚、電流測定回路３４で測定された測定結果は測定結果メモリ３５に記憶される。

次に、シーケンス制御回路３１からシーケンスメモリ３２に対してインクリメントされたアドレス「０ｘ０１」がアドレスＡ２として出力される。これにより、そのアドレスで特定されるシーケンスメモリ３２の記憶領域に記憶されたデータパターンが読み出されて解析が行われる。図４に示す例では、シーケンス制御回路３１は、次に行うべき処理が、トリガ信号Ｔｒ１が入力されたときに電流測定レンジを「ｒ１」から「ｒ２」に変更させる制御であると判定する。

以上の初期設定が終了すると、不図示のテスタコントローラからパターン発生部１０のアドレス制御回路１１に対して制御信号が出力されて半導体デバイスの試験が開始される。つまり、テスタコントローラからの制御信号によって、アドレス制御回路１１からアドレスＡ１の出力が開始され、そのアドレスＡ１に応じた試験パターンＰ１が試験パターンメモリ１２から出力されるとともに、アドレス比較回路１３においてアドレス制御回路１１からのアドレスＡ１と予め設定されたアドレス「ａ５」との比較が行われる。

いま、アドレス制御回路１１からアドレスＡ１としてアドレス「ａ５」が出力されたとすると、アドレス比較回路１３から検出信号Ｄ１が出力されてアドレス制御回路１１からのアドレスＡ１の出力が停止されて試験パターンメモリ１２からの試験パターンＰ１が停止状態になる（時刻ｔ１１）。これにより、半導体デバイスの内部の論理状態が固定され、電源電流が減少する（過渡状態）。

また、アドレス比較回路１３からの検出信号Ｄ１はトリガ発生回路１４にも入力されてトリガ発生回路１４からはトリガ信号Ｔｒ１が出力される（時刻ｔ１２）。このトリガ信号Ｔｒ１はバスＢ１を介して測定部２０のトリガ検出回路２３に入力され、トリガ検出回路２３からシーケンス制御回路３１に対して検出信号Ｄ３が出力される。検出信号Ｄ３が入力されると、シーケンス制御回路３１は、先に解析を行って得ている次に行うべき制御を実行する。具体的には、電流測定レンジ制御回路３３に対して制御信号Ｃ１を出力して電流測定レンジを「ｒ１」から「ｒ２」に変更させる制御を実行する（時刻ｔ１３）。

上記の電流測定レンジ制御回路３３に対する制御信号Ｃ１の出力と同時に、シーケンス制御回路３１からシーケンスメモリ３２に対してインクリメントされたアドレス「０ｘ０２」がアドレスＡ２として出力される。これにより、そのアドレスで特定されるシーケンスメモリ３２の記憶領域に記憶されたデータパターンが読み出されて解析が行われる。図４に示す例においては、シーケンス制御回路３１は、次に行うべき処理が時間Ｔ３の間の待ち処理（ウェイト）であると判定する。

上記の待ち処理を開始してから時間Ｔ３が経過すると、シーケンス制御回路３１からシーケンスメモリ３２に対してインクリメントされたアドレス「０ｘ０３」がアドレスＡ２として出力される。これにより、そのアドレスで特定されるシーケンスメモリ３２の記憶領域に記憶されたデータパターンが読み出されて解析が行われる。図４に示す例では、シーケンス制御回路３１は、次に行うべき処理が静止源原電流の測定を停止させる処理であると判定する。これにより、シーケンス制御回路３１から電流測定回路３４に対する制御信号Ｃ２が停止されて電流測定回路３４での測定が停止される（時刻ｔ１４）。

以上の処理を終えると、シーケンス制御回路３１からシーケンスメモリ３２に対してインクリメントされたアドレス「０ｘ０４」がアドレスＡ２として出力される。これにより、そのアドレスで特定されるシーケンスメモリ３２の記憶領域に記憶されたデータパターンが読み出されて解析が行われる。図４に示す例では、シーケンス制御回路３１は、次に行うべき処理が電流測定レンジを「ｒ２」から「ｒ１」に変更させる処理であり、その制御を実行した後にトリガ信号Ｔｒ２を出力する処理であると判定する。

これにより、シーケンス制御回路３１から電流測定レンジ制御回路３３に対して制御信号Ｃ１が出力されて電流測定レンジが「ｒ２」から「ｒ１」に変更される（時刻ｔ１５）。その後に、シーケンス制御回路３１からトリガ発生回路２２に対して終了信号Ｅ１が出力されてトリガ発生回路２２からトリガ信号Ｔｒ２が出力される（時刻ｔ１６）。次いで、シーケンス制御回路３１からシーケンスメモリ３２に対してインクリメントされたアドレス「０ｘ０５」がアドレスＡ２として出力される。

これにより、そのアドレスで特定されるシーケンスメモリ３２の記憶領域に記憶されたデータパターンが読み出されて解析が行われる。図４に示す例では、アドレス「０ｘ０５」に記憶されたデータパターンのフィールドＦ１には測定部２０で行われるべき処理を示す情報が格納されていないため、シーケンス制御回路３１は、シーケンスメモリ３２のアドレス「０ｘ０５」にデータパターンが格納されるのを待つ。

上記のトリガ信号Ｔｒ２はバスＢ２を介してパターン発生部１０のトリガ検出回路１５に入力され、トリガ検出回路１５からアドレス制御回路１１に対して検出信号Ｄ２が出力される。これにより、アドレス制御回路１１からアドレスＡ１の出力が再開されて試験パターンメモリ１２からの試験パターンＰ１の発生が再開される（時刻ｔ１７）。

以上の処理によって得られた測定結果を測定結果メモリ３５から読み出すと、図５に示す測定値が得られる。この測定値を参照すると、試験パターンＰ１が停止された時刻ｔ１１以降から一定の期間（過渡状態の期間）は測定値が徐々に減少しており、その期間が経過すると値が一定になることが分かる。測定値が一定になった定常状態においてはどのタイミングで測定してもほぼ同じ値が得られる。このため、測定値が減少が収まって一定の値になるタイミングに極力近いタイミングを半導体デバイスの静止電源電流の最適な測定タイミングとして求めることができる。かかる測定タイミングで測定を行えば、余計な待ち時間がないため、ＩＤＤＱ試験の全体に要する時間を更に短縮することができる。

尚、上述した最適な測定タイミングは、例えばテスタコントローラが測定結果メモリ３５に記憶された測定値を読み出して自動的に求めても良く、或いはユーザの指示によって測定結果メモリ３５に記憶された測定値を読み出し、ユーザの判断で求めても良い。また、最適な測定タイミングが得られた場合には、例えばテスタコントローラがデータパターンを自動的に更新しても良く、或いはユーザが試験プログラムの書き換えを行うことで更新しても良い。

〔第３実施形態〕
図６は、本発明の第３実施形態による半導体試験装置の要部構成を示すブロック図である。図６に示す通り、本実施形態の半導体試験装置２は、パターン発生部１０と測定部２９とを相互に接続する新たなバスＢ３（第３バス）が追加されて、パターン発生部１０にトリガ検出回路４０が追加され、測定部２０に測定結果判定回路４１（判定回路）及びトリガ発生回路４２（第３トリガ発生回路）が追加された構成であり、ＩＤＤＱ試験結果から半導体デバイスの故障を検出した場合には、試験を速やかに終了させることによりＩＤＤＱ試験の全体に要する時間を更に短縮するものである。

パターン発生部１０に新たに設けられたトリガ検出回路４０は、バスＢ３に接続されており、バスＢ３を介して送信されてくるトリガ信号Ｔｒ３（詳細は後述する）を検出し、トリガ信号Ｔｒ３を検出した場合には、アドレス制御回路１１に対して検出信号Ｄ４を出力する。尚、この検出信号Ｄ４が入力された場合には、アドレス制御回路１１は、初期化を行った上でアドレスＡ１を出力する。

測定部２０の測定制御回路２１内に設けられた測定結果判定回路４１は、電流測定回路３４から出力される測定結果から半導体デバイスが故障しているか否かを判定する。具体的には、測定結果を所定の閾値とを比較して測定結果が閾値よりも大きければ、故障を示す判定信号Ｊ１を出力する。この判定信号Ｊ１はシーケンス制御回路３１及びトリガ発生回路４２に出力される。トリガ発生回路４２は、バスＢ３に接続されており、測定結果判定回路４１から判定信号Ｊ１が出力された場合にバスＢ３に対してトリガ信号Ｔｒ３（第３トリガ信号）を発生する。このトリガ信号Ｔｒ３は、半導体デバイスの故障を検出した旨を示す信号である。

次に、上記構成における半導体試験装置２の動作について説明する。半導体デバイスの試験の開始に先立ち、不図示のテスタコントローラの制御の下で、第１実施形態と同様の初期設定がパターン発生部１０及び測定部２０の各々に対して行われる。つまり、パターン発生部１０については、試験パターンＰ１を発生するためのパターンが試験パターンメモリ１２に記憶されるとともに、試験パターンＰ１の発生を停止させるべきアドレスがアドレス比較回路１３に設定される。測定部２０については、データパターンがシーケンスメモリ３２に記憶される。ここで、シーケンスメモリ３２には図２に示すデータパターンが記憶されるものとする。本実施形態では、以上の初期設定に加えて、不図示のテスタコントローラの制御の下で、半導体デバイスが故障しているか否かを判定する閾値が測定結果判定回路４１に設定される。

以上の初期設定が終了すると、不図示のテスタコントローラからパターン発生部１０のアドレス制御回路１１に対して制御信号が出力されて、第１実施形態と同様に半導体デバイスの試験が開始される。第１実施形態と同様に、試験パターンＰ１が停止状態になってパターン発生部１０からのトリガ信号Ｔｒ１がバスＢ１を介して測定部２０に入力されると、シーケンスメモリ３２に記憶されたデータパターンに基づいてシーケンス制御回路２１により電流測定レンジが変更された上で、電流測定回路３４により電流測定値Ｍ１の測定が行われる。

この測定結果は、測定結果メモリ３２に記憶されるとともに測定結果判定回路４１に出力され、測定結果判定回路４１に設定された閾値と比較される。ここで、測定結果が閾値よりも大きい場合には、測定結果判定回路４１からシーケンス制御回路３１及びトリガ発生回路４２に対して判定信号Ｊ１が出力される。この判定信号Ｊ１が入力されると、シーケンス制御回路３１は、アドレスＡ２及び制御信号Ｃ１，Ｃ２を停止し、一連の静止電源測定に係る処理を停止する。

また、判定信号Ｊ１がトリガ発生回路４２に入力されるとトリガ発生回路４２からはトリガ信号Ｔｒ３が出力される。このトリガ信号Ｔｒ３はバスＢ３を介してパターン発生部１０のトリガ検出回路４０に入力され、トリガ検出回路４０からアドレス制御回路１１に対して検出信号Ｄ４が出力される。検出信号Ｄ４が入力されると、アドレス制御回路１１は初期化を行った上でアドレスＡ１を出力する。これにより、パターン発生部１０からは初期状態の試験パターンＰ１が出力される。

以上の通り、本実施形態では、半導体デバイスの静止電源電流の測定を行っている最中に、得られた測定結果に基づいて半導体デバイスが故障しているか否かを判定し、故障していると判定した場合には、バスＢ３を介してその旨をパターン発生部１０に通知して試験を速やかに終了させている。これにより、故障の半導体デバイスに対して余計な試験が行われるのを防止することができるため、ＩＤＤＱ試験の全体に要する時間を更に短縮することができる。

以上、本発明の一実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、パターン発生部１０と測定部２０との間でバスＢ１〜Ｂ３を介してトリガ信号Ｔｒ１〜Ｔｒ３の通知を行っていたが、トリガ信号Ｔｒ１〜Ｔｒ３の通知はバス以外の信号線によって行うことも可能である。また、本発明は、半導体メモリを試験するメモリテスタ、半導体論理回路を試験するロジックテスタ、ＬＣＤ（Liquid Crystal Display：液晶表示ディスプレイ）の駆動ドライバを試験するトライバテスタ等の各種の半導体試験装置に適用することも可能である。

本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。 本発明の第１実施形態において、シーケンスメモリ３２に記憶されるデータパターンの一例を示す図である。 本発明の第１実施形態による半導体試験装置の動作を説明するためのタイミングチャートである。 本発明の第２実施形態において、シーケンスメモリ３２に記憶されるデータパターンの一例を示す図である。 本発明の第２実施形態による半導体試験装置の動作を説明するためのタイミングチャートである。 本発明の第３実施形態による半導体試験装置の要部構成を示すブロック図である。

符号の説明

１，２ 半導体試験装置
１０ パターン発生部
１４ トリガ発生回路
２０ 測定部
２２ トリガ発生回路
３１ シーケンス制御回路
３２ シーケンスメモリ
３３ 電流測定レンジ制御回路
３４ 電流測定回路
４１ 測定結果判定回路
４２ トリガ発生回路
Ｂ１〜Ｂ３ バス
Ｐ１ 試験パターン
Ｔｒ１ トリガ信号
Ｔｒ２ トリガ信号
Ｔｒ３ トリガ信号

Claims (6)

1. 半導体デバイスの試験に用いられる試験パターンを発生するパターン発生部と、前記半導体デバイスの電源電流を測定する測定部とを備える半導体試験装置において、
   前記パターン発生部は、前記試験パターンの発生を停止した場合にその旨を示す第１トリガ信号を発生する第１トリガ発生回路を備えており、
   前記測定部は、前記半導体デバイスの静止電源電流を測定するために行うべき処理を示す処理情報を記憶するメモリと、前記パターン発生部から前記第１トリガ信号を受信した場合に前記メモリに記憶された前記処理情報に応じた処理の実行を制御する制御回路とを備える
   ことを特徴とする半導体試験装置。
2. 前記測定部は、前記半導体デバイスの静止電源電流の測定を完了した場合にその旨を示す第２トリガ信号を発生する第２トリガ発生回路を備えており、
   前記パターン発生部は、前記測定部から前記第２トリガ信号を受信した場合に前記試験パターンの発生を再開する
   ことを特徴とする請求項１記載の半導体試験装置。
3. 前記測定部は、前記半導体デバイスの電源電流の測定レンジを制御する電流測定レンジ制御回路と、
   前記半導体デバイスの静止電源電流を測定する電流測定回路とを備えており、
   前記メモリに記憶される前記処理情報には、前記半導体デバイスの静止電源電流を測定するために行うべき処理として、前記電流測定レンジ制御回路での測定レンジの制御処理、及び前記電流測定回路での測定を所定のタイミングで実行させる測定処理が含まれる
   ことを特徴とする請求項２記載の半導体試験装置。
4. 前記測定処理は、前記電流測定回路での測定を所定の時間間隔で複数回に亘って行わせる処理であることを特徴とする請求項３記載の半導体試験装置。
5. 前記測定部は、測定された静止電源電流の判定を行う判定回路と、当該判定回路で異常判定された場合にその旨を示す第３トリガ信号を発生する第３トリガ発生回路とを備えており、
   前記パターン発生部は、前記測定部からの前記第３トリガ信号を受信した場合に、発生すべき試験パターンの初期化を行う
   ことを特徴とする請求項２から請求項４の何れか一項に記載の半導体試験装置。
6. 前記パターン発生部と前記測定部とを接続し、前記パターン発生部から前記測定部に前記第１トリガ信号を伝達する第１バスと、
   前記測定部と前記パターン発生部とを接続し、前記測定部から前記パターン発生部に前記第２トリガ信号を伝達する第２バスと、
   前記測定部と前記パターン発生部とを接続し、前記測定部から前記パターン発生部に前記第３トリガ信号を伝達する第３バスと
   を備えることを特徴とする請求項５記載の半導体試験装置。

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