JP2005156183A - スキャンテスト回路 - Google Patents

Abstract

【課題】 簡易かつ安価に実動作速度スキャンテストを実行することが可能なスキャンテスト回路を提供する。
【解決手段】 本発明の実施の一形態に係るスキャンテスト回路は、順序回路と、スキャンテスト対象のパスに含まれる組合せ回路との間に挿入接続され、上記順序回路から出力されるスキャンデータを当該順序回路外部において任意のタイミングで正転及び反転させる正転／反転制御回路を備えているものである。
【選択図】 図１

Description

本発明は、半導体集積回路のテスト回路に係り、特に、半導体集積回路のスキャンテストをその回路の実動作速度において行うスキャンテスト（At-Speed Scan Test）回路に関する。

半導体集積回路のチップ製造工程における故障や不具合を検出する手段として、半導体集積回路のテストをその回路の実動作速度において行う実動作速度テストの重要性が高まっており、特に、故障検出率を容易に向上させられるスキャンテストにおいて実動作速度テストを実行できれば、チップ製造工程における故障や不具合を相当の確率で検出することができる。

従来の技術において実動作速度スキャンテストを実現する上で最も実用的なスキャンテスト回路の一つは、２相クロック式順序回路を用いて構成したスキャンテスト回路である。

しかし、２相クロック式順序回路により構成したスキャンテスト回路の場合、スキャンシフト時、即ち、スキャンクロックパルスの立ち上がり時に、スキャンテスト対象のパスに含まれる組合せ回路に順序回路から１サイクル前のデータと同一のデータが入力されると、実動作速度スキャンテストが成立しない。

即ち、順序回路から組合せ回路に、１サイクル前から同一のデータが入力されているため、クロック動作を高速化して、解析対象であるパスにおける信号伝播を実動作速度で解析しようとしても、２サイクル分の時間内に適正な値の出力が組合せ回路の出力ノードに到達すれば、見かけ上、テストに合格と判定されてしまうからである。

従って、２相クロック式順序回路を用いて構成した従来のスキャンテスト回路では、正しいテスト結果が得られない場合があるという問題点がある。

従来の技術において実動作速度スキャンテストを実現できる可能性のある他のスキャンテスト回路は、１相クロック式順序回路を用いて構成したスキャンテスト回路である。

図５は、１相クロック式順序回路を用いて構成した従来のスキャンテスト回路のブロック図である。尚、図５においては、それぞれ１段の組合せ回路を含む３列の構成部分のみを示している。

１相クロック式順序回路を用いて構成した従来のスキャンテスト回路は、縦続接続された第１の順序回路Ｓ１，第１の組合せ回路Ｃ１及び第２の順序回路Ｓ２と、縦続接続された第３の順序回路Ｓ３，第２の組合せ回路Ｃ２及び第４の順序回路Ｓ４と、縦続接続された第５の順序回路Ｓ５，第３の組合せ回路Ｃ３及び第６の順序回路Ｓ６とにより構成されている。

そして、第２列の先頭に配置された第３の順序回路Ｓ３のスキャン入力ＴＩには、第１列の先頭に配置された第１の順序回路Ｓ１の出力Ｑ又は反転出力ＱＮが入力され、第３列の先頭に配置された第５の順序回路Ｓ５のスキャン入力ＴＩには、第２列の先頭に配置された第３の順序回路Ｓ３の出力Ｑ又は反転出力ＱＮが入力されている。

尚、図５においては、一例として、第３の順序回路Ｓ３，第５の順序回路Ｓ５のスキャン入力ＴＩに、第１の順序回路Ｓ１，第３の順序回路Ｓ３の反転出力ＱＮが入力されている場合が示されている。

また、図５の例では、第３の順序回路Ｓ３の出力Ｑが第１の組合せ回路Ｃ１に入力され、第５の順序回路Ｓ５の出力Ｑが第２の組合せ回路Ｃ２に入力されている。

図６は、１相クロック式順序回路を用いて構成した従来のスキャンテスト回路におけるスキャンクロックのタイミングチャートである。

上記従来のスキャンテスト回路におけるスキャンテストでは、スキャンクロック（Scan Clock）の立ち上がりエッジにおけるスキャンシフト（Scan Shift）のタイミングにおいて、シフトデータ入出力ポートＩ／Ｏから第１の順序回路Ｓ１，第３の順序回路Ｓ３，第５の順序回路Ｓ５にシフトデータをそれぞれ設定し、第１の順序回路Ｓ１，第３の順序回路Ｓ３，第５の順序回路Ｓ５から第１の組合せ回路Ｃ１，第２の組合せ回路Ｃ２，第３の組合せ回路Ｃ３へ、シフトデータに対応するスキャンデータが入力されるようにする。

そして、その結果として第１の組合せ回路Ｃ１，第２の組合せ回路Ｃ２，第３の組合せ回路Ｃ３から出力される出力データを、スキャンクロックの後続の周期の立ち上がりエッジにおいて第２の順序回路Ｓ２，第４の順序回路Ｓ４，第６の順序回路Ｓ６によりキャプチャ（Capture）することにより、第１の組合せ回路Ｃ１，第２の組合せ回路Ｃ２，第３の組合せ回路Ｃ３の動作を評価する。

以上のように、１相クロック式順序回路を用いて構成したスキャンテスト回路が、これまでにいくつか提案されている（例えば、特許文献１参照。）。
特開２００２−２８９７７６号公報

しかし、１相クロック式順序回路を用いてスキャンテスト回路を構成した場合には、スキャンテストの際に順序回路に供給されるスキャンクロックとしてシステムクロックのスキャンモードを用いるため、スキャンクロックの周期、即ち、図６における期間Ａ，Ｂ，Ｃは常に一定（例えば、３０ns）である。

従って、実動作速度スキャンテストを実現するためには、スキャンクロックの周波数を高周波数にするしか方法が無い。

但し、スキャンクロックの周波数を高周波数にしたとしても、実動作速度スキャンテストを実現するためには、さらに、シフトデータ入出力ポートＩ／Ｏからシフトデータを高速に設定する必要もある。

ところが、このシフトデータの設定のためにスキャンテストに用いられるテスタのうち、テスト対象の半導体集積回路の実動作速度におけるクロック周波数と同等の高周波数の動作クロック周波数を有するものは非常に高価である。

そのため、従来は、実動作速度のスキャンテスト回路の実用化は困難であると考えられていた。

本発明の目的は、簡易かつ安価に実動作速度スキャンテストを実行することが可能なスキャンテスト回路を提供することである。

本発明の実施の一形態に係るスキャンテスト回路の基本構成によれば、順序回路と、スキャンテスト対象のパスに含まれる組合せ回路との間に挿入接続され、上記順序回路から出力されるスキャンデータを当該順序回路外部において任意のタイミングで正転及び反転させる正転／反転制御回路を備えていることを特徴とする。

本発明の実施の一形態に係るスキャンテスト回路の具体的構成によれば、観測しようとする出力データに対応するシフトデータが上記出力データのキャプチャの一周期前のスキャンシフトにおいて設定され、上記シフトデータに対応するスキャンデータを出力する第１の順序回路と、上記第１の順序回路から出力される上記スキャンデータを当該第１の順序回路外部において任意のタイミングで正転及び反転させる正転／反転制御回路と、スキャンテスト対象のパスに含まれ、上記正転／反転制御回路により正転又は反転させられた上記スキャンデータが入力される組合せ回路と、上記スキャンデータに応じて上記組合せ回路から出力される出力データのキャプチャを行う第２の順序回路と、を備えていることを特徴とする。

本発明の実施の一形態に係るスキャンテスト回路によれば、順序回路と、スキャンテスト対象のパスに含まれる組合せ回路との間に挿入接続され、上記順序回路から出力されるスキャンデータを当該順序回路外部において任意のタイミングで正転及び反転させる正転／反転制御回路を備えているので、簡易かつ安価に実動作速度スキャンテストを実行することができる。

以下、本発明に係るスキャンテスト回路の実施の形態について、図面を参照しながら説明する。

図１は、本発明の第１の実施の形態に係るスキャンテスト回路のブロック図である。尚、図１においては、それぞれ１段の組合せ回路を含む３列の構成部分のみを示している。

本発明の第１の実施の形態に係るスキャンテスト回路は、１相クロック式順序回路を用いて構成したスキャンテスト回路であり、順序回路と、スキャンテスト対象のパスに含まれる組合せ回路との間に、順序回路から出力されるスキャンデータを当該順序回路外部において任意のタイミングで正転及び反転させる正転／反転制御回路としてマルチプレクサを挿入接続したものである。

具体的には、本発明の第１の実施の形態に係るスキャンテスト回路は、縦続接続された第１の順序回路Ｓ１，第１のマルチプレクサＭＵＸ１，第１の組合せ回路Ｃ１及び第２の順序回路Ｓ２と、縦続接続された第３の順序回路Ｓ３，第２のマルチプレクサＭＵＸ２，第２の組合せ回路Ｃ２及び第４の順序回路Ｓ４と、縦続接続された第５の順序回路Ｓ５，第３のマルチプレクサＭＵＸ３，第３の組合せ回路Ｃ３及び第６の順序回路Ｓ６とにより構成されている。

そして、第２列の先頭に配置された第３の順序回路Ｓ３のスキャン入力ＴＩには、第１列の先頭に配置された第１の順序回路Ｓ１の出力Ｑ又は反転出力ＱＮが入力され、第３列の先頭に配置された第５の順序回路Ｓ５のスキャン入力ＴＩには、第２列の先頭に配置された第３の順序回路Ｓ３の出力Ｑ又は反転出力ＱＮが入力されている。

尚、図１においては、一例として、第３の順序回路Ｓ３，第５の順序回路Ｓ５のスキャン入力ＴＩに、第１の順序回路Ｓ１，第３の順序回路Ｓ３の反転出力ＱＮが入力されている場合が示されている。

第１のマルチプレクサＭＵＸ１，第２のマルチプレクサＭＵＸ２，第３のマルチプレクサＭＵＸ３の二つのデータ入力には、それぞれ、第１の順序回路Ｓ１，第３の順序回路Ｓ３，第５の順序回路Ｓ５の出力Ｑ及び反転出力ＱＮが入力されている。また、第１のマルチプレクサＭＵＸ１，第２のマルチプレクサＭＵＸ２，第３のマルチプレクサＭＵＸ３のセレクト入力には、制御信号SCANDINVが入力されている。

そして、各マルチプレクサは、制御信号SCANDINVに応じて、出力Ｑ及び反転出力ＱＮのいずれかを、後段の第１の組合せ回路Ｃ１，第２の組合せ回路Ｃ２，第３の組合せ回路Ｃ３にそれぞれ選択的に出力する。

これにより、各マルチプレクサは、前段の順序回路から出力されるスキャンデータを当該順序回路外部において任意のタイミングで正転及び反転させる正転／反転制御回路としての機能を果たしている。

また、図１では、第２のマルチプレクサＭＵＸ２の出力が第１の組合せ回路Ｃ１に入力され、第３のマルチプレクサＭＵＸ３の出力が第２の組合せ回路Ｃ２に入力されている。

本発明の第１の実施の形態に係るスキャンテスト回路は、順序回路と、スキャンテスト対象のパスに含まれる組合せ回路との間に、正転／反転制御回路としてのマルチプレクサを挿入接続したことにより、組合せ回路の前段及び後段の順序回路間のデータ伝達時間を任意に制御するのと同等の効果を得ることができる。

従って、順序回路を駆動しているスキャンクロックの周波数に依存せずに、実動作速度スキャンテストを実行することが可能となる。

図２は、本発明の第１の実施の形態に係るスキャンテスト回路におけるスキャンクロック及び制御信号SCANDINVのタイミングチャートである。本発明の第１の実施の形態に係るスキャンテスト回路の機能及び動作を、図５に示す従来のスキャンテスト回路と比較しながら具体的に説明する。

順序回路として１相クロック式順序回路が用いられているので、順序回路に供給されるスキャンクロックの周期が３０nsであるとすると、観測しようとする出力データに対応するスキャンデータを入力するスキャンシフトから、出力データのキャプチャまでの期間も３０nsであって、その期間の長さを変更することはできない。

従って、図５に示す従来のスキャンテスト回路の場合、実動作速度スキャンテストを実行するには、スキャンクロックの周波数を高周波数にする以外に方法が無かった。また、前述したように、たとえスキャンクロックの周波数を高周波数にしたとしても、実動作速度スキャンテストを実現するためには、さらに、高価なテスタを使用してシフトデータ入出力ポートＩ／Ｏからシフトデータを高速に設定する必要もあり、実動作速度スキャンテストの実行は困難であった。

これに対して、本発明の第１の実施の形態に係るスキャンテスト回路は、順序回路と、スキャンテスト対象のパスに含まれる組合せ回路との間に、正転／反転制御回路としてのマルチプレクサを挿入接続しているので、観測しようとする出力データに対応するスキャンデータを入力するスキャンシフトから、出力データのキャプチャまでの期間（期間Ｃ＋期間Ｄ）、即ち、スキャンクロックの周期が３０nsであっても、マルチプレクサから組合せ回路に入力されるスキャンデータの値が切り替わるタイミングを制御信号SCANDINVによって任意に制御することができる。

従って、本発明の第１の実施の形態に係るスキャンテスト回路は、組合せ回路に入力されるスキャンデータの値が切り替わるタイミングから、組合せ回路の出力データのキャプチャまでの期間Ｄを、スキャンクロックの周期よりも大幅に短縮することができ、実動作速度スキャンテストを実行することができる。

例えば、第１の順序回路Ｓ１から第１のマルチプレクサＭＵＸ１，第１の組合せ回路Ｃ１を通過して第２の順序回路Ｓ２へ到達するパスについて実動作速度スキャンテストを実行する場合、第２の順序回路Ｓ２において観測しようとする出力データに対応するシフトデータが、第２の順序回路Ｓ２におけるキャプチャの一周期前のスキャンシフト（期間Ｃの開始時点におけるスキャンシフト）において第１の順序回路Ｓ１に設定され、設定されたシフトデータに対応するスキャンデータが出力Ｑ及び反転出力ＱＮとして第１の順序回路Ｓ１から第１のマルチプレクサＭＵＸ１の二つのデータ入力に入力される。

しかし、期間Ｃの間は、第１のマルチプレクサＭＵＸ１のセレクト入力に入力される制御信号SCANDINVがＨ（High）レベルになっているので、第１のマルチプレクサＭＵＸ１は、第１の順序回路Ｓ１から出力されるスキャンデータを反転して出力する。即ち、第１のマルチプレクサＭＵＸ１は、第１の順序回路Ｓ１の出力Ｑ及び反転出力ＱＮのうちスキャンデータの反転データである反転出力ＱＮを第１の組合せ回路Ｃ１に対して選択的に出力する。

そして、期間Ｃが終了して期間Ｄへ移行し、制御信号SCANDINVがＨレベルからＬ（Low）レベルに切り替わると、その時点から第１のマルチプレクサＭＵＸ１は、第１の順序回路Ｓ１から出力されるスキャンデータを正転の状態で出力する。即ち、第１のマルチプレクサＭＵＸ１は、第１の順序回路Ｓ１の出力Ｑ及び反転出力ＱＮのうちスキャンデータの正転データである出力Ｑを第１の組合せ回路Ｃ１に対して選択的に出力する。

制御信号SCANDINVがＨレベルからＬレベルに切り替わったタイミングからキャプチャまでの期間Ｄが、観測しようとするデータ信号の伝播に実際に費やされた時間となる。

この期間Ｄの長さは、制御信号SCANDINVが切り替わるタイミングを制御することにより任意に変更することができる。

従って、本発明の第１の実施の形態に係るスキャンテスト回路の構成によれば、順序回路を駆動しているスキャンクロックの周波数に依存せずに、実動作速度スキャンテストを実行することができる。

ところで、上述のように本発明の第１の実施の形態に係るスキャンテスト回路を使用して実動作速度スキャンテストを実行する場合、各順序回路にクロックを供給するために使用されるクロック供給用外部端子から各順序回路のクロック入力までの間におけるクロック遅延と、各マルチプレクサに制御信号SCANDINVを供給するために使用される制御信号供給用外部端子から各マルチプレクサのセレクト入力までの間における信号遅延とが計算できないと、図２に示す期間Ｄの長さを見積もることができない。

上記不都合を解決するためには、クロック供給用外部端子と各順序回路のクロック入力とが同時に状態遷移するようにＣＴＳ（Clock Tree Synthesis）処理を行い、同様に、制御信号供給用外部端子と各マルチプレクサのセレクト入力とが同時に状態遷移するようにＣＴＳ処理を行うとよい。

このＣＴＳ処理により、クロック供給用外部端子と制御信号供給用外部端子とを観測すれば、クロックが各順序回路に入力されるタイミングと制御信号SCANDINVが各マルチプレクサに入力されるタイミングとの時間差が判り、期間Ｄの長さを、テストを行いたい時間間隔に正確に制御することが可能となる。尚、このＣＴＳ処理は、後述する他の実施の形態においても適用可能である。

図３は、本発明の第２の実施の形態に係るスキャンテスト回路のブロック図である。尚、図３においては、それぞれ１段の組合せ回路を含む３列の構成部分のみを示している。

図１に示す本発明の第１の実施の形態に係るスキャンテスト回路においては、順序回路から出力されるスキャンデータを当該順序回路外部において任意のタイミングで正転及び反転させる正転／反転制御回路としてマルチプレクサを挿入接続しているのに対し、図３に示す本発明の第２の実施の形態に係るスキャンテスト回路においては、正転／反転制御回路としてマルチプレクサの代わりに排他的論理和（Exclusive OR）ゲート回路を挿入接続している。

具体的には、本発明の第２の実施の形態に係るスキャンテスト回路は、縦続接続された第１の順序回路Ｓ１，第１の排他的論理和ゲート回路ＥＸ−ＯＲ１，第１の組合せ回路Ｃ１及び第２の順序回路Ｓ２と、縦続接続された第３の順序回路Ｓ３，第２の排他的論理和ゲート回路ＥＸ−ＯＲ２，第２の組合せ回路Ｃ２及び第４の順序回路Ｓ４と、縦続接続された第５の順序回路Ｓ５，第３の排他的論理和ゲート回路ＥＸ−ＯＲ３，第３の組合せ回路Ｃ３及び第６の順序回路Ｓ６とにより構成されている。

そして、第２列の先頭に配置された第３の順序回路Ｓ３のスキャン入力ＴＩには、第１列の先頭に配置された第１の順序回路Ｓ１の出力Ｑ又は反転出力ＱＮが入力され、第３列の先頭に配置された第５の順序回路Ｓ５のスキャン入力ＴＩには、第２列の先頭に配置された第３の順序回路Ｓ３の出力Ｑ又は反転出力ＱＮが入力されている。

尚、図３においては、一例として、第３の順序回路Ｓ３，第５の順序回路Ｓ５のスキャン入力ＴＩに、第１の順序回路Ｓ１，第３の順序回路Ｓ３の反転出力ＱＮが入力されている場合が示されている。

第１の排他的論理和ゲート回路ＥＸ−ＯＲ１，第２の排他的論理和ゲート回路ＥＸ−ＯＲ２，第３の排他的論理和ゲート回路ＥＸ−ＯＲ３は、いずれも２入力排他的論理和ゲート回路であり、一方側入力には第１の順序回路Ｓ１，第３の順序回路Ｓ３，第５の順序回路Ｓ５の出力Ｑが入力され、他方側入力には制御信号SCANDINVが入力されている。

そして、各排他的論理和ゲート回路は、制御信号SCANDINVに応じて、出力Ｑを正転又は反転させて、後段の第１の組合せ回路Ｃ１，第２の組合せ回路Ｃ２，第３の組合せ回路Ｃ３にそれぞれ出力する。

これにより、各排他的論理和ゲート回路は、前段の順序回路から出力されるスキャンデータを当該順序回路外部において任意のタイミングで正転及び反転させる正転／反転制御回路としての機能を果たしている。

また、図３では、第２の排他的論理和ゲート回路ＥＸ−ＯＲ２の出力が第１の組合せ回路Ｃ１に入力され、第３の排他的論理和ゲート回路ＥＸ−ＯＲ３の出力が第２の組合せ回路Ｃ２に入力されている。

本発明の第２の実施の形態に係るスキャンテスト回路も、順序回路と、スキャンテスト対象のパスに含まれる組合せ回路との間に、正転／反転制御回路としての排他的論理和ゲート回路を挿入接続したことにより、組合せ回路の前段及び後段の順序回路間のデータ伝達時間を任意に制御するのと同等の効果を得ることができる。

従って、順序回路を駆動しているスキャンクロックの周波数に依存せずに、実動作速度スキャンテストを実行することが可能となる。

図４は、本発明の第３の実施の形態に係るスキャンテスト回路のブロック図である。尚、図４においては、それぞれ１段の組合せ回路を含む３列の構成部分のみを示している。

図１に示す本発明の第１の実施の形態に係るスキャンテスト回路においては、順序回路から出力されるスキャンデータに対応する出力Ｑ及び反転出力ＱＮをそれぞれマルチプレクサの二つのデータ入力に直接入力しているのに対し、図４に示す本発明の第３の実施の形態に係るスキャンテスト回路においては、順序回路から出力されるスキャンデータに対応する出力Ｑを一方側データ入力には直接入力し、他方側データ入力にはインバータを介して反転させて入力している点が異なっている。

以上の点を除くと、本発明の第３の実施の形態に係るスキャンテスト回路の構成は、本発明の第１の実施の形態に係るスキャンテスト回路の構成と全く同様である。

従って、本発明の第３の実施の形態に係るスキャンテスト回路においても、本発明の第１の実施の形態に係るスキャンテスト回路と同様の効果を得ることができる。

以上の本発明に係るスキャンテスト回路の各実施の形態においては、順序回路が１相クロック式順序回路であるものとして説明したが、順序回路が２相クロック式順序回路である場合においても、上記本発明に係るスキャンテスト回路の各実施の形態の構成を適用して、実動作速度スキャンテストを実現することは可能である。

さらに、上記本発明に係るスキャンテスト回路の各実施の形態の構成を利用すれば、スキャンテスト以外の通常のファンクションテストについても実動作速度テストを実現することが可能となる。

通常、実動作速度のファンクションテストを実現するためには、ＰＬＬ回路やＤＬＬ回路を利用して内部クロックを高周波数で動作させることが必要となる。

しかし、本発明に係るスキャンテスト回路の各実施の形態の構成を利用すれば、ＰＬＬ回路やＤＬＬ回路によって高周波数クロックを生成しなくても、制御信号SCANDINVによる制御によって、実動作速度のファンクションテストを実現することができる。

本発明は、半導体集積回路のテスト回路、特に、半導体集積回路のスキャンテストをその回路の実動作速度において行うスキャンテスト（At-Speed Scan Test）回路に適用することができる。

本発明の第１の実施の形態に係るスキャンテスト回路のブロック図である。 本発明の第１の実施の形態に係るスキャンテスト回路におけるスキャンクロック及び制御信号SCANDINVのタイミングチャートである。 本発明の第２の実施の形態に係るスキャンテスト回路のブロック図である。 本発明の第３の実施の形態に係るスキャンテスト回路のブロック図である。 １相クロック式順序回路を用いて構成した従来のスキャンテスト回路のブロック図である。 １相クロック式順序回路を用いて構成した従来のスキャンテスト回路におけるスキャンクロックのタイミングチャートである。

符号の説明

Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６ 順序回路（フリップフロップ）
ＭＵＸ１，ＭＵＸ２，ＭＵＸ３ マルチプレクサ
Ｃ１，Ｃ２，Ｃ３ 組合せ回路
ＥＸ−ＯＲ１，ＥＸ−ＯＲ２，ＥＸ−ＯＲ３ 排他的論理和ゲート回路
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３ インバータ

Claims (6)

1. 第１の順序回路と、スキャンテスト対象のパスに含まれる組合せ回路との間に挿入接続され、前記第１の順序回路から出力されるスキャンデータを当該順序回路外部において任意のタイミングで正転及び反転させる正転／反転制御回路を備えていることを特徴とするスキャンテスト回路。
2. 観測しようとする出力データに対応するシフトデータが前記出力データのキャプチャの一周期前のスキャンシフトにおいて設定され、前記シフトデータに対応するスキャンデータを出力する第１の順序回路と、
   前記第１の順序回路から出力される前記スキャンデータを当該第１の順序回路外部において任意のタイミングで正転及び反転させる正転／反転制御回路と、
   スキャンテスト対象のパスに含まれ、前記正転／反転制御回路により正転又は反転させられた前記スキャンデータが入力される組合せ回路と、
   前記スキャンデータに応じて前記組合せ回路から出力される出力データのキャプチャを行う第２の順序回路と、
   を備えていることを特徴とするスキャンテスト回路。
3. 前記正転／反転制御回路は、外部から入力される正転／反転制御信号に応じて前記スキャンデータを正転及び反転させるものであることを特徴とする請求項１又は２に記載のスキャンテスト回路。
4. 前記第１の順序回路は、前記スキャンデータを正転データ及び反転データとして出力する回路であり、
   前記正転／反転制御回路は、外部から入力される正転／反転制御信号に応じて前記スキャンデータの正転データ又は反転データを選択的に出力するマルチプレクサであることを特徴とする請求項１乃至３のいずれかに記載のスキャンテスト回路。
5. 前記第１の順序回路から出力される前記スキャンデータの反転データを生成するインバータをさらに備え、
   前記正転／反転制御回路は、外部から入力される正転／反転制御信号に応じて前記スキャンデータの正転データ又は反転データを選択的に出力するマルチプレクサであることを特徴とする請求項１乃至３のいずれかに記載のスキャンテスト回路。
6. 前記正転／反転制御回路は、前記第１の順序回路から出力される前記スキャンデータが一方側入力に入力され、正転／反転制御信号が他方側入力に入力される２入力排他的論理和ゲート回路であることを特徴とする請求項１乃至３のいずれかに記載のスキャンテスト回路。

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