JP2001174516A - 半導体試験装置 - Google Patents
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- JP2001174516A JP2001174516A JP35975299A JP35975299A JP2001174516A JP 2001174516 A JP2001174516 A JP 2001174516A JP 35975299 A JP35975299 A JP 35975299A JP 35975299 A JP35975299 A JP 35975299A JP 2001174516 A JP2001174516 A JP 2001174516A
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Abstract
(57)【要約】
【課題】 半導体デジタル回路からのデジタル信号出力
期間内に発生するオーバーシュート、アンダーシュ−ト
及び波形の歪を短時間且つ低コストで検出すること。 【解決手段】 オーバーシュートがあると、ピークホー
ルド回路１３がハイレベルを保持し、アンダーシュート
があると、ピークホールド回路１５がハイレベルを保持
し、波形の歪があると、ピークホールド回路１４がハイ
レベルを保持するため、いずれの場合もオア回路１７か
らハイレベルが出力され、不良品を検出する。正常波形
の場合、ピークホールド回路１３、１４、１５全てがロ
ーレベルを保持するため、オア回路１７からローレベル
が出力され、良品を検出する。
期間内に発生するオーバーシュート、アンダーシュ−ト
及び波形の歪を短時間且つ低コストで検出すること。 【解決手段】 オーバーシュートがあると、ピークホー
ルド回路１３がハイレベルを保持し、アンダーシュート
があると、ピークホールド回路１５がハイレベルを保持
し、波形の歪があると、ピークホールド回路１４がハイ
レベルを保持するため、いずれの場合もオア回路１７か
らハイレベルが出力され、不良品を検出する。正常波形
の場合、ピークホールド回路１３、１４、１５全てがロ
ーレベルを保持するため、オア回路１７からローレベル
が出力され、良品を検出する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体回路等の直
流試験に係り、特に半導体デジタル回路の出力試験を行
って回路の良否を判定する半導体試験装置に関する。
流試験に係り、特に半導体デジタル回路の出力試験を行
って回路の良否を判定する半導体試験装置に関する。
【０００２】
【従来の技術】従来、半導体デジタル回路の出力試験
は、図７に示すように、半導体デジタル回路から出力さ
れたデジタル信号のセンター付近に、テストストローブ
を立て、このストローブ期間のみ前記デジタル信号を電
圧計などの測定器に入力して、前記デジタル信号のハ
イ、ローレベルの切り替わりの試験を実施してきた。
は、図７に示すように、半導体デジタル回路から出力さ
れたデジタル信号のセンター付近に、テストストローブ
を立て、このストローブ期間のみ前記デジタル信号を電
圧計などの測定器に入力して、前記デジタル信号のハ
イ、ローレベルの切り替わりの試験を実施してきた。
【０００３】
【発明が解決しようとする課題】しかし、この従来の試
験方法（１）で試験を実施すると，デジタル信号出力期
間内にオーバーシュート、アンダーシュ−ト及び波形の
歪が発生しても、これらがセンター付近のストローブ期
間から外れていれば発見が困難である。
験方法（１）で試験を実施すると，デジタル信号出力期
間内にオーバーシュート、アンダーシュ−ト及び波形の
歪が発生しても、これらがセンター付近のストローブ期
間から外れていれば発見が困難である。
【０００４】そこで、上記問題点を回避するために、図
８に示すように、別の試験方法（２）で試験が実施され
ている。この試験方法では、デジタル信号の出力期間
中、毎回テストストローブ（テスト１ストローブ〜テス
トｎストローブ）を立て、複数回に亙って、前記デジタ
ル信号のレベルを測定することにより、デジタル信号の
出力期間内に発生するオーバーシュート、アンダーシュ
−ト及び波形の歪を検出することができる。しかし、こ
の方法だと、毎回テストストローブを立てて試験をしな
ければならないため、試験時間が大幅に長くなると共に
試験コストが高くなる。
８に示すように、別の試験方法（２）で試験が実施され
ている。この試験方法では、デジタル信号の出力期間
中、毎回テストストローブ（テスト１ストローブ〜テス
トｎストローブ）を立て、複数回に亙って、前記デジタ
ル信号のレベルを測定することにより、デジタル信号の
出力期間内に発生するオーバーシュート、アンダーシュ
−ト及び波形の歪を検出することができる。しかし、こ
の方法だと、毎回テストストローブを立てて試験をしな
ければならないため、試験時間が大幅に長くなると共に
試験コストが高くなる。
【０００５】このため、問題が生じない限り、従来の試
験方法（２）は用いられず、通常は、従来の試験方法
（１）で半導体デジタル回路のデジタル出力信号の試験
が実施されるため、半導体デジタル回路の品質管理上、
不利であった。
験方法（２）は用いられず、通常は、従来の試験方法
（１）で半導体デジタル回路のデジタル出力信号の試験
が実施されるため、半導体デジタル回路の品質管理上、
不利であった。
【０００６】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、半導体デジタル
回路からのデジタル信号出力期間内に発生するオーバー
シュート、アンダーシュ−ト及び波形の歪を短時間且つ
低コストで検出することができる半導体試験装置を提供
することにある。
るためになされたもので、その目的は、半導体デジタル
回路からのデジタル信号出力期間内に発生するオーバー
シュート、アンダーシュ−ト及び波形の歪を短時間且つ
低コストで検出することができる半導体試験装置を提供
することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明の特徴は、入力信号と第１の基準電
圧とを比較する第１の比較回路と、入力信号と第２の基
準電圧とを比較する第２の比較回路と、第１の比較回路
の比較結果信号を非反転又は反転してピークホールドす
る第１のピークホールド手段と、第２の比較回路の比較
結果信号を反転してピークホールドする第２のピークホ
ールド手段と、第１、第２のピークホールド手段の保持
信号の論理和を取る論理回路とを具備することにある。
に、請求項１の発明の特徴は、入力信号と第１の基準電
圧とを比較する第１の比較回路と、入力信号と第２の基
準電圧とを比較する第２の比較回路と、第１の比較回路
の比較結果信号を非反転又は反転してピークホールドす
る第１のピークホールド手段と、第２の比較回路の比較
結果信号を反転してピークホールドする第２のピークホ
ールド手段と、第１、第２のピークホールド手段の保持
信号の論理和を取る論理回路とを具備することにある。
【０００８】この請求項１の発明によれば、例えば、第
１の比較回路と第１のピークホールド手段でオーバーシ
ュートを、第２の比較回路と第２のピークホールド手段
でアンダーシュ−トを検出するように割り当て、論理回
路がハイレベルの信号を出力すると、半導体回路から入
力されるデジタル信号のオーバーシュートか又はアンダ
ーシュ−トが検出され、半導体回路が不良品であること
が分かる。又、論理回路がローレベルの信号を出力する
と、入力されるデジタル信号が正常であることか検出さ
れ、半導体回路が良品であることが分かる。第１の比較
回路と第１のピークホールド手段でオーバーシュート
を、第２の比較回路と第２のピークホールド手段で波形
歪みを検出するように割り当てても同様で、第１の比較
回路と第１のピークホールド手段で波形歪みを、第２の
比較回路と第２のピークホールド手段でアンダーシュー
トを検出するように割り当てても同様である。
１の比較回路と第１のピークホールド手段でオーバーシ
ュートを、第２の比較回路と第２のピークホールド手段
でアンダーシュ−トを検出するように割り当て、論理回
路がハイレベルの信号を出力すると、半導体回路から入
力されるデジタル信号のオーバーシュートか又はアンダ
ーシュ−トが検出され、半導体回路が不良品であること
が分かる。又、論理回路がローレベルの信号を出力する
と、入力されるデジタル信号が正常であることか検出さ
れ、半導体回路が良品であることが分かる。第１の比較
回路と第１のピークホールド手段でオーバーシュート
を、第２の比較回路と第２のピークホールド手段で波形
歪みを検出するように割り当てても同様で、第１の比較
回路と第１のピークホールド手段で波形歪みを、第２の
比較回路と第２のピークホールド手段でアンダーシュー
トを検出するように割り当てても同様である。
【０００９】請求項２の発明の特徴は、第１の基準電圧
は第２の基準電圧より大きいことにある。
は第２の基準電圧より大きいことにある。
【００１０】請求項３の発明の特徴は、入力信号と第１
の基準電圧とを比較する第１の比較回路と、入力信号と
第２の基準電圧とを比較する第２の比較回路と、入力信
号と第３の基準電圧とを比較する第３の比較回路と、第
１の比較回路の比較結果信号をピークホールドする第１
のピークホールド手段と、第２の比較回路の比較結果信
号を反転してピークホールドする第２のピークホールド
手段と、第３の比較回路の比較結果信号を反転してピー
クホールドする第３のピークホールド手段と、第１、第
２のピークホールド手段の保持信号の論理和を取る第１
の論理回路と、第１論理回路の出力信号と第３のピーク
ホールド手段の保持信号の論理和を取る第２の論理回路
とを具備することにある。
の基準電圧とを比較する第１の比較回路と、入力信号と
第２の基準電圧とを比較する第２の比較回路と、入力信
号と第３の基準電圧とを比較する第３の比較回路と、第
１の比較回路の比較結果信号をピークホールドする第１
のピークホールド手段と、第２の比較回路の比較結果信
号を反転してピークホールドする第２のピークホールド
手段と、第３の比較回路の比較結果信号を反転してピー
クホールドする第３のピークホールド手段と、第１、第
２のピークホールド手段の保持信号の論理和を取る第１
の論理回路と、第１論理回路の出力信号と第３のピーク
ホールド手段の保持信号の論理和を取る第２の論理回路
とを具備することにある。
【００１１】この請求項３の発明によれば、例えば、第
１の比較回路と第１のピークホールド手段でオーバーシ
ュートを、第２の比較回路と第２のピークホールド手段
で波形の歪みを、第２の比較回路と第２のピークホール
ド手段でアンダーシュ−トを検出するように割り当て、
第２の論理回路がハイレベルの信号を出力すると、半導
体回路から入力されるデジタル信号のオーバーシュート
か、アンダーシュ−トか波形歪みが検出され、半導体回
路が不良品であることが分かる。又、第２の論理回路が
ローレベルの信号を出力すると、入力されるデジタル信
号が正常であることか検出され、半導体回路が良品であ
ることが分かる。
１の比較回路と第１のピークホールド手段でオーバーシ
ュートを、第２の比較回路と第２のピークホールド手段
で波形の歪みを、第２の比較回路と第２のピークホール
ド手段でアンダーシュ−トを検出するように割り当て、
第２の論理回路がハイレベルの信号を出力すると、半導
体回路から入力されるデジタル信号のオーバーシュート
か、アンダーシュ−トか波形歪みが検出され、半導体回
路が不良品であることが分かる。又、第２の論理回路が
ローレベルの信号を出力すると、入力されるデジタル信
号が正常であることか検出され、半導体回路が良品であ
ることが分かる。
【００１２】請求項４の発明の特徴は、第１の基準電圧
は第２の基準電圧より大きく、且つ第２の基準電圧は第
３の基準電圧より大きいことにある。
は第２の基準電圧より大きく、且つ第２の基準電圧は第
３の基準電圧より大きいことにある。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の半導体試験装置
の第１の実施形態を示したブロック図である。半導体試
験装置は、入力端子１８から入力されるデジタル信号が
一方の入力に入力されるコンパレータ４、このコンパレ
ータ４の比較結果信号を入力して出力するバッファ７、
バッファ７から出力される信号のピークホールド回路１
３への入力、遮断を行うスイッチ回路１０、コンパレー
タ４の比較結果信号のピークをホールドするピークホー
ルド回路１３及び、前記デジタル信号が一方の入力に入
力されるコンパレータ５、このコンパレータ５の比較結
果信号を反転するインバータ８、インバータ８から出力
される信号のピークホールド回路１４への入力、遮断を
行うスイッチ回路１１、コンパレータ５の反転比較結果
信号のピークをホールドするピークホールド回路１４及
び、前記デジタル信号が一方の入力に入力されるコンパ
レータ６、このコンパレータ６の比較結果信号を反転す
るインバータ９、このインバータ９から出力される信号
のピークホールド回路１５への入力、遮断を行うスイッ
チ回路１２、コンパレータ６の反転比較結果信号のピー
クをホールドするピークホールド回路１５及び、ピーク
ホールド回路１３、１４のホールド信号の論理和を取る
オア回路１６及び、オア回路１６の出力とピークホール
ド回路１５のホールド信号の論理和を取り出力端子１９
へ出力するオア回路１７を有し、更に、コンパレータ
４、５、６の他方の入力にＬｉｍｉｔＨｉ、Ｌｉｍｉｔ
Ｃｅｎ、ＬｉｍｉｔＬｏの基準電圧を供給する基準電圧
源１、２、３を有している。
に基づいて説明する。図１は、本発明の半導体試験装置
の第１の実施形態を示したブロック図である。半導体試
験装置は、入力端子１８から入力されるデジタル信号が
一方の入力に入力されるコンパレータ４、このコンパレ
ータ４の比較結果信号を入力して出力するバッファ７、
バッファ７から出力される信号のピークホールド回路１
３への入力、遮断を行うスイッチ回路１０、コンパレー
タ４の比較結果信号のピークをホールドするピークホー
ルド回路１３及び、前記デジタル信号が一方の入力に入
力されるコンパレータ５、このコンパレータ５の比較結
果信号を反転するインバータ８、インバータ８から出力
される信号のピークホールド回路１４への入力、遮断を
行うスイッチ回路１１、コンパレータ５の反転比較結果
信号のピークをホールドするピークホールド回路１４及
び、前記デジタル信号が一方の入力に入力されるコンパ
レータ６、このコンパレータ６の比較結果信号を反転す
るインバータ９、このインバータ９から出力される信号
のピークホールド回路１５への入力、遮断を行うスイッ
チ回路１２、コンパレータ６の反転比較結果信号のピー
クをホールドするピークホールド回路１５及び、ピーク
ホールド回路１３、１４のホールド信号の論理和を取る
オア回路１６及び、オア回路１６の出力とピークホール
ド回路１５のホールド信号の論理和を取り出力端子１９
へ出力するオア回路１７を有し、更に、コンパレータ
４、５、６の他方の入力にＬｉｍｉｔＨｉ、Ｌｉｍｉｔ
Ｃｅｎ、ＬｉｍｉｔＬｏの基準電圧を供給する基準電圧
源１、２、３を有している。
【００１４】ここで、各コンパレータ４、５、６へ供給
される基準電圧ＬｉｍｉｔＨｉ、ＬｉｍｉｔＣｅｎ、Ｌ
ｉｍｉｔＬｏは、予め設定しておき、例えば、コンパレ
ータ４においては、入力されるデジタル信号がＬｉｍｉ
ｔＨｉより高ければ、その出力がハイレベルになり、逆
にＬｉｍｉｔＨｉより低ければ、その出力がローレベル
になる。他のコンパレータ５、６においても、動作は同
様である。
される基準電圧ＬｉｍｉｔＨｉ、ＬｉｍｉｔＣｅｎ、Ｌ
ｉｍｉｔＬｏは、予め設定しておき、例えば、コンパレ
ータ４においては、入力されるデジタル信号がＬｉｍｉ
ｔＨｉより高ければ、その出力がハイレベルになり、逆
にＬｉｍｉｔＨｉより低ければ、その出力がローレベル
になる。他のコンパレータ５、６においても、動作は同
様である。
【００１５】次に本実施の形態のオーバーシュート検出
動作について図２のタイムチャートを参照して説明す
る。但し、図２の（１）〜（１１）は図１の（１）〜
（１１）で示した位置の信号波形を示している。
動作について図２のタイムチャートを参照して説明す
る。但し、図２の（１）〜（１１）は図１の（１）〜
（１１）で示した位置の信号波形を示している。
【００１６】例えば、入力端子１８から被検査半導体回
路からの図２（ａ）に示すようなデジタル信号が入力さ
れると、この入力デジタル信号は、コンパレータ４、
５、６で、基準電圧ＬｉｍｉｔＨｉ、ＬｉｍｉｔＣｅ
ｎ、ＬｉｍｉｔＬｏと比較される。これら基準電圧Ｌｉ
ｍｉｔＨｉ、ＬｉｍｉｔＣｅｎ、ＬｉｍｉｔＬｏと入力
デジタル信号との関係は、図２（ａ）に示す如くであ
る。
路からの図２（ａ）に示すようなデジタル信号が入力さ
れると、この入力デジタル信号は、コンパレータ４、
５、６で、基準電圧ＬｉｍｉｔＨｉ、ＬｉｍｉｔＣｅ
ｎ、ＬｉｍｉｔＬｏと比較される。これら基準電圧Ｌｉ
ｍｉｔＨｉ、ＬｉｍｉｔＣｅｎ、ＬｉｍｉｔＬｏと入力
デジタル信号との関係は、図２（ａ）に示す如くであ
る。
【００１７】また、前記入力端子１８から入力されるデ
ジタル信号の入力に同期して、図２（ｂ）に示すような
ゲートパルスがスイッチ回路１０、１１、１２に入力さ
れて、これらスイッチ回路１０、１１、１２をオンす
る。
ジタル信号の入力に同期して、図２（ｂ）に示すような
ゲートパルスがスイッチ回路１０、１１、１２に入力さ
れて、これらスイッチ回路１０、１１、１２をオンす
る。
【００１８】入力端子１８から上記のようなデジタル信
号が入力されると、コンパレータ４の出力は（１）に示
すように当初入力デジタル信号のオーバーシュートを検
出してハイレベルを出力するため、このハイレベルの信
号がバッファ７により同相で（２）のように出力され、
スイッチ回路１０を通ってピークホールド回路１３によ
り（３）に示すようにピークホールドされる。
号が入力されると、コンパレータ４の出力は（１）に示
すように当初入力デジタル信号のオーバーシュートを検
出してハイレベルを出力するため、このハイレベルの信
号がバッファ７により同相で（２）のように出力され、
スイッチ回路１０を通ってピークホールド回路１３によ
り（３）に示すようにピークホールドされる。
【００１９】上記のようなデジタル信号が入力される
と、コンパレータ５の出力は（４）に示すようにハイレ
ベルを出力するため、このハイレベルの信号がインバー
タ８により（５）に示すように反転出力され、スイッチ
回路１１を通ってピークホールド回路１４により（６）
に示すようにピークホールドされる。
と、コンパレータ５の出力は（４）に示すようにハイレ
ベルを出力するため、このハイレベルの信号がインバー
タ８により（５）に示すように反転出力され、スイッチ
回路１１を通ってピークホールド回路１４により（６）
に示すようにピークホールドされる。
【００２０】上記のようなデジタル信号が入力される
と、コンパレータ６の出力は（７）に示すようにハイレ
ベルを出力するため、このハイレベルの信号がインバー
タ９により（８）に示すように反転出力され、スイッチ
回路１２を通ってピークホールド回路１５により（９）
に示すようにピークホールドされる。
と、コンパレータ６の出力は（７）に示すようにハイレ
ベルを出力するため、このハイレベルの信号がインバー
タ９により（８）に示すように反転出力され、スイッチ
回路１２を通ってピークホールド回路１５により（９）
に示すようにピークホールドされる。
【００２１】従って、オア回路１６はピークホールド回
路１３にホールドされたハイレベルと、ピークホールド
回路１４にホールドされたローレベルの信号の論理和を
取り、その結果である（１０）に示すにようなハイレベ
ルの信号をオア回路１７に出力する。オア回路１７はオ
ア回路１６の出力とピークホールド回路１５にホールド
されたローレベルの信号の論理和を取り、（１１）に示
す如く不良品を意味するハイレベル信号を出力する。
路１３にホールドされたハイレベルと、ピークホールド
回路１４にホールドされたローレベルの信号の論理和を
取り、その結果である（１０）に示すにようなハイレベ
ルの信号をオア回路１７に出力する。オア回路１７はオ
ア回路１６の出力とピークホールド回路１５にホールド
されたローレベルの信号の論理和を取り、（１１）に示
す如く不良品を意味するハイレベル信号を出力する。
【００２２】次にアンダーシュート検出動作について図
３のタイムチャートを参照して説明する。但し、図３の
（１）〜（１１）は図１の（１）〜（１１）で示した位
置の信号波形を示している。
３のタイムチャートを参照して説明する。但し、図３の
（１）〜（１１）は図１の（１）〜（１１）で示した位
置の信号波形を示している。
【００２３】例えば、入力端子１８から被検査半導体回
路からの図３（ａ）に示すようなデジタル信号が入力さ
れると、この入力デジタル信号は、コンパレータ４、
５、６で、基準電圧ＬｉｍｉｔＨｉ、ＬｉｍｉｔＣｅ
ｎ、ＬｉｍｉｔＬｏと比較される。これら基準電圧Ｌｉ
ｍｉｔＨｉ、ＬｉｍｉｔＣｅｎ、ＬｉｍｉｔＬｏと入力
デジタル信号との関係は、図３（ａ）に示す如くであ
る。
路からの図３（ａ）に示すようなデジタル信号が入力さ
れると、この入力デジタル信号は、コンパレータ４、
５、６で、基準電圧ＬｉｍｉｔＨｉ、ＬｉｍｉｔＣｅ
ｎ、ＬｉｍｉｔＬｏと比較される。これら基準電圧Ｌｉ
ｍｉｔＨｉ、ＬｉｍｉｔＣｅｎ、ＬｉｍｉｔＬｏと入力
デジタル信号との関係は、図３（ａ）に示す如くであ
る。
【００２４】また、前記入力端子１８から入力されるデ
ジタル信号の入力に同期して、図３（ｂ）に示すような
ゲートパルスがスイッチ回路１０、１１、１２に入力さ
れて、これらスイッチ回路１０、１１、１２をオンす
る。
ジタル信号の入力に同期して、図３（ｂ）に示すような
ゲートパルスがスイッチ回路１０、１１、１２に入力さ
れて、これらスイッチ回路１０、１１、１２をオンす
る。
【００２５】入力端子１８から上記のようなデジタル信
号が入力されると、コンパレータ４の出力は（１）に示
すようにローレベルを出力するため、このローレベルの
信号がバッファ７により同相で（２）のように出力さ
れ、スイッチ回路１０を通ってピークホールド回路１３
により（３）に示すようにピークホールドされる。
号が入力されると、コンパレータ４の出力は（１）に示
すようにローレベルを出力するため、このローレベルの
信号がバッファ７により同相で（２）のように出力さ
れ、スイッチ回路１０を通ってピークホールド回路１３
により（３）に示すようにピークホールドされる。
【００２６】上記のようなデジタル信号が入力される
と、コンパレータ５の出力は（４）に示すようにハイレ
ベルを出力するため、このハイレベルの信号がインバー
タ８により（５）に示すように反転出力され、スイッチ
回路１１を通ってピークホールド回路１４により（６）
に示すようにピークホールドされる。
と、コンパレータ５の出力は（４）に示すようにハイレ
ベルを出力するため、このハイレベルの信号がインバー
タ８により（５）に示すように反転出力され、スイッチ
回路１１を通ってピークホールド回路１４により（６）
に示すようにピークホールドされる。
【００２７】上記のようなデジタル信号が入力される
と、コンパレータ６の出力は（７）に示すように当初ハ
イレベルで、入力デジタル信号のアンダーシュートを検
索して最後にローレベルとなり、このような信号がイン
バータ９により（８）に示すように反転出力され、スイ
ッチ回路１２を通ってピークホールド回路１５により
（９）に示すようなハイレベルがピークホールドされ
る。
と、コンパレータ６の出力は（７）に示すように当初ハ
イレベルで、入力デジタル信号のアンダーシュートを検
索して最後にローレベルとなり、このような信号がイン
バータ９により（８）に示すように反転出力され、スイ
ッチ回路１２を通ってピークホールド回路１５により
（９）に示すようなハイレベルがピークホールドされ
る。
【００２８】従って、オア回路１６はピークホールド回
路１３にホールドされたローレベルと、ピークホールド
回路１４にホールドされたローレベルの信号の論理和を
取り、その結果である（１０）に示すにようなローレベ
ルの信号をオア回路１７に出力する。オア回路１７はオ
ア回路１６の出力とピークホールド回路１５にホールド
されたハイレベルの信号の論理和を取り、（１１）に示
す如く不良品を意味するハイレベル信号を出力する。
路１３にホールドされたローレベルと、ピークホールド
回路１４にホールドされたローレベルの信号の論理和を
取り、その結果である（１０）に示すにようなローレベ
ルの信号をオア回路１７に出力する。オア回路１７はオ
ア回路１６の出力とピークホールド回路１５にホールド
されたハイレベルの信号の論理和を取り、（１１）に示
す如く不良品を意味するハイレベル信号を出力する。
【００２９】次に入力信号波形の歪検出動作について図
４のタイムチャートを参照して説明する。但し、図４の
（１）〜（１１）は図１の（１）〜（１１）で示した位
置の信号波形を示している。
４のタイムチャートを参照して説明する。但し、図４の
（１）〜（１１）は図１の（１）〜（１１）で示した位
置の信号波形を示している。
【００３０】例えば、入力端子１８から被検査半導体チ
ップからの図４（ａ）に示すようなデジタル信号が入力
されると、この入力デジタル信号は、コンパレータ４、
５、６で、基準電圧ＬｉｍｉｔＨｉ、ＬｉｍｉｔＣｅ
ｎ、ＬｉｍｉｔＬｏと比較される。これら基準電圧Ｌｉ
ｍｉｔＨｉ、ＬｉｍｉｔＣｅｎ、ＬｉｍｉｔＬｏと入力
デジタル信号との関係は、図４（ａ）に示す如くであ
る。
ップからの図４（ａ）に示すようなデジタル信号が入力
されると、この入力デジタル信号は、コンパレータ４、
５、６で、基準電圧ＬｉｍｉｔＨｉ、ＬｉｍｉｔＣｅ
ｎ、ＬｉｍｉｔＬｏと比較される。これら基準電圧Ｌｉ
ｍｉｔＨｉ、ＬｉｍｉｔＣｅｎ、ＬｉｍｉｔＬｏと入力
デジタル信号との関係は、図４（ａ）に示す如くであ
る。
【００３１】また、前記入力端子１８から入力されるデ
ジタル信号の入力に同期して、図４（ｂ）に示すような
ゲートパルスがスイッチ回路１０、１１、１２に入力さ
れて、スイッチ回路１０、１１、１２をオンする。
ジタル信号の入力に同期して、図４（ｂ）に示すような
ゲートパルスがスイッチ回路１０、１１、１２に入力さ
れて、スイッチ回路１０、１１、１２をオンする。
【００３２】入力端子１８から上記のようなデジタル信
号が入力されると、コンパレータ４の出力は（１）に示
すようにローレベルを出力するため、このローレベルの
信号がバッファ７により同相で（２）のように出力さ
れ、スイッチ回路１０を通ってピークホールド回路１３
により（３）に示すようにピークホールドされる。
号が入力されると、コンパレータ４の出力は（１）に示
すようにローレベルを出力するため、このローレベルの
信号がバッファ７により同相で（２）のように出力さ
れ、スイッチ回路１０を通ってピークホールド回路１３
により（３）に示すようにピークホールドされる。
【００３３】上記のようなデジタル信号が入力される
と、コンパレータ５の出力は（４）に示すように当初ハ
イレベルを出力するが、入力デジタル信号の歪みを検出
して一時ローレベルとなり再度ハイレベルになる。この
ようなコンパレータ５の出力信号はインバータ８により
（５）に示すように反転出力され、スイッチ回路１１を
通ってピークホールド回路１４により（６）に示すよう
なハイレベルがピークホールドされる。
と、コンパレータ５の出力は（４）に示すように当初ハ
イレベルを出力するが、入力デジタル信号の歪みを検出
して一時ローレベルとなり再度ハイレベルになる。この
ようなコンパレータ５の出力信号はインバータ８により
（５）に示すように反転出力され、スイッチ回路１１を
通ってピークホールド回路１４により（６）に示すよう
なハイレベルがピークホールドされる。
【００３４】上記のようなデジタル信号が入力される
と、コンパレータ６の出力は（７）に示すようにハイレ
ベルを出力するため、このハイレベルの信号が（８）に
示すようにインバータ９により反転出力され、スイッチ
回路１２を通ってピークホールド回路１５により（９）
に示すようにピークホールドされる。
と、コンパレータ６の出力は（７）に示すようにハイレ
ベルを出力するため、このハイレベルの信号が（８）に
示すようにインバータ９により反転出力され、スイッチ
回路１２を通ってピークホールド回路１５により（９）
に示すようにピークホールドされる。
【００３５】従って、オア回路１６はピークホールド回
路１３にホールドされたローレベルと、ピークホールド
回路１４にホールドされたハイレベルの出力の論理和を
取り、その結果である（１０）に示すにようなハイレベ
ルをオア回路１７に出力する。オア回路１７はオア回路
１６の出力とピークホールド回路１５にホールドされた
ローレベルの信号の論理和を取り、（１１）に示す如く
不良品を意味するハイレベル信号を出力する。
路１３にホールドされたローレベルと、ピークホールド
回路１４にホールドされたハイレベルの出力の論理和を
取り、その結果である（１０）に示すにようなハイレベ
ルをオア回路１７に出力する。オア回路１７はオア回路
１６の出力とピークホールド回路１５にホールドされた
ローレベルの信号の論理和を取り、（１１）に示す如く
不良品を意味するハイレベル信号を出力する。
【００３６】次に入力信号波形正常時の動作について図
５のタイムチャートを参照して説明する。但し、図５の
（１）〜（１１）は図１の（１）〜（１１）で示した位
置の信号波形を示している。
５のタイムチャートを参照して説明する。但し、図５の
（１）〜（１１）は図１の（１）〜（１１）で示した位
置の信号波形を示している。
【００３７】例えば、入力端子１８から被検査半導体チ
ップからの図５（ａ）に示すようなデジタル信号が入力
されると、この入力デジタル信号は、コンパレータ４、
５、６で、基準電圧ＬｉｍｉｔＨｉ、ＬｉｍｉｔＣｅ
ｎ、ＬｉｍｉｔＬｏと比較される。これら基準電圧Ｌｉ
ｍｉｔＨｉ、ＬｉｍｉｔＣｅｎ、ＬｉｍｉｔＬｏと入力
デジタル信号との関係は、図５（ａ）に示す如くであ
る。
ップからの図５（ａ）に示すようなデジタル信号が入力
されると、この入力デジタル信号は、コンパレータ４、
５、６で、基準電圧ＬｉｍｉｔＨｉ、ＬｉｍｉｔＣｅ
ｎ、ＬｉｍｉｔＬｏと比較される。これら基準電圧Ｌｉ
ｍｉｔＨｉ、ＬｉｍｉｔＣｅｎ、ＬｉｍｉｔＬｏと入力
デジタル信号との関係は、図５（ａ）に示す如くであ
る。
【００３８】また、前記入力端子１８から入力されるデ
ジタル信号の入力に同期して、図５（ｂ）に示すような
ゲートパルスがスイッチ回路１０、１１、１２に入力さ
れて、これらスイッチ回路１０、１１、１２をオンす
る。
ジタル信号の入力に同期して、図５（ｂ）に示すような
ゲートパルスがスイッチ回路１０、１１、１２に入力さ
れて、これらスイッチ回路１０、１１、１２をオンす
る。
【００３９】入力端子１８から上記のようなデジタル信
号が入力されると、コンパレータ４の出力は（１）に示
すようにローレベルを出力するため、このローレベルの
信号がバッファ７より同相で（２）のように出力され、
スイッチ回路１０を通ってピークホールド回路１３によ
り（３）に示すようにピークホールドされる。
号が入力されると、コンパレータ４の出力は（１）に示
すようにローレベルを出力するため、このローレベルの
信号がバッファ７より同相で（２）のように出力され、
スイッチ回路１０を通ってピークホールド回路１３によ
り（３）に示すようにピークホールドされる。
【００４０】上記のようなデジタル信号が入力される
と、コンパレータ５の出力は（４）に示すようにハイレ
ベルを出力するため、このハイレベルの信号がインバー
タ８により（５）に示すように反転出力され、スイッチ
回路１１を通ってピークホールド回路１４により（６）
に示すようにピークホールドされる。
と、コンパレータ５の出力は（４）に示すようにハイレ
ベルを出力するため、このハイレベルの信号がインバー
タ８により（５）に示すように反転出力され、スイッチ
回路１１を通ってピークホールド回路１４により（６）
に示すようにピークホールドされる。
【００４１】上記のようなデジタル信号が入力される
と、コンパレータ６の出力は（７）に示すようにハイレ
ベルを出力するため、このハイレベルの信号がインバー
タ９により（８）に示すように反転出力され、スイッチ
回路１２を通って（９）に示すようにピークホールド回
路１５によりピークホールドされる。
と、コンパレータ６の出力は（７）に示すようにハイレ
ベルを出力するため、このハイレベルの信号がインバー
タ９により（８）に示すように反転出力され、スイッチ
回路１２を通って（９）に示すようにピークホールド回
路１５によりピークホールドされる。
【００４２】従って、オア回路１６はピークホールド回
路１３にホールドされたローレベルと、ピークホールド
回路１４にホールドされたローレベルの信号の論理和を
取り、その結果である（１０）に示すにようなローレベ
ルをオア回路１７に出力する。オア回路１７はオア回路
１６の出力とピークホールド回路１５にホールドされた
ローレベルの信号の論理和を取り、（１１）に示す如く
良品を意味するローレベル信号を出力する。
路１３にホールドされたローレベルと、ピークホールド
回路１４にホールドされたローレベルの信号の論理和を
取り、その結果である（１０）に示すにようなローレベ
ルをオア回路１７に出力する。オア回路１７はオア回路
１６の出力とピークホールド回路１５にホールドされた
ローレベルの信号の論理和を取り、（１１）に示す如く
良品を意味するローレベル信号を出力する。
【００４３】本実施の形態によれば、半導体デジタル回
路のデジタル出力信号を直接コンパレータに入力し、そ
の出力をサンプルホールドするため、入力されるデジタ
ル信号のオーバーシュート、アンダーシュート及び波形
の歪のいずれでも検出でき、図２、３、４のタイムチャ
ートに記したように、不良品を意味するハイレベルの信
号を出力するため、オーバーシュート、アンダーシュー
ト及び波形の歪の発生を容易に発見することができる。
路のデジタル出力信号を直接コンパレータに入力し、そ
の出力をサンプルホールドするため、入力されるデジタ
ル信号のオーバーシュート、アンダーシュート及び波形
の歪のいずれでも検出でき、図２、３、４のタイムチャ
ートに記したように、不良品を意味するハイレベルの信
号を出力するため、オーバーシュート、アンダーシュー
ト及び波形の歪の発生を容易に発見することができる。
【００４４】しかも、オーバーシュート、アンダーシュ
ート、波形の歪を発見するためにデジタル信号出力期間
中、毎回ストローブを立てて、毎回試験をする必要がな
く、ゲートパルスがハイレベルになっている１サイクル
の検査期間で、いずれの不具合も検出できるため、試験
時間を大幅に短縮することができ、従って、検査コスト
を低減することもできる。
ート、波形の歪を発見するためにデジタル信号出力期間
中、毎回ストローブを立てて、毎回試験をする必要がな
く、ゲートパルスがハイレベルになっている１サイクル
の検査期間で、いずれの不具合も検出できるため、試験
時間を大幅に短縮することができ、従って、検査コスト
を低減することもできる。
【００４５】図６は、本発明の半導体試験装置の第２の
実施形態を示したブロック図である。本例の半導体試験
装置の構成は図１に示した第１の実施形態と同様である
が、異なる点は、ＬｉｍｉｔＨｉ、ＬｉｍｉｔＬｏの基
準電圧を供給する基準電圧源１、３は備えられている
が、ＬｉｍｉｔＣｅｎの基準電圧を供給するを基準電圧
源２が備えられていないところにある。このため、Ｌｉ
ｍｉｔＣｅｎの基準電圧は、抵抗２０と可変抵抗２１の
分圧回路によって、基準電圧源１により発生される基準
電圧を分圧して発生し、コンパレータ５に供給してい
る。
実施形態を示したブロック図である。本例の半導体試験
装置の構成は図１に示した第１の実施形態と同様である
が、異なる点は、ＬｉｍｉｔＨｉ、ＬｉｍｉｔＬｏの基
準電圧を供給する基準電圧源１、３は備えられている
が、ＬｉｍｉｔＣｅｎの基準電圧を供給するを基準電圧
源２が備えられていないところにある。このため、Ｌｉ
ｍｉｔＣｅｎの基準電圧は、抵抗２０と可変抵抗２１の
分圧回路によって、基準電圧源１により発生される基準
電圧を分圧して発生し、コンパレータ５に供給してい
る。
【００４６】本例も、半導体試験装置としての動作は第
１の実施形態のそれと同様で、同様の効果がある。尚、
ＬｉｍｉｔＣｅｎの基準電圧は可変抵抗２１の抵抗値を
調整して前記分圧比を変化させることにより、微調整す
ることができる。
１の実施形態のそれと同様で、同様の効果がある。尚、
ＬｉｍｉｔＣｅｎの基準電圧は可変抵抗２１の抵抗値を
調整して前記分圧比を変化させることにより、微調整す
ることができる。
【００４７】尚、上記実施形態はオーバーシュート、ア
ンダーシュート及び波形の歪及び正常波形の４個の状態
を検出するように構成したが、オーバーシュート、アン
ダーシュート及び波形の歪のいずれか２個と、正常波形
の計３個の状態を検出するように構成することもでき
る。この場合は、図６の破線で囲んだような構成とな
り、図１の場合も同様である。
ンダーシュート及び波形の歪及び正常波形の４個の状態
を検出するように構成したが、オーバーシュート、アン
ダーシュート及び波形の歪のいずれか２個と、正常波形
の計３個の状態を検出するように構成することもでき
る。この場合は、図６の破線で囲んだような構成とな
り、図１の場合も同様である。
【００４８】
【発明の効果】以上詳細に説明したように、本発明の半
導体試験装置によれば、半導体デジタル回路からのデジ
タル信号出力期間内に発生するオーバーシュート、アン
ダーシュ−ト及び波形の歪を短時間且つ低コストで検出
することができる。
導体試験装置によれば、半導体デジタル回路からのデジ
タル信号出力期間内に発生するオーバーシュート、アン
ダーシュ−ト及び波形の歪を短時間且つ低コストで検出
することができる。
【図１】本発明の半導体試験装置の第１の実施形態を示
したブロック図である。
したブロック図である。
【図２】図１に示した装置でオーバーシュートを検出す
る際の動作を示したタイムチャートである。
る際の動作を示したタイムチャートである。
【図３】図１に示した装置でアンダーシュートを検出す
る際の動作を示したタイムチャートである。
る際の動作を示したタイムチャートである。
【図４】図１に示した装置で波形歪みを検出する際の動
作を示したタイムチャートである。
作を示したタイムチャートである。
【図５】図１に示した装置で正常波形を検出する際の動
作を示したタイムチャートである。
作を示したタイムチャートである。
【図６】本発明の半導体試験装置の第２の実施形態を示
したブロック図である。
したブロック図である。
【図７】従来の半導体デジタル回路の出力試験方法例を
示したタイムチャートである。
示したタイムチャートである。
【図８】従来の半導体デジタル回路の他の出力試験方法
例を示したタイムチャートである。
例を示したタイムチャートである。
１、２、３ 基準電圧源 ４、５、６ コンパレータ ７ バッファ ８、９ インバータ １０、１１、１２ スイッチ回路 １３、１４、１５ ピークホールド回路 １６、１７ オア回路 １８ 入力端子 １９ 出力端子 ２０ 抵抗 ２１ 可変抵抗
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G003 AA07 AB01 AF06 AH02 AH04 2G032 AC03 AD01 AD07 AE07 AE08 AG07 AH04 AH07 9A001 BB05 JJ48 KK54 LL05
Claims (4)
- 【請求項１】 入力信号と第１の基準電圧とを比較する
第１の比較回路と、 入力信号と第２の基準電圧とを比較する第２の比較回路
と、 第１の比較回路の比較結果信号を非反転又は反転してピ
ークホールドする第１のピークホールド手段と、 第２の比較回路の比較結果信号を反転してピークホール
ドする第２のピークホールド手段と、 第１、第２のピークホールド手段の保持信号の論理和を
取る論理回路と、 を具備することを特徴とする半導体試験装置。 - 【請求項２】 第１の基準電圧は第２の基準電圧より大
きいことを特徴とする請求項１記載の半導体試験装置。 - 【請求項３】 入力信号と第１の基準電圧とを比較する
第１の比較回路と、 入力信号と第２の基準電圧とを比較する第２の比較回路
と、 入力信号と第３の基準電圧とを比較する第３の比較回路
と、 第１の比較回路の比較結果信号をピークホールドする第
１のピークホールド手段と、 第２の比較回路の比較結果信号を反転してピークホール
ドする第２のピークホールド手段と、 第３の比較回路の比較結果信号を反転してピークホール
ドする第３のピークホールド手段と、 第１、第２のピークホールド手段の保持信号の論理和を
取る第１の論理回路と、 第１論理回路の出力信号と第３のピークホールド手段の
保持信号の論理和を取る第２の論理回路と、 を具備することを特徴とする半導体試験装置。 - 【請求項４】 第１の基準電圧は第２の基準電圧より大
きく、且つ第２の基準電圧は第３の基準電圧より大きい
ことを特徴とする請求項３記載の半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35975299A JP2001174516A (ja) | 1999-12-17 | 1999-12-17 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35975299A JP2001174516A (ja) | 1999-12-17 | 1999-12-17 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001174516A true JP2001174516A (ja) | 2001-06-29 |
Family
ID=18466123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35975299A Withdrawn JP2001174516A (ja) | 1999-12-17 | 1999-12-17 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001174516A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013527930A (ja) * | 2010-05-06 | 2013-07-04 | 日本テキサス・インスツルメンツ株式会社 | 温度を制御するため及び半導体チップのテストを可能にするための回路 |
-
1999
- 1999-12-17 JP JP35975299A patent/JP2001174516A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013527930A (ja) * | 2010-05-06 | 2013-07-04 | 日本テキサス・インスツルメンツ株式会社 | 温度を制御するため及び半導体チップのテストを可能にするための回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070306 |