JP5186485B2 - 試験装置 - Google Patents

Description

本発明は、試験装置及び電子デバイスに関する。特に本発明は、高速に動作するインターフェイス回路を備える電子デバイス、及び当該電子デバイスを試験する試験装置に関する。本出願は、下記の日本出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．特願２００７−０８９６９１ 出願日 ２００７年０３月２９日

半導体回路等のデバイスを試験する項目として、電子デバイスの実動作速度に応じた周波数の試験信号を用いた試験が考えられる。この場合、電子デバイスの試験装置は、電子デバイスの実動作速度に応じた周波数のテストパターンを電子デバイスに入力して、電子デバイスの出力信号の論理値パターンを、当該信号の周波数に応じた速度で検出して、期待値パターンと論理比較する。

係る試験装置として、パターン発生器、タイミング発生器、波形成形器、ドライバ、コンパレータ、及び論理比較器を備える試験装置が考えられる（例えば、特許文献１参照）。パターン発生器は、テストパターンが有するべき論理値パターンを生成する。タイミング発生器は、論理値パターンのタイミング情報を生成する。波形成形器及びドライバは、論理値パターン及びタイミング情報に基づいて、電子デバイスに入力する試験信号を生成する。

例えばタイミング発生器は、テストパターンのビットレートを規定するタイミング信号を生成する。波形成形器は、パターン発生器が生成した論理値パターンに基づいて、当該ビットレートで論理値が遷移するテストパターンを生成する。ドライバは、波形成形器が生成したテストパターンの各論理値に応じた電圧を出力する。パターン発生器として、例えばアルゴリズムパターン発生器（ＡＬＰＧ）を用いることにより、任意の論理値パターンを有するテストパターンを生成することができる。

電子デバイスのインターフェイス回路は、試験装置からの試験信号を受け取る。インターフェイス回路は、試験信号を電子デバイスの内部回路に入力して、内部回路の出力信号を試験装置に出力する。

試験装置のコンパレータは、インターフェイス回路から受け取った出力信号の論理値パターンを検出する。論理比較器は、コンパレータが検出した論理値パターンと、所定の期待値パターンとが一致するか否かを検出する。これにより、電子デバイスのインターフェイス回路及び内部回路が正常に動作しているか否かを判定することができる。
特開２００１−２２２８９７号公報

近年、電子デバイスの高速化が著しい。高速に動作する電子デバイスを実動作速度で試験する場合、高速に動作するパターン発生器を用いることが考えられる。例えば、ＧＨｚ帯で実動作する電子デバイスを試験する場合、ＧＨｚ帯で動作するパターン発生器を用いる。しかし、従来の試験装置に設けられているアルゴリズムパターン発生器等のパターン発生器を、ＧＨｚ帯のように高周波帯で動作させることは困難である。

また、複数のパターン発生器を用意して、それぞれのパターン発生器の出力をマルチプレクスすることにより、高周波のテストパターンを生成することも考えられる。しかしこの場合、試験装置の回路規模が増大してしまう。

このため、本発明の一つの側面においては、上記の課題を解決する試験装置及び電子デバイスを提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、デバイス内部の内部回路とデバイス外部との間で信号を受け渡す外部インターフェイス回路と、内部回路を試験する内蔵セルフテスト回路とを備える被試験デバイスを試験する試験装置であって、外部インターフェイス回路を試験するための試験パターンを、外部インターフェイス回路に入力するパターン発生部と、外部インターフェイス回路に試験パターンを折り返して出力させるインターフェイス制御部と、外部インターフェイス回路が折り返して出力する試験パターンに基づいて、外部インターフェイス回路の良否を判定するインターフェイス判定部と、内蔵セルフテスト回路を制御して、外部インターフェイス回路の試験と並行して内部回路を試験するＢＩＳＴ試験部と、内部回路、および外部インターフェイス回路のいずれにも不良が検出されなかった場合に、被試験デバイスを良品と判定する結果処理部とを備え、外部インターフェイス回路は、複数の入出力ピンを有し、インターフェイス制御部は、外部インターフェイス回路を試験する場合に、パターン発生部から試験パターンが入力される複数の入出力ピンのうち半分の入出力ピンと、試験パターンを折り返して出力すべき複数の入出力ピンのうち他の半分の入出力ピンとを被試験デバイスの内部で一対一に接続させ、複数の入出力ピンのうち半分の入出力ピンには共通の試験パターンが入力される試験装置を提供する。

本発明の第２の形態においては、内部回路と、複数の入出力ピンを有し、デバイス外部及び内部回路の間で信号を受け渡す外部インターフェイス回路と、それぞれの入出力ピンを、内部回路又は他の入出力ピンのいずれに接続するかを切り替える切替部とを備える電子デバイスを提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明によれば、高速に動作する被試験デバイスの外部インターフェイス回路を低コストの装置で試験することができる。また、外部インターフェイス回路を試験する場合に、外部インターフェイス回路を内部回路等から切り離すので、外部インターフェイス回路の試験を、内部回路等の試験と並行して行うことができる。例えば、内蔵セルフテスト回路を用いて内部回路を試験することにより、外部インターフェイス回路及び内部回路の試験を並行して行うことができる。このため、試験時間を短縮することができる。

本発明の一つの実施形態に係る試験装置１００の構成の一例を示す図である。 試験装置１００の動作の一例を示す図である。 インターフェイス試験部１１０及び外部インターフェイス回路２１０の構成の一例を示す図である。 複数の入出力ピン２０２に対応して設けられる複数の入出力回路１２０の構成の一例を示す図である。 パターン発生部１１４及びインターフェイス判定部１１８の構成の一例を示す図である。図５（ａ）は、パターン発生部１１４の構成の一例を示す図であり、図５（ｂ）は、インターフェイス判定部１１８の構成の一例を示す図である。 電源試験部１５０の構成の一例を示す図である。

符号の説明

１００ 試験装置
１１０ インターフェイス試験部
１１２ インターフェイス制御部
１１４ パターン発生部
１１６ タイミング発生部
１１８ インターフェイス判定部
１２０ 入出力回路
１２２ ドライバ
１２４ コンパレータ
１２６ スイッチ
１２８ シフトレジスタ
１３０ スキャン試験部
１３２ 加算部
１３４ シフトレジスタ
１３６ 加算部
１３８ 一致検出部
１４０ ＢＩＳＴ試験部
１５０ 電源試験部
１５２ 電源判定部
１５４ 電力測定部
１６０ 電源供給部
１７０ 結果処理部
２００ 被試験デバイス
２０２ 入出力ピン
２０４ スキャンピン
２０６ ＢＩＳＴピン
２０８ 電源ピン
２０９ 制御ピン
２１０ インターフェイス回路
２１２ バッファメモリ
２１４ 切替部
２１６ スイッチ
２２０ 内部インターフェイス回路
２３０ 内部回路
２４０ 内蔵セルフテスト回路
２５０ 電源部

以下、発明の実施の形態を通じて本発明の一つの側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の一つの実施形態に係る試験装置１００の構成の一例を示す図である。本例における試験装置１００は、半導体回路等の被試験デバイス２００を試験する。試験装置１００は、被試験デバイス２００の外部インターフェイス回路２１０を内部回路２３０から切り離して試験することにより、外部インターフェイス回路２１０を試験できる簡易な試験パターンを生成する。また、内部回路２３０の試験は、被試験デバイス２００の内部に設けられた内蔵セルフテスト回路２４０を利用して試験する。これにより、試験装置１００は複雑な論理値パターンを有する試験パターンを生成せずとも、高速に動作する被試験デバイス２００を試験することができる。このため、試験装置１００を低コストで提供することができる。

被試験デバイス２００は、外部インターフェイス回路２１０、内部インターフェイス回路２２０、内部回路２３０、内蔵セルフテスト回路（ＢＩＳＴ）２４０、及び電源部２５０を備える。尚、図１においては、入出力ピン２０２、スキャンピン２０４、ＢＩＳＴピン２０６、電源ピン２０８を外部インターフェイス回路２１０から分離して示しているが、入出力ピン２０２、スキャンピン２０４、ＢＩＳＴピン２０６、電源ピン２０８は、外部インターフェイス回路２１０に含まれてよい。

外部インターフェイス回路２１０は、被試験デバイス２００の内部インターフェイス回路２２０と、デバイス外部との間に設けられ、信号を受け渡す。例えば外部インターフェイス回路２１０は、入出力ピン２０２が外部から受け取った信号を、内部インターフェイス回路２２０を介して内部回路２３０に入力してよい。また外部インターフェイス回路２１０は、内部回路２３０の出力信号を、内部インターフェイス回路２２０を介して受け取り、入出力ピン２０２から外部に出力してよい。

内部回路２３０は、例えば入力される信号に応じて動作するデジタル回路、アナログ回路、又はこれらが混在した回路であってよい。内部回路２３０は、内部インターフェイス回路２２０から入力される信号に応じた信号を、内部インターフェイス回路２２０に出力してよい。また、内部回路２３０は、内部インターフェイス回路２２０から入力されるデータ信号を格納するメモリ回路を有してもよい。この場合、内部回路２３０は、読み出し命令に応じて、格納したデータを内部インターフェイス回路２２０に出力してよい。

内部インターフェイス回路２２０は、外部インターフェイス回路２１０及び内部回路２３０の間で信号を受け渡す。例えば内部回路２３０がメモリセルを有する場合、内部インターフェイス回路２２０は、外部インターフェイス回路２１０から、データを書き込む旨の命令、書き込むべきデータ、及び書き込むべきアドレスを受け取り、内部回路２３０の当該アドレスに、当該データを書き込んでよい。また外部インターフェイス回路２１０から、データを読み出す旨の命令、及びデータを読み出すべきアドレスを受け取り、内部回路２３０の当該アドレスに記憶されているデータを読み出して外部インターフェイス回路２１０に出力してよい。

内部インターフェイス回路２２０は、複数の入出力ピン２０２及び内部回路２３０との間を接続するそれぞれの伝送線路上に、それぞれフリップフロップを有してよい。フリップフロップは、伝送線路を伝送する信号の論理値を保持する。これらのフリップフロップは、入出力ピン２０２及び内部回路２３０を接続する伝送線路とは異なるスキャンパスで縦続接続されてよい。スキャンパスは、スキャンピン２０４と接続される。

内蔵セルフテスト回路２４０は、内部回路２３０を試験する。例えば内蔵セルフテスト回路２４０は、ＢＩＳＴピン２０６から与えられる制御信号に応じて内部回路２３０を試験する。内蔵セルフテスト回路２４０は、予め定められた論理値パターンを有する試験信号を生成して、内部回路２３０に供給してよい。また内蔵セルフテスト回路２４０は、内部回路２３０が出力する信号の論理値パターンと、予め定められた期待値パターンとを比較することにより、内部回路２３０の良否を判定してよい。

また、内蔵セルフテスト回路２４０は、内部回路２３０のメモリセルに所定の論理値を格納して、当該メモリセルが格納した論理値を読み出してよい。このとき、内蔵セルフテスト回路２４０は、書き込んだ論理値と、読み出した論理値とが一致するか否かに基づいて、内部回路２３０の良否を判定してよい。また、内蔵セルフテスト回路２４０は、内部回路２３０の良否判定結果を、ＢＩＳＴピン２０６を介して外部に通知してよい。

また、内蔵セルフテスト回路２４０の機能は、上記の機能に限定されない。内蔵セルフテスト回路２４０は、一般に用いられる、いわゆるＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路であってよい。

電源部２５０は、電源ピン２０８を介して、外部から電源電力を受け取る。電源部２５０は、当該電源電力を、外部インターフェイス回路２１０、内部インターフェイス回路２２０、内部回路２３０、及び内蔵セルフテスト回路２４０に分配してよい。

試験装置１００は、インターフェイス試験部１１０、ＢＩＳＴ試験部１４０、スキャン試験部１３０、電源試験部１５０、電源供給部１６０、及び結果処理部１７０を備える。インターフェイス試験部１１０は、外部インターフェイス回路２１０を試験する。

例えばインターフェイス試験部１１０は、入出力ピンに所定の論理値パターンを有する試験パターンを入力する。また、インターフェイス試験部１１０は、外部インターフェイス回路２１０に、当該試験パターンを折り返して出力させて、入出力ピン２０２から折り返して出力される試験パターンを受け取ってよい。インターフェイス試験部１１０は、受け取った試験パターンの論理値パターンが、所定の期待値パターンと一致するか否かに基づいて、外部インターフェイス回路２１０の良否を判定してよい。

またインターフェイス試験部１１０は、被試験デバイス２００の実動作周波数と略同一の周波数の試験パターンを生成してよい。例えばインターフェイス試験部１１０は、ＧＨｚ帯の周波数を有する試験パターンを生成してよい。このように、インターフェイス試験部１１０は、高周波数の試験パターンを生成するので、高速に動作できることが好ましい。

ここで、インターフェイス試験部１１０は、内部回路２３０を試験しないので、多様な論理値パターンを有する試験パターンを生成しなくともよい。例えばインターフェイス試験部１１０は、後述する擬似ランダムパターンを、試験パターンとして生成してよい。この場合、インターフェイス試験部１１０は、例えば任意のパターンを生成するアルゴリズムパターン発生器より高周波数の試験パターンを生成することができる。このため、より高速に動作する被試験デバイス２００の外部インターフェイス回路２１０を試験することができる。

尚、外部インターフェイス回路２１０を試験する場合、インターフェイス試験部１１０は、外部インターフェイス回路２１０と内部インターフェイス回路２２０との間の接続を切り離すことが好ましい。このような処理により、外部インターフェイス回路２１０の試験と、内部インターフェイス回路２２０又は内部回路２３０を並行して試験することができる。

スキャン試験部１３０は、内部インターフェイス回路２２０のスキャンパスに接続されたフリップフロップに対して、所定の論理値パターンを順次入力することにより、スキャン試験を行う。例えばスキャンパスの両端は、２つのスキャンピン２０４に接続されており、スキャン試験部１３０は、一方のスキャンピン２０４から所定の論理値パターンを入力して、他方のスキャンピン２０４から出力される論理値パターンに基づいて、スキャンパスの良否を判定してよい。

ＢＩＳＴ試験部１４０は、ＢＩＳＴピン２０６を介して内蔵セルフテスト回路２４０を制御することにより、内部回路２３０を試験する。例えばＢＩＳＴ試験部１４０は、内部回路２３０を試験する旨の制御信号を、内蔵セルフテスト回路２４０に供給する。内蔵セルフテスト回路２４０は、当該制御信号に応じて、内部回路２３０に対して予め定められた測定又は試験を行い、測定結果又は試験結果をＢＩＳＴ試験部１４０に通知する。

電源供給部１６０は、被試験デバイス２００に電源電力を供給する。例えば電源供給部１６０は、被試験デバイス２００に一定電圧の電源電力を供給してよく、また一定電流の電源電力を供給してもよい。

電源試験部１５０は、被試験デバイス２００に供給される電源電力の変動に基づいて、被試験デバイス２００の良否を判定する。例えば電源試験部１５０は、内蔵セルフテスト回路２４０が内部回路２３０を動作させている状態における電源電力の変動に基づいて、被試験デバイス２００の良否を判定してよい。また、電源供給部１６０が一定電圧の電源電力を供給している場合、電源試験部１５０は、電源電力の電流変動を検出してよい。また電源供給部１６０が一定電流の電源電力を供給している場合、電源試験部１５０は、電源電力の電圧変動を検出してよい。また、電源試験部１５０は、内部回路２３０が静止状態である場合の電源電力の変動を検出してもよい。

結果処理部１７０は、インターフェイス試験部１１０、スキャン試験部１３０、ＢＩＳＴ試験部１４０、及び電源試験部１５０における判定結果に基づいて、被試験デバイス２００の良否を判定する。例えば結果処理部１７０は、インターフェイス試験部１１０、スキャン試験部１３０、ＢＩＳＴ試験部１４０、及び電源試験部１５０のいずれにおいても不良が検出されなかった場合に、被試験デバイス２００を良品と判定してよい。また、試験装置１００が、インターフェイス試験部１１０、スキャン試験部１３０、ＢＩＳＴ試験部１４０、及び電源試験部１５０のうちのいずれか一つ又は複数における試験を行わない場合、結果処理部１７０は、インターフェイス試験部１１０、スキャン試験部１３０、ＢＩＳＴ試験部１４０、及び電源試験部１５０のうちの、試験に用いられた試験部における判定結果に基づいて、被試験デバイス２００の良否を判定してよい。

以上説明したように、本例における試験装置１００によれば、高速に動作する被試験デバイス２００の外部インターフェイス回路２１０を低コストで試験することができる。また、外部インターフェイス回路２１０の試験と、他の試験とを並行して行うことができる。

図２は、試験装置１００の動作の一例を示す図である。上述したように試験装置１００は、複数の試験項目を並行して行ってよい。例えば試験装置１００は、インターフェイス試験（ＩＦ試験）と、ＢＩＳＴ試験等の他の試験を並行して行ってよい。また、電源試験（ＤＣ試験）と、ＢＩＳＴ試験とを並行して行ってよい。また、例えば図２に示すように、試験装置１００は、電源試験（ＤＣ試験）及びインターフェイス試験（ＩＦ試験）を順番に行い、電源試験及びインターフェイス試験に並行して、ＢＩＳＴ試験及びスキャン試験を順番に行ってよい。このような動作により、これらの試験項目を順次行う場合に比べ、試験時間を半減させることができる。

図３は、インターフェイス試験部１１０及び外部インターフェイス回路２１０の構成の一例を示す図である。外部インターフェイス回路２１０は、複数の入出力ピン２０２、制御ピン２０９、複数のバッファメモリ２１２、及び切替部２１４を有する。複数のバッファメモリ２１２は、複数の入出力ピン２０２と一対一に対応して設けられ、対応する入出力ピン２０２と、内部インターフェイス回路２２０との間に設けられる。

それぞれのバッファメモリ２１２は、対応する入出力ピン２０２から入力されるデータを格納して、内部インターフェイス回路２２０に出力してよい。また内部インターフェイス回路２２０から入力されるデータを格納して、対応する入出力ピン２０２に出力してよい。また、外部インターフェイス回路２１０は、バッファメモリ２１２に代えて、入出力ピン２０２と内部インターフェイス回路２２０との間を伝送する信号の波形を整形するバッファを有してもよい。

切替部２１４は、入出力ピン２０２及び内部回路２３０の間に設けられる。本例の切替部２１４は、バッファメモリ２１２及び内部インターフェイス回路２２０の間に設けられる。切替部２１４は、それぞれの入出力ピン２０２を、内部回路２３０に接続するか、又は他の入出力ピン２０２に接続するかを切り替える。

例えば切替部２１４は、外部インターフェイス回路２１０を試験する旨の通知（例えば切替制御信号）を、外部の試験装置１００から受けた場合に、試験装置１００から試験パターンを受け取るべき入出力ピン２０２−１と、試験装置１００に試験パターンを折り返して出力すべき入出力ピン２０２−２とを被試験デバイス２００の内部で接続してよい。また、切替部２１４は、被試験デバイス２００の実動作時に、それぞれの入出力ピン２０２を、内部回路２３０に接続してよい。

本例の切替部２１４は、それぞれの入出力ピン２０２に対応するバッファメモリ２１２を、内部インターフェイス回路２２０に接続するか、又は他のバッファメモリ２１２を介して他の入出力ピン２０２に接続するかを切り替える。切替部２１４は、複数の入出力ピン２０２に一対一に対応して複数のスイッチ２１６を有してよい。

それぞれのスイッチ２１６は、対応するバッファメモリ２１２を、内部インターフェイス回路２２０に接続するか、又は他のバッファメモリ２１２に接続するかを切り替える。また、切替部２１４は、入出力ピン２０２及びバッファメモリ２１２の間に設けられてもよい。この場合、それぞれのスイッチ２１６は、対応する入出力ピン２０２を、バッファメモリ２１２に接続するか、又は他の入出力ピン２０２に接続するかを切り替える。

インターフェイス試験部１１０は、インターフェイス制御部１１２、及び入出力回路１２０を有する。入出力回路１２０は、パターン発生部１１４、タイミング発生部１１６、及びインターフェイス判定部１１８を有する。

インターフェイス制御部１１２は、外部インターフェイス回路２１０を試験する場合に、制御ピン２０９を介して切替部２１４を制御して、外部インターフェイス回路２１０及び内部インターフェイス回路２２０の間で信号を伝送する接続経路を切り離す。また、インターフェイス制御部１１２は、パターン発生部１１４から試験パターンが入力される入出力ピン２０２−１と、試験パターンを折り返して出力すべき入出力ピン２０２−２とを被試験デバイス２００の内部で接続させる。インターフェイス制御部１１２は、切替部２１４を制御する切替制御信号を、制御ピン２０９を介して切替部２１４に供給してよい。

例えばインターフェイス制御部１１２は、複数の入出力ピン２０２のうち、半分の入出力ピン２０２−１と、他の半分の入出力ピン２０２−２とが、スイッチ２１６を介して一対一に接続されるように、切替部２１４のそれぞれのスイッチ２１６を制御する。また、インターフェイス制御部１１２は、入出力ピン２０２−１に対応するバッファメモリ２１２が格納したデータを、入出力ピン２０２−２から出力させるように、切替部２１４を制御してもよい。

パターン発生部１１４は、それぞれの入出力ピン２０２−１に、外部インターフェイス回路２１０を試験する試験パターンを入力する。インターフェイス制御部１１２が上述したように切替部２１４を制御することにより、外部インターフェイス回路２１０は、入力された試験パターンを折り返して、それぞれの入出力ピン２０２−２から出力する。つまり、インターフェイス制御部１１２は、外部インターフェイス回路２１０に、試験装置１００から入力された試験パターンを、試験装置１００にループバックさせる。

パターン発生部１１４は、例えば擬似ランダムパターンの試験パターン、又は一定周期でパルスを有する試験パターン等のように、簡易な処理により生成できる試験パターンを生成してよい。これにより、パターン発生部１１４は、高周波数の試験パターンを生成することができる。このため、高速に動作する被試験デバイス２００の外部インターフェイス回路２１０を試験することができる。

インターフェイス判定部１１８は、外部インターフェイス回路２１０が入出力ピン２０２−２から折り返して出力する試験パターンに基づいて、外部インターフェイス回路２１０の良否を判定する。例えばインターフェイス判定部１１８は、外部インターフェイス回路２１０が出力する信号の論理値を、与えられるタイミング信号に応じて検出してよい。そして、検出した論理値パターンと、予め定められた期待値パターンとが一致するか否かにより、外部インターフェイス回路２１０の良否を判定してよい。

タイミング発生部１１６は、パターン発生部１１４及びインターフェイス判定部１１８のそれぞれに、タイミング信号を供給する。例えばタイミング発生部１１６は、試験パターンの論理値が遷移するタイミングを規定するタイミング信号を、タイミング発生部１１６に供給してよい。またタイミング発生部１１６は、外部インターフェイス回路２１０が出力する信号の各データビットの時間方向における開口の略中央に位置するタイミング信号を、インターフェイス判定部１１８に供給してよい。

また、タイミング発生部１１６は、パターン発生部１１４に供給するタイミング信号にジッタを印加してもよい。この場合、パターン発生部１１４が出力する試験パターンにジッタが印加されるので、外部インターフェイス回路２１０のジッタ試験を行うことができる。

例えばタイミング発生部１１６は、タイミング信号に印加するジッタの振幅を徐々に変化させてよい。そして、インターフェイス判定部１１８は、印加されるジッタの振幅毎に、外部インターフェイス回路２１０が出力する信号の論理値パターンと、期待値パターンとが一致するか否かを判定してよい。これにより、外部インターフェイス回路２１０におけるジッタ耐力を判定することができる。

またインターフェイス判定部１１８は、外部インターフェイス回路２１０が出力する信号に含まれるジッタの振幅を測定してもよい。この場合、タイミング発生部１１６は、外部インターフェイス回路２１０が出力する信号のサイクル毎に位相の異なる複数のタイミング信号を生成してよい。そして、信号の各サイクルにおいて、論理値の遷移を検出するタイミング信号の位相のばらつきから、外部インターフェイス回路２１０が出力するジッタの振幅を算出してよい。試験装置１００は、パターン発生部１１４に供給するタイミング信号に印加したジッタ振幅と、インターフェイス判定部１１８が測定したジッタ振幅との比に基づいて、外部インターフェイス回路２１０のジッタゲインを算出してよい。

また、パターン発生部１１４は、論理値がＨ又はＬに固定された試験パターンを生成してもよい。試験装置１００は、外部インターフェイス回路２１０に入力する信号の信号レベルと、外部インターフェイス回路２１０が出力する信号の信号レベルとに基づいて、外部インターフェイス回路２１０における信号レベルの損失を算出してよい。

また、図３においては、複数の入出力ピン２０２に対して、共通の入出力回路１２０を示したが、インターフェイス試験部１１０は、複数の入出力ピン２０２に一対一に対応して、複数の入出力回路１２０を有してよい。この場合、試験パターンを入力すべき入出力ピン２０２−１に対応する入出力回路１２０のパターン発生部１１４が、対応する入出力ピン２０２−１に試験パターンを入力する。また、試験パターンを折り返して出力する入出力ピン２０２−２に対応する入出力回路１２０のインターフェイス判定部１１８が、対応する入出力ピン２０２−２から出力される信号を測定する。

図４は、複数の入出力ピン２０２に対応して設けられる複数の入出力回路１２０の構成の一例を示す図である。尚、図４においては、入出力ピン２０２−１に対応する入出力回路１２０−１、及び入出力ピン２０２−２に対応する入出力回路１２０−２を、それぞれ一つずつ示すが、インターフェイス試験部１１０は、複数の入出力ピン２０２−１に対応して複数の入出力回路１２０−１を有してよく、複数の入出力ピン２０２−２に対応して複数の入出力回路１２０−２を有してよい。

また、本例における入出力回路１２０−１及び１２０−２は、図３において説明した入出力回路１２０の構成に加え、ドライバ１２２、コンパレータ１２４、及びスイッチ１２６を有する。ドライバ１２２は、パターン発生部１１４が出力する試験パターンに応じた信号を成形して、入出力ピン２０２に供給する。例えばドライバ１２２には、試験パターンが論理値Ｈを示す場合に出力すべき電圧と、論理値Ｌを示す場合に出力すべき電圧が与えられ、試験パターンの論理値パターンに応じた電圧波形を出力する。

コンパレータ１２４は、入出力ピン２０２が出力する信号を受け取り、受け取った信号の信号レベルと、予め定められた参照レベルとを比較した比較結果を、インターフェイス判定部１１８に供給する。例えばコンパレータ１２４は、受け取った信号のレベルが参照レベルより大きい場合に論理値Ｈを出力して、受け取った信号のレベルが参照レベル以下である場合に論理値Ｌを出力してよい。インターフェイス判定部１１８は、コンパレータ１２４から受け取った比較結果を、タイミング発生部１１６から与えられるタイミング信号に応じて取得することにより、入出力ピン２０２が出力する信号の論理値パターンを取得して、期待値パターンと比較する。

スイッチ１２６は、コンパレータ１２４の入力端を、入出力ピン２０２に接続するか否かを切り替える。本例のスイッチ１２６は、ドライバ１２２及び入出力ピン２０２を接続する配線と、コンパレータ１２４の入力端との間に設けられ、コンパレータ１２４の入力端を当該配線に接続するか否かを切り替える。

入出力回路１２０が、試験パターンを入力すべき入出力ピン２０２−１に接続される場合、スイッチ１２６は、コンパレータ１２４を入出力ピン２０２−１から切り離して、ドライバ１２２が出力する信号を入出力ピン２０２−１に供給させる。また、入出力回路１２０が、試験パターンを折り返して出力すべき入出力ピン２０２−２に接続される場合、スイッチ１２６は、コンパレータ１２４を入出力ピン２０２−２に接続して、入出力ピン２０２−２が出力する信号をコンパレータ１２４に供給させる。

本例では、入出力回路１２０−１のスイッチ１２６は、コンパレータ１２４を入出力ピン２０２−１から切り離す。また、入出力回路１２０−１のパターン発生部１１４は、試験パターンを出力する。

入出力回路１２０−２のスイッチ１２６は、コンパレータ１２４を入出力ピン２０２−２に接続する。入出力回路１２０−２のドライバ１２２は、試験パターンを出力せず、コンパレータ１２４は、入出力ピン２０２−２から折り返して出力される試験パターンを測定する。

図５は、パターン発生部１１４及びインターフェイス判定部１１８の構成の一例を示す図である。図５（ａ）は、パターン発生部１１４の構成の一例を示す図であり、図５（ｂ）は、インターフェイス判定部１１８の構成の一例を示す図である。

パターン発生部１１４は、シフトレジスタ１２８及び加算部１３２を有しており、擬似ランダムパターンを試験パターンとして生成する。シフトレジスタ１２８は、縦続接続された複数のレジスタを有する。それぞれのレジスタには、タイミング発生部１１６が生成したタイミング信号が分岐して与えられてよい。それぞれのレジスタは、前段のレジスタが出力する論理値を与えられるタイミング信号に応じて取り込んで格納して、格納した論理値を出力する。

加算部１３２は、複数のレジスタが出力する論理値を加算して、初段のレジスタに入力する。本例の加算部１３２は、最終段のレジスタが出力する論理値と、その前段のレジスタが出力する論理値とを加算して、初段のレジスタに入力する。ここで、加算部１３２における加算とは、論理和を求める処理であってよい。このような構成により、パターン発生部１１４は、それぞれのレジスタが格納する初期値、及び加算部１３２がいずれのレジスタの出力の論理値を加算するかに応じた擬似ランダムパターンを生成することができる。

尚、少なくとも一つのレジスタには、初期値として論理値Ｈが格納され、少なくとも一つのレジスタには、初期値として論理値Ｌが格納される。また、加算部１３２は、３以上のレジスタが出力する論理値の論理和を、初段のレジスタに入力してよい。

また、パターン発生部１１４は、生成すべき擬似ランダムパターンに応じて、それぞれのレジスタに格納する初期値を設定する初期設定部を更に有してよい。またパターン発生部１１４は、生成すべき擬似ランダムパターンに応じて、それぞれのレジスタの出力を加算部１３２に入力するか否かを切り替える選択部を更に有してよい。またパターン発生部１１４は、生成すべき擬似ランダムパターンに応じて、シフトレジスタ１２８の段数を制御する段数制御部を更に有してよい。例えば段数制御部は、いずれのレジスタの出力を、ドライバ１２２に入力するかを選択することにより、シフトレジスタ１２８の段数を調整してよい。この場合、加算部１３２には、ドライバ１２２に接続されるレジスタより後段に設けられたレジスタが接続されないことが好ましい。

このような構成により、パターン発生部１１４は、簡易な構成により、複数種類の擬似ランダムパターンを生成することができる。また、複雑な演算を要しないので、パターン発生部１１４は、高周波数の試験パターンを生成することができる。

インターフェイス判定部１１８は、パターン発生部１１４が出力した試験パターンと、外部インターフェイス回路２１０が折り返して出力する論理値パターンとが一致するか否かを判定する。本例におけるインターフェイス判定部１１８は、コンパレータ１２４により検出された論理値パターンが、パターン発生部１１４が生成した擬似ランダムパターンと一致するか否かを判定する。

パターン発生部１１４が生成する試験パターンは、シフトレジスタ１２８及び加算部１３２の構成と、シフトレジスタ１２８のそれぞれのレジスタが格納する初期値により定まる。本例におけるインターフェイス判定部１１８は、パターン発生部１１４が有するシフトレジスタ１２８及び加算部１３２と同様の構成の回路を有することにより、パターン発生部１１４が生成した試験パターンを再現して、コンパレータ１２４が検出した論理値パターンと比較する。

インターフェイス判定部１１８は、シフトレジスタ１３４、加算部１３６、及び一致検出部１３８を有する。シフトレジスタ１３４及び加算部１３６は、パターン発生部１１４のシフトレジスタ１２８及び加算部１３２と同一の構成であってよい。つまり、シフトレジスタ１３４は、シフトレジスタ１２８と同一の段数のレジスタを有してよい。但し、シフトレジスタ１３４の初段のレジスタには、コンパレータ１２４が出力する論理値が順次入力される。また、シフトレジスタ１３４のそれぞれのレジスタには、シフトレジスタ１２８のそれぞれのレジスタに与えられるクロック信号と同一周期のクロック信号が与えられてよい。

また、加算部１３６は、シフトレジスタ１２８において加算部１３２と接続されるレジスタと対応する、シフトレジスタ１３４におけるレジスタと接続されてよい。但し、インターフェイス判定部１１８における加算部１３６の演算結果は、シフトレジスタ１３４の初段のレジスタには入力されず、一致検出部１３８に入力される。

一致検出部１３８は、加算部１３６から受け取る論理値と、シフトレジスタ１３４の初段のレジスタに入力される論理値とが一致するか否かを検出する。一致検出部１３８は、例えば排他的論理和回路であってよい。

コンパレータ１２４が出力する論理値がシフトレジスタ１３４に順次入力されて、シフトレジスタ１３４のそれぞれのレジスタが格納する初期値が全て掃きだされた場合、加算部１３６が出力する論理値は、シフトレジスタ１３４に次に入力されるべき論理値を示す。つまり、シフトレジスタ１３４のそれぞれのレジスタが格納する初期値が全て掃きだされた後において、既にシフトレジスタ１３４に入力された論理値パターンが、パターン発生部１１４が生成した擬似ランダムパターンと一致している場合、加算部１３６が出力する論理値は、パターン発生部１１４が生成する擬似ランダムパターンにおける次の論理値と一致する。

このため、シフトレジスタ１３４に入力される論理値と、加算部１３６が出力する論理値とを比較することにより、外部インターフェイス回路２１０が正常に動作しているか否かを判定することができる。つまり、外部インターフェイス回路２１０が、入力された試験パターンと同一の論理値パターンを、折り返して出力しているか否かを判定することができる。

このような構成により、擬似ランダムパターンを試験パターンとして用いた場合に、期待値パターンを容易に生成することができる。また、パターン発生部１１４と同様の構成を用いて期待値パターンを生成するので、パターン発生部１１４と同等の動作速度で、期待値パターンを生成することができる。また、シフトレジスタ１３４に入力される論理値と、加算部１３６が出力する論理値とは同期しているので、外部インターフェイス回路２１０における伝送遅延量等を考慮せずに、論理値パターンを比較することができる。

例えば、パターン発生部１１４が出力する試験パターンを、インターフェイス判定部１１８に分岐して入力して、当該試験パターンを期待値パターンとして用いる場合には、外部インターフェイス回路２１０等における伝送遅延量に応じて期待値パターンの位相をシフトさせて論理値パターンを比較する。これに対し、本例におけるインターフェイス判定部１１８では、既に入力された論理値パターンに基づいて、次に入力されるべき論理値（期待値）を生成するので、期待値パターンを、入力される論理値パターンに同期して生成することができる。このため、伝送遅延量等を考慮せずに、論理値パターンと期待値パターンとを比較することができる。

図６は、電源試験部１５０の構成の一例を示す図である。電源試験部１５０は、電源判定部１５２及び電力測定部１５４を有する。電力測定部１５４は、電源供給部１６０から被試験デバイス２００に供給される電源電力を測定する。電源供給部１６０は、内部回路２３０の試験と並行して、被試験デバイス２００に電源電力を供給してよい。電力測定部１５４は、上述したように、電源電圧を測定してよく、また電源電流を測定してもよい。

電源判定部１５２は、電力測定部１５４が測定した電源電力に基づいて、被試験デバイス２００の良否を判定する。例えば電源判定部１５２は、電力測定部１５４が測定した電源電圧又は電源電流が、予め定められた範囲内で推移するか否かに基づいて、被試験デバイス２００の良否を判定してよい。

電源試験部１５０は、上述した試験を、内部回路２３０の試験、又はスキャン試験と並行して行ってよい。また、外部インターフェイス回路２１０の試験と並行して行ってもよい。

以上説明したように、試験装置１００によれば、高速に動作する被試験デバイス２００の外部インターフェイス回路２１０を低コストの装置で試験することができる。また、外部インターフェイス回路２１０を試験する場合に、外部インターフェイス回路２１０を内部回路２３０等から切り離すので、外部インターフェイス回路２１０の試験を、内部回路２３０等の試験と並行して行うことができる。例えば、内蔵セルフテスト回路２４０を用いて内部回路２３０を試験することにより、外部インターフェイス回路２１０及び内部回路２３０の試験を並行して行うことができる。このため、試験時間を短縮することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims (6)

1. デバイス内部の内部回路とデバイス外部との間で信号を受け渡す外部インターフェイス回路と、前記内部回路を試験する内蔵セルフテスト回路とを備える被試験デバイスを試験する試験装置であって、
   前記外部インターフェイス回路を試験するための試験パターンを、前記外部インターフェイス回路に入力するパターン発生部と、
   前記外部インターフェイス回路に前記試験パターンを折り返して出力させるインターフェイス制御部と、
   前記外部インターフェイス回路が折り返して出力する前記試験パターンに基づいて、前記外部インターフェイス回路の良否を判定するインターフェイス判定部と、
   前記内蔵セルフテスト回路を制御して、前記外部インターフェイス回路の試験と並行して前記内部回路を試験するＢＩＳＴ試験部と、
   前記内部回路、および前記外部インターフェイス回路のいずれにも不良が検出されなかった場合に、前記被試験デバイスを良品と判定する結果処理部と
   を備え、
   前記外部インターフェイス回路は、複数の入出力ピンを有し、
   前記インターフェイス制御部は、前記外部インターフェイス回路を試験する場合に、前記パターン発生部から前記試験パターンが入力される前記複数の入出力ピンのうち半分の入出力ピンと、前記試験パターンを折り返して出力すべき前記複数の入出力ピンのうち他の半分の入出力ピンとを前記被試験デバイスの内部で一対一に接続させ、
   前記複数の入出力ピンのうち半分の入出力ピンには共通の試験パターンが入力される試験装置。
2. 前記インターフェイス制御部は、前記外部インターフェイス回路を試験する場合に、前記外部インターフェイス回路と前記内部回路との間で信号を伝送する接続経路を切り離す
   請求項１に記載の試験装置。
3. 前記内部回路の試験と並行して、前記内部回路に電源電力を供給する電源供給部と、
   前記電源供給部から前記被試験デバイスに供給される前記電源電力を測定する電力測定部と、
   前記電力測定部が測定した前記電源電力に基づいて、前記被試験デバイスの良否を判定する電源判定部と
   を更に備える
   請求項１または２に記載の試験装置。
4. 前記パターン発生部は、擬似ランダムパターンを前記試験パターンとして生成し、
   前記インターフェイス判定部は、前記パターン発生部が出力した前記擬似ランダムパターンと、前記外部インターフェイス回路が折り返して出力する論理値パターンとが一致するか否かを判定する
   請求項１から３のいずれか一項に記載の試験装置。
5. 前記外部インターフェイス回路は、前記複数の入出力ピンに一対一に対応して設けられ、対応する前記入出力ピンに外部から入力されたデータを格納する複数のバッファメモリを有し、
   前記インターフェイス制御部は、前記外部インターフェイス回路を試験する場合に、前記試験パターンが入力される前記入出力ピンに対応する前記複数のバッファメモリが格納したデータを、前記試験パターンを折り返して出力すべき前記入出力ピンを介して出力させる
   請求項１に記載の試験装置。
6. 前記外部インターフェイス回路は、それぞれの前記入出力ピンを、前記内部回路又は他の前記入出力ピンのいずれに接続するかを切り替える切替部を更に備え、
   前記インターフェイス制御部は、前記外部インターフェイス回路を試験する場合に、前記パターン発生部から前記試験パターンが入力される前記入出力ピンと、前記試験パターンを折り返して出力すべき前記入出力ピンとを接続させる切替制御信号を前記切替部に入力する
   請求項１に記載の試験装置。

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