JP4906030B2 - テスト回路およびテスト方法 - Google Patents
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Description
遅延制御信号に応じて、前記集積回路から出力されるシリアルデータとクロックとを相対的かつ可変的に遅延して出力する遅延可変回路と、
前記遅延可変回路から出力されるクロックを用いて、前記遅延可変回路から出力されるシリアルデータをパラレルデータに変換するシリアル・パラレル変換回路とを備え、当該変換されたパラレルデータを判定することにより前記シリアルデータとクロックとの間のセットアップタイムおよびホールドタイムのテストを行うことを特徴とするテスト回路を提供する。
前記出力されるシリアルデータとクロックとを相対的かつ可変的に遅延し、該遅延されたクロックを用いて該遅延されたシリアルデータをパラレルデータに変換し、当該変換されたパラレルデータを判定することにより前記シリアルデータとクロックとの間のセットアップタイムおよびホールドタイムのテストを行うことを特徴とする集積回路のテスト方法を提供する。
ここで、前記出力されるシリアルデータとクロックとを相対的かつ可変的に遅延する機能と、遅延されたシリアルデータをパラレルデータに変換する機能とを、前記半導体集積回路とは別のテスト回路として構成したことが好ましい。
以上、本発明の集積回路のテスト回路およびテスト方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
12 テスト対象IC
14、34 固定遅延回路
16、36 可変遅延回路
18、38 シリアル・パラレル変換回路
20 ロジックテスタ
40、42a、42b、42c、42d、54a、54b、54c、54d、56a、56b、56c、56d バッファ回路
44 マルチプレクサ
46、48a、48b、50a、50b、50c、50d、52a、52b、52c、52d フリップフロップ
Claims (3)
- パラレルデータをクロックに同期してシリアルデータに変換し、該シリアルデータおよび該シリアルデータに同期したクロックを出力する機能を有する集積回路のテスト回路であって、
遅延制御信号に応じて、前記集積回路から出力されるシリアルデータとクロックとを相対的かつ可変的に遅延して出力する遅延可変回路と、
前記遅延可変回路から出力されるクロックを用いて、前記遅延可変回路から出力されるシリアルデータをパラレルデータに変換するシリアル・パラレル変換回路とを備え、当該変換されたパラレルデータを判定することにより前記シリアルデータとクロックとの間のセットアップタイムおよびホールドタイムのテストを行うことを特徴とするテスト回路。 - パラレルデータをクロックに同期してシリアルデータに変換し、該シリアルデータおよび該シリアルデータに同期したクロックを出力する機能を有する集積回路のテスト方法であって、
前記出力されるシリアルデータとクロックとを相対的かつ可変的に遅延し、該遅延されたクロックを用いて該遅延されたシリアルデータをパラレルデータに変換し、当該変換されたパラレルデータを判定することにより前記シリアルデータとクロックとの間のセットアップタイムおよびホールドタイムのテストを行うことを特徴とする集積回路のテスト方法。 - 前記出力されるシリアルデータとクロックとを相対的かつ可変的に遅延する機能と、遅延されたシリアルデータをパラレルデータに変換する機能とを、前記半導体集積回路とは別のテスト回路として構成したことを特徴とする請求項2記載の集積回路のテスト方法。
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