JP5274660B2 - タイミング発生器および試験装置 - Google Patents

Description

本発明は、タイミング発生器および試験装置に関する。

パルスタイミングを調整して、所定の位相のパルスを有するタイミング信号を生成するタイミング発生器が知られている（例えば、特許文献１参照）。例えば、入力信号の各パルスを、基準クロックの周期の整数倍で遅延させる広範囲遅延部と、基準クロックの周期以下で遅延させる高精度遅延部とを組み合わせることで、タイミング信号における各パルスの位相を、広範囲且つ高精度に調整することができる。

特開平８−３２０３６０号公報

また、より高周波数のタイミング信号を生成するために、パルスタイミングが異なる２つのタイミング信号を合成することも考えられる。例えば、Ｔ、３Ｔ、５Ｔ、・・・の各タイミングでパルスを有する第１のタイミング信号と、２Ｔ、４Ｔ、６Ｔ、・・・の各タイミングでパルスを有する第２のタイミング信号とを合成することで、Ｔ、２Ｔ、３Ｔ、４Ｔ、・・・の各タイミングでパルスを有する高周波のタイミング信号を生成することができる。

しかし、それぞれのタイミング信号は、別系統のタイミング発生器で生成される。それぞれのタイミング発生器における広範囲遅延部は、同一の基準クロックを用いることで、系統間で整合した遅延を生成することができる。しかし、高精度遅延部は、それぞれ与えられる設定値に応じた遅延量を独立して生成するので、素子のバラツキ等により、系統間で遅延誤差が生じてしまう。

例えば、第２のタイミング信号の遅延にΔＴの誤差が生じている場合、合成されるタイミング信号のパルスタイミングは、Ｔ、２Ｔ＋ΔＴ、３Ｔ、４Ｔ＋ΔＴ、・・・となる。この場合、当該タイミング信号にジッタが印加されてしまう。

上記課題を解決するために、本発明の第１の態様においては、入力信号を遅延させたタイミング信号を出力するタイミング発生器であって、与えられる動作クロックの周期の整数倍に応じた遅延量で、入力信号をそれぞれ遅延させたレート信号を出力する第１の周期遅延部および第２の周期遅延部と、入力される信号を動作クロックの周期未満の遅延量で遅延させたタイミング信号を出力する第１の高精度遅延部と、第１の高精度遅延部に対して、第１の周期遅延部が出力するレート信号を入力する低速モードで動作するか、または、第１の周期遅延部が出力するレート信号および第２の周期遅延部が出力するレート信号をインターリーブした信号を入力する高速モードで動作するかを切り替えるモード切替部とを備えるタイミング発生器、および、当該タイミング発生器を用いた試験装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

実施形態に係る試験装置１００の構成を、被試験デバイス２００とあわせて示す図である。 タイミング発生器２０の概要を説明する図である。 周期遅延部４０の構成例を示す図である。 モード切替部７０の構成を、高精度遅延部３４とあわせて示す図である。 タイミング発生器２０の動作例のタイミングチャートを示す。 タイミング発生器２０の動作例のタイミングチャートを示す。 第１のデータインターリーブ部７４および第２のデータインターリーブ部７８の動作例のタイミングチャートを示す。 第１のデータインターリーブ部７４および第２のデータインターリーブ部７８の動作例のタイミングチャートを示す。 第１の多入力論理和回路７２の構成例を示す図である。 試験装置１００の他の構成例を示す図である。 位相検出部４４の構成例を示す図である。 位相検出部４４の動作例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、実施形態に係る試験装置１００の構成を、被試験デバイス２００とあわせて示す図である。試験装置１００は、半導体回路等の被試験デバイス２００に対して所定の試験信号を印加することで、被試験デバイス２００を試験する。本例の試験装置１００は、動作モードを切り替えることで、試験信号の周波数を切り替える。

試験装置１００は、パターン発生器１０、クロック発生部１２、タイミング発生器２０、および、判定部１４を備える。パターン発生器１０は、試験パターンを生成する。試験パターンは、被試験デバイス２００に印加すべき試験信号の論理パターンを含む。

例えば試験パターンは、被試験デバイス２００の各ピンにパルスを入力するか否かを、各試験サイクルについて順次示すパターンであってよい。また、パターン発生器１０は、被試験デバイス２００に入力される各パルスが、各試験サイクル内のいずれの位相で配置されるかを示す設定データを更に生成する。例えば、試験サイクルと同一周期のレート信号について、各試験サイクルでパルスを除去するか否かを試験パターンに応じて決定して、各試験サイクルにおけるレート信号のパルスを設定データに応じて遅延させることで、所定の試験信号を生成することができる。

クロック発生部１２は、所定の周波数の基準クロックを生成する。タイミング発生器２０は、入力信号を遅延させたタイミング信号を出力する。本例のタイミング発生器２０は、パターン発生器１０が生成した試験パターンに応じたレート信号を入力信号として受け取り、当該入力信号の各パルスを、設定データに応じて遅延させる。これにより、タイミング発生器２０は、所定の論理パターンを所定のタイミングで被試験デバイス２００に印加する。

タイミング発生器２０は、ロジック部３０、逓倍器３２、周期遅延部４０、高精度遅延部３４、および、モード切替部７０を有する。ロジック部３０は、パターン発生器１０から試験パターンおよび設定データを受け取る。ロジック部３０は、試験パターンに応じたレート信号および設定データを、クロック発生部１２が生成した基準クロックに同期して出力する。ロジック部３０は、複数個並列に設けられ、レート信号および設定データを、ｎ本（ｗａｙ）ずつ並列に出力する。

周期遅延部４０は、ロジック部３０が出力したレート信号および設定データを受け取る。周期遅延部４０は、設定データで示される遅延量のうちの、与えられる動作クロックの周期の整数倍の成分に応じた遅延量で、レート信号の各パルスを遅延させる。また、周期遅延部４０は、レート信号に対する遅延量と同一の遅延量で、設定データの少なくとも一部を遅延させて出力する。

周期遅延部４０は、例えば動作クロックに応じて動作する縦続接続されたフリップフロップと、いずれのフリップフロップが出力する信号を取り出すかを選択することにより、遅延量を調整する選択部とを有してよい。周期遅延部４０は、複数個並列に設けられ、レート信号および設定データを、ｎ本ずつ並列に出力する。

逓倍器３２は、クロック発生部１２が出力する基準クロックの周波数をＬ逓倍した動作クロックを出力する。逓倍器３２は、基準クロックを参照信号として受け取るＰＬＬ回路を有してよい。逓倍器３２は、動作クロックを、周期遅延部４０、モード切替部７０、および、高精度遅延部３４に分配する。

モード切替部７０は、周期遅延部４０が出力するｎ本のレート信号および設定データを受け取る。モード切替部７０は、設定される動作モードに応じて、出力する信号の本数ｍと、出力する各信号の周波数とを切り替える。例えば低速モードの場合、モード切替部７０は、受け取ったｎ本のレート信号および設定データを通過させてよい（すなわち、ｍ＝ｎ）。

また、高速モードの場合、モード切替部７０は、入力される信号の本数より少ないｍ本の信号を出力する。例えば高速モードの場合、モード切替部７０は、第１の周期遅延部４０および第２の周期遅延部４０が出力する２つのレート信号をインターリーブした１つのレート信号を出力してよい。同様に、モード切替部７０は、第１の周期遅延部４０および第２の周期遅延部４０が出力する２つの設定データをインターリーブした１つの設定データを出力する。出力信号の本数ｍは、入力信号の本数ｎの約数であることが好ましい。

ここでインターリーブとは、例えば複数の信号の論理和をとることで、複数の信号のパルスを、各パルスの相対位相の関係を維持して同一の時間軸に配列した信号を生成する処理であってよい。データ信号についても、各データ値を、各データ値の相対位相の関係を維持して同一の時間軸に配列することで、高周波のデータ信号を生成することができる。このとき、時間軸で隣接したデータが重なる場合、各データの時間長を調整することが好ましい。

より具体的には、Ｔ、３Ｔ、５Ｔ、・・・の各タイミングでパルスを有する信号と、２Ｔ、４Ｔ、６Ｔ、・・・の各タイミングでパルスを有する信号をインターリーブすることで、Ｔ、２Ｔ、３Ｔ、４Ｔ、・・・の各タイミングでパルスを有する高周波の信号を生成することができる。高精度遅延部３４は、モード切替部７０が出力するレート信号の各パルスを、モード切替部７０が出力する設定データの各データ値に応じて遅延させる。高精度遅延部３４は、動作クロックの周期未満の遅延を生成する。

なお、タイミング発生器２０は、モード切替部７０が出力するレート信号の本数の最大値ｎに応じた個数、高精度遅延部３４を並列に有することが好ましい。これにより、モード切替部７０が、いかなる本数のレート信号を出力しても、それぞれのレート信号について高精度遅延部３４を割り当てることができる。

タイミング発生器２０は、高精度遅延部３４が出力するレート信号に基づいて、被試験デバイス２００に試験信号を印加する。例えばタイミング発生器２０は、当該レート信号を試験信号として被試験デバイス２００に印加してよく、２つのレート信号をセット信号およびリセット信号としてセットリセットラッチ回路に入力することで、試験信号を生成してもよい。

このような構成により、ハードウェアを変更せずに、出力周波数の異なる複数種類のタイミング発生器２０を実現することができる。また、ロジック部３０および周期遅延部４０の動作可能周波数よりも高い周波数のレート信号を出力することができる。

更に、高精度遅延部３４より前段でレート信号をインターリーブするので、高精度遅延部３４の素子バラツキによる、インターリーブ後のレート信号におけるジッタの発生を低減することができる。また、設定データについてもインターリーブするので、高周波のレート信号における各パルスの遅延量を制御することができる。

判定部１４は、試験信号が印加された被試験デバイス２００の動作に基づいて、被試験デバイス２００の良否を判定する。例えば判定部１４は、被試験デバイス２００が出力する応答信号の論理パターンが、所定の期待値パターンと一致するか否かに基づいて、被試験デバイス２００の良否を判定してよい。また判定部１４は、被試験デバイス２００に印加される電圧または電流に基づいて、被試験デバイス２００の良否を判定してもよい。

図２は、タイミング発生器２０の概要を説明する図である。本例では、図１において説明した信号の本数ｎを８とする。また、低速モードではｍ＝２として２本のレート信号を出力して、高速モードではｍ＝１として１本のレート信号を出力する。また、クロック発生部１２からタイミング発生器２０に与えられる基準クロックの周波数を５００ＭＨｚとする。また、逓倍器３２は、基準クロックを８逓倍した４ＧＨｚの動作クロックを出力する。

本例のタイミング発生器２０は、２つのロジック部３０、２つの周期遅延部４０、モード切替部７０、逓倍器３２、および、２つの高精度遅延部３４を有する。それぞれのロジック部３０は、４個のロジック回路３６を有する。それぞれのロジック回路３６は、１組のレート信号および設定データを、基準クロックに同期して出力する。つまり、それぞれのロジック部３０は、５００ＭＨｚ（５００Ｍｂｐｓ）のレート信号および設定データを４組ずつ出力する。

第１の周期遅延部４０−１は、第１のロジック部３０−１が出力する４組のレート信号および設定データを受け取る。また、第２の周期遅延部４０−２は、第２のロジック部３０−２が出力する４組のレート信号および設定データを受け取る。それぞれの周期遅延部４０は、それぞれのレート信号を、対応する設定データに応じて遅延させる。

上述したように、周期遅延部４０は、設定データに示される遅延量のうち、動作クロックの整数倍の成分を生成する。即ち、周期遅延部４０は、２５０ｐｓの分解能で、対応するレート信号を遅延させる。これにより、第１の周期遅延部４０−１および第２の周期遅延部４０−２は、パルスおよびデータの位相を２５０ｐｓの分解能で調整した５００ＭＨｚのレート信号および設定データを、それぞれ４組出力する。

モード切替部７０は、第１の周期遅延部４０−１および第２の周期遅延部４０−２が出力する８組のレート信号および設定データを受け取り、１本または２本のレート信号を出力する。モード切替部７０は、第１の高精度遅延部３４−１に対して、第１の周期遅延部４０−１が出力するレート信号のみから生成した２ＧＨｚのレート信号を入力するか、または、第１の周期遅延部４０−１および第２の周期遅延部４０−２が出力するレート信号をインターリーブして生成した４ＧＨｚのレート信号を入力するかを切り替える。

例えば低速モードの場合、モード切替部７０は、それぞれの周期遅延部４０から受け取った４本のレート信号を、それぞれ１本のレート信号に変換する。モード切替部７０は、並列に受け取る４本のレート信号を、それぞれ１本のシリアル信号に変換するシリアライザを有してよく、また、４本のレート信号の論理和を出力する論理和回路を有してもよい。これにより、２ＧＨｚのレート信号を２本生成できる。

低速モードの場合、モード切替部７０は、第１の周期遅延部４０−１が出力するレート信号から生成した２ＧＨｚのレート信号を、第１の高精度遅延部３４−１に入力する。また、モード切替部７０は、第２の周期遅延部４０−２が出力するレート信号から生成した２ＧＨｚのレート信号を、第２の高精度遅延部３４−２に入力する。

また、高速モードの場合、モード切替部７０は、２つの周期遅延部４０から受け取った８本のレート信号を、１本のレート信号に変換する。これにより、４ＧＨｚのレート信号を１本生成できる。モード切替部７０は、４ＧＨｚのレート信号を、第１の周期遅延部３４−１に入力する。このとき、第２の周期遅延部３４−２には、レート信号が入力されなくてよい。また、モード切替部７０は、第２の周期遅延部３４−２に、第１の周期遅延部３４−１と同一の信号を分配してもよい。

なお、モード切替部７０は、設定データについても、レート信号と同様に処理する。これにより、モード切替部７０は、低速モードで動作する場合に、第１の高精度遅延部３４−１の遅延量を、第１の周期遅延部４０−１が出力する設定データにより制御させ、第２の高精度遅延部３４−２の遅延量を、第２の周期遅延部４０−１が出力する設定データにより制御させる。

また、モード切替部７０は、高速モードで動作する場合に、第１の高精度遅延部４０−１の遅延量を、第１の周期遅延部４０−１が出力する設定データおよび第２の周期遅延部４０−２が出力する設定データをインターリーブしたデータで制御させる。このとき、第２の周期遅延部４０−２には、設定データが与えられなくてよい。

第１の高精度遅延部３４−１および第２の高精度遅延部３４−２は、モード切替部７０から与えられるレート信号の各パルスを、対応する設定データの各データ値に応じて遅延させる。これにより、多様な周波数のレート信号を、同一の回路構成で生成することができる。

図３は、周期遅延部４０の構成例を示す図である。なお図３では、第１の周期遅延部４０−１の構成を図示するが、それぞれの周期遅延部４０は同一の構成を有する。周期遅延部４０は、ロジック部３０から入力される入力信号（本例ではレート信号）の本数に応じた個数の回路モジュール６０を有する。本例では、それぞれの周期遅延部４０は、４個の回路モジュール６０を有する。それぞれの回路モジュール６０は、対応する入力信号を遅延させたレート信号をそれぞれ出力する。

回路モジュール６０は、クロック変換部４２、位相検出部４４、信号リタイミング回路４６、下位リタイミング回路４８、上位リタイミング回路５０、信号遅延部５２、および、データ遅延部５４を有する。クロック変換部４２は、逓倍器３２から動作クロックを受け取り、動作クロックをＬ分周した分周クロックを生成する。つまり、クロック変換部４２は、クロック発生部１２が発生した基準クロックと同一の周波数の分周クロックを生成する。

位相検出部４４は、クロック変換部４２が生成した分周クロックのエッジタイミングが、ロジック部３０から与えられる信号のアイ開口の略中央に配置されるように、分周クロックの位相を制御する。本例の位相検出部４４は、例えば設定データおよび分周クロックの位相差を検出して、当該位相差を試験装置１００の制御系に通知する。当該制御系は、位相検出部４４から通知される位相差が所定の値となるように、クロック変換部４２が出力する分周クロックの位相を制御する。

信号リタイミング回路４６は、ロジック部３０から入力される入力信号を、分周クロックによりリタイミングする。また、下位リタイミング回路４８は、ロジック部３０から入力される設定データ（例えば１０ビット）のうち、下位の所定ビット（例えば下位７ビット）を受け取り、受け取った下位ビットを分周クロックによりリタイミングする。

また、上位リタイミング回路５０は、ロジック部３０から入力される設定データのうち、上位の所定ビット（例えば上位３ビット）を受け取り、受け取った上位ビットを分周クロックによりリタイミングする。それぞれのリタイミング回路は、分周クロックに応じて動作するフリップフロップであってよい。

信号遅延部５２は、信号リタイミング回路４６によりリタイミングされたレート信号を、上位リタイミング回路５０が出力する設定データの上位ビットに応じて遅延させる。また、データ遅延部５４は、下位リタイミング回路４８によりリタイミングされた設定データの下位ビットを、上位リタイミング回路５０が出力する設定データの上位ビットに応じて遅延させる。

信号遅延部５２およびデータ遅延部５４は、動作クロックの周期に、設定データの上位ビットにより指定される数を乗じた遅延量で、それぞれの信号を遅延させてよい。このような構成により、それぞれの回路モジュール６０は、レート信号と、レート信号に対して高精度遅延部３４で生じさせるべき遅延量を示す７ビットの設定データとを出力する。本例の周期遅延部４０は、回路モジュール６０を４個有するので、レート信号および設定データを４組出力する。

図４は、モード切替部７０の構成を、高精度遅延部３４とあわせて示す図である。本例のモード切替部７０は、第１の多入力論理和回路７２、第１のデータインターリーブ部７４、第２の多入力論理和回路７６、第２のデータインターリーブ部７８、信号バイパス部８０、データバイパス部８２、信号通過部８４、データ通過部８６、第１の電力制御部９０、および、第２の電力制御部８８を有する。

なお、本例のモード切替部７０には、試験装置１００の制御系から、モード選択信号ＥＮＢ、および、電力制御信号ＰＣが与えられる。一例として、ＥＮＢ＝０が低速モードを示しており、ＥＮＢ＝１が高速モードを示す。

信号バイパス部８０は、高速モードの場合に、第２の周期遅延部４０−２が出力するレート信号を、第１の多入力論理和回路７２にバイパスして入力する。なお、信号バイパス部８０は、低速モードの場合に、第２の周期遅延部４０−２が出力するレート信号を、第１の多入力論理和回路７２に入力しない。

データバイパス部８２は、高速モードの場合に、第２の周期遅延部４０−２が出力する設定データを、第１のデータインターリーブ部７４にバイパスして入力する。なお、データバイパス部８２は、低速モードの場合に、第２の周期遅延部４０−２が出力する設定データを、第１のデータインターリーブ部７４に入力しない。

第１の多入力論理和回路７２は、入力される信号をインターリーブした信号（例えば、入力された信号の論理和）を出力する。低速モードの場合、本例の第１の多入力論理和回路７２には、第１の周期遅延部４０−１が出力するレート信号のみが入力される。また、高速モードの場合、本例の多入力論理和回路７２には、第１の周期遅延部４０−１が出力するレート信号に加え、第２の周期遅延部４０−２が出力するレート信号が、信号バイパス部８０を介して入力される。これにより、第１の多入力論理和回路７２は、動作モードに応じた周波数のレート信号を、第１の高精度遅延部３４−１に入力する。

第１のデータインターリーブ部７４は、入力される設定データをインターリーブして出力する。ここで、インターリーブとは、入力される設定データの論理和を生成する処理であってよい。低速モードの場合、本例の第１の多入力論理和回路７２には、第１の周期遅延部４０−１が出力する設定データのみが入力される。また、高速モードの場合、本例の多入力論理和回路７２には、第１の周期遅延部４０−１が出力する設定データに加え、第２の周期遅延部４０−２が出力する設定データが、データバイパス部８２を介して入力される。これにより、第１のデータインターリーブ部７４は、動作モードに応じた周波数で、第１の高精度遅延部３４−１の遅延量を制御する。

第２の多入力論理和回路７６は、入力される信号をインターリーブした信号（例えば、入力された信号の論理和）を出力する。低速モードの場合、本例の第２の多入力論理和回路７６には、第２の周期遅延部４０−２が出力するレート信号が、信号通過部８４を介して入力される。また、高速モードの場合、信号通過部８４は、第２の多入力論理和回路７６へのレート信号の入力を遮断する。これにより、第２の多入力論理和回路７６は、動作モードに応じて、第２の高精度遅延部３４−２にレート信号を入力するか否かを切り替える。

第２のデータインターリーブ部７８は、入力される設定データをインターリーブして出力する。低速モードの場合、本例の第２のデータインターリーブ部７８には、第２の周期遅延部４０−２が出力する設定データが、データ通過部８６を介して入力される。また、高速モードの場合、データ通過部８６は、第２データインターリーブ部７８への設定データの入力を遮断する。これにより、第２データインターリーブ部７８は、動作モードに応じて、第２の高精度遅延部３４−２の遅延量を制御するか否かを切り替える。

第１の電力制御部９０は、電力制御信号ＰＣに基づいて、第１の高精度遅延部３４−１に電力を供給するか否かを切り替える。例えば第１の電力制御部９０は、電力制御信号ＰＣが論理値１を示す場合に、第１の高精度遅延部３４−１への電力供給を停止させる。

第２の電力制御部８８は、電力制御信号ＰＣおよびモード選択信号ＥＮＢに基づいて、第２の高精度遅延部３４−２に電力を供給するか否かを切り替える。例えば第２の電力制御部８８は、電力制御信号ＰＣおよびモード選択信号ＥＮＢのいずれかが論理値１を示す場合に、第２の周期遅延部３４−２への電源電力の供給を停止させる。

このような構成により、動作モードに応じた周波数のレート信号を生成することができる。また、高速モードの場合に、動作しない第２の高精度遅延部３４−２への電力供給を停止させるので、電力消費を低減することができる。

図５は、タイミング発生器２０の動作例のタイミングチャートを示す。本例では、高速モードにおけるタイミング発生器２０の動作を説明する。また、以下の例では、略等間隔にパルスが配置されたレート信号を生成する場合の動作を説明する。

図５におけるレート信号１から４は、第１の周期遅延部４０−１が出力するレート信号を示しており、レート信号５から８は、第２の周期遅延部４０−２が出力するレート信号を示す。また、合成信号Ａは、第１の高精度遅延部３４−１に入力される信号を示しており、合成信号Ｂは、第２の高精度遅延部３４−２に入力される信号を示す。

高速モードの場合、図５に示すように、第１の周期遅延部４０−１および第２の周期遅延部４０−２は、互いに異なるタイミングでパルスを有するレート信号を生成する。なお、各レート信号は、基準クロックと同一の周期を有する。

第１の周期遅延部４０−１および第２の周期遅延部４０−２は、基準クロックの周期（２ｎｓ）を、レート信号の本数（８）で分割したそれぞれのタイミングで、いずれかのレート信号がパルスを有するように、それぞれのレート信号のパルスタイミングを設定する。当該パルスタイミングは、周期遅延部４０において、それぞれのレート信号を、動作クロック（基準クロックを８逓倍したクロック）の周期の整数倍で遅延させることで調整できる。

モード切替部７０は、当該８個のレート信号の論理和を生成することで、高周波の合成信号Ａを生成して、第１の高精度遅延部３４−１に入力する。なお、モード切替部７０は、合成信号Ｂを生成しなくてよい。

図６は、タイミング発生器２０の動作例のタイミングチャートを示す。本例では、低速モードにおけるタイミング発生器２０の動作を説明する。低速モードの場合、第１の周期遅延部４０−１および第２の周期遅延部４０−２は、互いに独立して、レート信号を生成してよい。つまり、図６に示すように、第１の周期遅延部４０−１および第２の周期遅延部４０−２は、同一のタイミングでパルスを有するレート信号を生成してもよい。

それぞれの周期遅延部４０は、基準クロックの周期（２ｎｓ）を、自己が出力するレート信号の本数（４）で分割したそれぞれのタイミングで、いずれかのレート信号がパルスを有するように、それぞれのレート信号のパルスタイミングを設定する。モード切替部７０は、レート信号１から４の論理和に基づいて合成信号Ａを生成して、レート信号５から８の論理和に基づいて合成信号Ｂを生成する。

図７は、第１のデータインターリーブ部７４および第２のデータインターリーブ部７８の動作例のタイミングチャートを示す。本例では、高速モードにおける動作例を説明する。なお図７において、設定データ１から４は、第１の周期遅延部４０−１が出力する設定データを示しており、設定データ５から８は、第２の周期遅延部４０−２が出力する設定データを示す。なお、それぞれの周期遅延部４０は、それぞれの設定データを、対応するレート信号と同期して出力する。また、それぞれのデータ遅延部５４は、動作クロックと略同一の周期（本例では２５０ｐｓ）の設定データを出力する。本例の設定データは、図５に示したレート信号と同期する。

また、合成データＡは、第１の高精度遅延部３４−１の遅延量を制御するデータを示しており、合成データＢは、第２の高精度遅延部３４−２の遅延量を制御するデータを示す。高速モードの場合、第１のデータインターリーブ部７４には、設定データ１から８が入力される。

上述したように、第１のデータインターリーブ部７４は、設定データの論理和を出力する。各設定データは、対応するデータ遅延部５４において、ロジック部３０から入力された状態での上位ビットに応じた遅延量で遅延されるので、第１のデータインターリーブ部７４は、各設定データの当該上位ビットの値に応じた順番で、各設定データを出力する。これにより、比較的に高周波数の合成信号Ａに同期した、合成データＡを生成することができる。なお、第２のデータインターリーブ部７８には、設定データが入力されないので、合成データＢは生成されない。

図８は、第１のデータインターリーブ部７４および第２のデータインターリーブ部７８の動作例のタイミングチャートを示す。本例では、低速モードにおける動作例を説明する。なお、本例の設定データは、図６に示したレート信号と同期する。

低速モードの場合、第１のデータインターリーブ部７４には、設定データ１から４が入力され、第２のデータインターリーブ部７８には、設定データ５から８が入力される。これにより、比較的に低周波数の２つの合成信号に同期した、合成データＡおよび合成データＢが生成される。

図９は、第１の多入力論理和回路７２の構成例を示す図である。なお、第２の多入力論理和回路７６も、第１の多入力論理和回路７２と同様の構成を有する。第１の多入力論理和回路７２は、Ｐチャネルトランジスタ９２、および、複数のＮチャネルトランジスタ９４を有する。

Ｐチャネルトランジスタ９２は、複数のＮチャネルトランジスタ９４のそれぞれと、高圧側電源ラインとの間に接続される。Ｐチャネルトランジスタ９２は、第１の高精度遅延部３４−１に電源電力が供給されている場合にオン状態に制御され、高圧側電源ラインから、複数のＮチャネルトランジスタ９４に電流を流す。Ｐチャネルトランジスタ９２は、第１の高精度遅延部３４−１に電源電力が供給されていない場合にオフ状態に制御され、高圧側電源ラインから複数のＮチャネルトランジスタ９４に電流を供給させない。

複数のＮチャネルトランジスタ９４は、Ｐチャネルトランジスタ９２と、低圧側電源ラインとの間に互いに並列に設けられる。また、Ｎチャネルトランジスタ９４は、多入力論理和回路７２に入力されるレート信号の本数に応じた個数が設けられる。それぞれのＮチャネルトランジスタ９４は、対応するレート信号がＨ論理の場合にオン状態に制御され、Ｌ論理の場合にオフ状態に制御される。

第１の多入力論理和回路７２は、複数のＮチャネルトランジスタ９４およびＰチャネルトランジスタ９２の接続点における電位を、第１の高精度遅延部３４−１に出力する。このような構成により、複数のレート信号の論理和を生成することができる。なお、入力されるレート信号の本数によらず、それぞれのレート信号が通過するトランジスタの段数は１段となる。このため、低電圧の電源で、第1の多入力論理和回路７２を動作させることができる。

図１０は、試験装置１００の他の構成例を示す図である。なお図１０では、判定部１４の記載を省略する。本例の試験装置１００は、パターン発生器１０、クロック発生部１２、第１のタイミング発生器２０−１、第２のタイミング発生器２０−２、および、論理和回路９６を有する。第１のタイミング発生器２０−１および第２のタイミング発生器２０−２は、それぞれ異なるタイミングでパルスを有するレート信号を出力する。

論理和回路９６は、第１のタイミング発生器２０−１および第２のタイミング発生器２０−２が出力するレート信号の論理和を出力する。これにより、１つのタイミング発生器２０を用いる試験装置１００に比べ、２倍の周波数のレート信号を生成することができる。

また、クロック発生部１２において、基準クロックの周波数を変更してもよい。例えば、クロック発生部１２は、５００ＭＨｚの基準クロック、または、２５０ＭＨｚの基準クロックのいずれかを出力可能であってよい。

試験装置１００は、クロック発生部１２における基準クロックの周波数、タイミング発生器２０の動作モード、および、複数のタイミング発生器２０の出力の論理和を生成するか否か、の組み合わせを制御してよい。これにより、試験装置１００は、生成するレート信号の周波数および本数について、多様な組み合わせを生成することができる。

図１１は、位相検出部４４の構成例を示す図である。位相検出部４４は、分周クロックのパルスと、ロジック部３０から与えられるレート信号の立ち下がりエッジとの位相差を、当該パルスを検出してから当該立ち下がりエッジを検出するまでの期間の動作クロックのパルスを計数することで測定する。本例の位相検出部４４は、論理積回路１０２、および、カウンタ１０４を有する。

図１２は、位相検出部４４の動作例を示す。論理積回路１０２は、逓倍器３２が出力する動作クロック、および、ロジック部３０が出力するレート信号の出力の論理積をカウンタ１０４に供給する。つまり、論理積回路１０２は、レート信号がＨ論理を示す期間、カウンタ１０４に動作クロックを供給する。

カウンタ１０４は、論理積回路１０２からのクロックが、クロック端子に入力されて、当該クロックのパルスを計数する。また、カウンタ１０４は、クロック変換部４２からの分周クロックがリセット端子に入力されて、分周クロックのパルス毎に、計数値をリセットする。これにより、カウンタ１０４は、分周クロックのパルスと、ロジック部３０から与えられるレート信号の立ち下がりエッジとの位相差に応じた計数値を出力する。

試験装置１００の制御系は、当該計数値が所定の値となるように、クロック変換部４２が出力する分周クロックの位相を調整する。これにより、分周クロックの位相を、レート信号および設定データのデータ期間の略中央に設定することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０・・・パターン発生器、１２・・・クロック発生部、１４・・・判定部、２０・・・タイミング発生器、３０・・・ロジック部、３２・・・逓倍器、３４・・・高精度遅延部、３６・・・ロジック回路、４０・・・周期遅延部、４２・・・クロック変換部、４４・・・位相検出部、４６・・・信号リタイミング回路、４８・・・下位リタイミング回路、５０・・・上位リタイミング回路、５２・・・信号遅延部、５４・・・データ遅延部、６０・・・回路モジュール、７０・・・モード切替部、７２、７６・・・多入力論理和回路、７４、７８・・・データインターリーブ部、８０・・・信号バイパス部、８２・・・データバイパス部、８４・・・信号通過部、８６・・・データ通過部、８８、９０・・・電力制御部、９２・・・Ｐチャネルトランジスタ、９４・・・Ｎチャネルトランジスタ、９６・・・論理和回路、１００・・・試験装置、１０２・・・論理積回路、１０４・・・カウンタ、２００・・・被試験デバイス

Claims (6)

1. 入力信号を遅延させたタイミング信号を出力するタイミング発生器であって、
   与えられる動作クロックの周期の整数倍に応じた遅延量で、前記入力信号をそれぞれ遅延させたレート信号を出力する第１の周期遅延部および第２の周期遅延部と、
   入力される信号を前記動作クロックの周期未満の遅延量で遅延させた前記タイミング信号を出力する第１の高精度遅延部と、
   前記第１の高精度遅延部に対して、前記第１の周期遅延部が出力する前記レート信号を入力する低速モードで動作するか、または、前記第１の周期遅延部が出力する前記レート信号および前記第２の周期遅延部が出力する前記レート信号をインターリーブした信号を入力する高速モードで動作するかを切り替えるモード切替部と
   を備えるタイミング発生器。
2. 入力される信号を前記動作クロックの周期未満の遅延量で遅延させた前記タイミング信号を出力する第２の高精度遅延部を更に備え、
   前記モード切替部は、前記低速モードで動作する場合、前記第２の高精度遅延部に対して、前記第２の周期遅延部が出力する前記レート信号を入力し、前記高速モードで動作する場合、前記第２の高精度遅延部に対して前記レート信号を入力しない
   請求項１に記載のタイミング発生器。
3. 前記第１の周期遅延部および前記第２の周期遅延部は、後段の高精度遅延部において生成すべき遅延量の設定データを、前記レート信号と同期して出力し、
   前記モード切替部は、前記低速モードで動作する場合に、前記第１の高精度遅延部の遅延量を、前記第１の周期遅延部が出力する前記設定データにより制御させ、前記高速モードで動作する場合に、前記第１の高精度遅延部の遅延量を、前記第１の周期遅延部が出力する前記設定データおよび前記第２の周期遅延部が出力する前記設定データをインターリーブしたデータで制御させる
   請求項２に記載のタイミング発生器。
4. 前記モード切替部は、前記高速モードで動作する場合に、前記第２の高精度遅延部への電源電力の供給を停止させる
   請求項３に記載のタイミング発生器。
5. 前記第１の周期遅延部および前記第２の周期遅延部は、それぞれ複数本の前記レート信号を出力し、
   前記モード切替部は、前記第１の周期遅延部が出力する前記レート信号および前記第２の周期遅延部が出力する前記レート信号の論理和を出力することで、２つの前記レート信号をインターリーブする多入力論理和回路を有し、
   前記多入力論理和回路は、
   それぞれの前記レート信号に対応して並列に設けられた複数のＮチャネルトランジスタと、
   前記複数のＮチャネルトランジスタのそれぞれと、高圧側電源ラインとの間に接続されるＰチャネルトランジスタと
   を有し、前記複数のＮチャネルトランジスタおよび前記Ｐチャネルトランジスタの接続点における電位を出力する
   請求項１から４のいずれかに記載のタイミング発生器。
6. 被試験デバイスを試験する試験装置であって、
   試験パターンを生成するパターン発生器と、
   前記試験パターンを、所定のタイミングで前記被試験デバイスに印加する、請求項１から５のいずれかに記載のタイミング発生器と、
   前記試験パターンが印加された前記被試験デバイスの動作に基づいて、前記被試験デバイスの良否を判定する判定部と
   を備える試験装置。

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