JP3891913B2

JP3891913B2 - 半導体集積回路およびそのテスト方法

Info

Publication number: JP3891913B2
Application number: JP2002298422A
Authority: JP
Inventors: 昌利 ▲高▼田
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2002-10-11
Filing date: 2002-10-11
Publication date: 2007-03-14
Anticipated expiration: 2022-10-11
Also published as: JP2004135121A

Description

【０００１】
【発明の属する技術分野】
本発明は、アナログ／デジタル変換器を搭載する半導体集積回路およびそのテスト方法に関するものである。
【０００２】
【従来の技術】
アナログ／デジタル変換器（以下、ＡＤＣという）は、所定電圧範囲のアナログ信号を所定分解能のデジタル信号に変換するものである。従来、ＡＤＣのテストを行う場合、サンプリング周波数が２０ＭＨｚくらいまでは、想定している動作周波数のクロック信号およびテスト用のアナログ信号をテスターからＡＤＣに入力し、その変換結果であるデジタル信号をモニターすることにより、所望の変換特性が得られているかどうかを判断していた。
【０００３】
しかし、近年、半導体製造プロセス技術の進歩に伴ってＡＤＣの動作速度も次第に高くなってきており、サンプリング周波数が１００ＭＨｚという高速動作が可能な製品もめずらしくはなくなってきている。このように高速動作が可能なＡＤＣのテストを従来通り上記のようにして行うことは可能である。しかし、その場合には高速動作が可能な高価なテスターが必要になり、テストコストが上昇するという問題が生じる。
【０００４】
また、ＡＤＣの動作周波数が高くなると非常にノイズが発生しやすく、ＡＤＣの変換特性にも悪影響が生じる。従って、データ取り込み時のタイミング調整や、ＤＵＴ（テスト対象デバイス）ボードのノイズに対しても十分配慮しなければならない。しかし、ＤＵＴは、実際にＡＤＣが搭載されるＰＣＢ（プリント回路基板）とは違って、信号線の引き回し等の装置制約が大きく、対策するにしても限界があるという問題があった。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、実際にＡＤＣを高速動作させることなく、その高速動作時の変換特性を疑似的にテストすることができる半導体集積回路およびそのテスト方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明は、アナログ／デジタル変換器と、このアナログ／デジタル変換器をテストするためのテスト回路とを備え、
前記テスト回路は、基準クロック信号と同じ周波数で、かつハイレベルのパルス幅が短い第１のテストクロック信号および前記基準クロック信号と同じ周波数で、かつローレベルのパルス幅が短い第２のテストクロック信号を生成し、テストクロック信号として、前記第１のテストクロック信号または第２のテストクロック信号を選択的に出力するテストクロック生成回路と、前記基準クロック信号と前記テストクロック生成回路から出力されるテストクロック信号とを選択的に切り替えて前記アナログ／デジタル変換器に供給する切替回路とを備えることを特徴とする半導体集積回路を提供するものである。
【０００７】
また、本発明は、アナログ／デジタル変換器を搭載する半導体集積回路のテスト方法であって、
基準クロック信号と同じ周波数で、かつハイレベルのパルス幅が短い第１のテストクロック信号を前記アナログ／デジタル変換器に供給し、前記第１のテストクロック信号を用いて前記アナログ／デジタル変換器のテストを行うステップと、
前記基準クロック信号と同じ周波数で、かつローレベルのパルス幅が短い第２のテストクロック信号を前記アナログ／デジタル変換器に供給し、前記第２のテストクロック信号を用いて前記アナログ／デジタル変換器のテストを行うステップとを含むことを特徴とする半導体集積回路のテスト方法を提供する。
【０００８】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路およびそのテスト方法を詳細に説明する。
【０００９】
図１は、本発明の半導体集積回路の一実施形態の構成概略図である。
同図に示す半導体集積回路１０は、アナログ／デジタル変換器（以下、ＡＤＣという）１２と、テスト回路１４とを備えている。
【００１０】
ＡＤＣ１２は、所定電圧範囲内のアナログ信号Ａｉｎを所定分解能（ｎビット）のデジタル信号Ｄｏｕｔに変換するものである。ＡＤＣ１２の動作速度は何ら限定されず、例えば２０ＭＨｚ以上の高速動作が可能なものを含む。
【００１１】
テスト回路１４は、ＡＤＣ１２をテストするためのテストクロック信号ＣＬＫＯＵＴを生成するものであり、ＰＬＬ（位相同期ループ）回路（テストクロック生成回路）１６と、マルチプレクサ（切替回路）１８とを備えている。
【００１２】
ＰＬＬ回路１６には、動作の基本となる基準クロック信号ＣＬＫおよびクロック切替信号ＣＬＫＳＥＬが入力されている。また、マルチプレクサ１８の２つのデータ入力端子には、基準クロック信号ＣＬＫおよびＰＬＬ回路１６から出力されるテストクロック信号ＣＬＫＯＵＴが入力され、その選択入力端子にはテスト切替信号ＴＥＳＴ＿ＳＥＬが入力されている。また、マルチプレクサ１８の出力信号はＡＤＣ１２のクロック入力端子に入力されている。
【００１３】
また、ＰＬＬ回路１６は、図２に示すように、制御回路２０と、多相クロック生成回路２２と、クロック生成切替回路２４とを備えている。
【００１４】
制御回路２０は、ＰＦＤ（位相周波数検出器）、ＣＰ（チャージポンプ）、ＬＰＦ（ローパスフィルタ）等のＰＬＬ回路の従来公知の構成要素をまとめて概念的に示したものである。ＰＦＤ、ＣＰ、ＬＰＦは、従来公知のものが各種利用可能であり、その構成や動作についても公知であるから、ここでは説明を省略する。制御回路２０には、ＰＬＬ回路の参照クロック信号ＲＥＦＣＬＫとして、基準クロック信号ＣＬＫおよび後述する出力信号Ｃ１が入力されている。
【００１５】
多相クロック生成回路２２は、４個の差動バッファ２６ａ，２６ｂ，２６ｃ，２６ｄを備えている。差動バッファ２６ａ，２６ｂ，２６ｃ，２６ｄは直列に接続され、その最終段（図中右端）の差動バッファ２６ｄの正転出力および反転出力が、それぞれ初段（図中左端）の差動バッファ２６ａの反転入力端子および正転入力端子に入力されている。また、差動バッファ２６ａ，２６ｂ，２６ｃ，２６ｄの電源端子には、制御回路２０からの出力信号が入力されている。
【００１６】
また、初段の差動バッファ２６ａの正転出力は出力信号Ｃ１として出力され、その反転出力は出力信号Ｃ１￣として出力されている。また、出力信号Ｃ１は、前述の通り制御回路２０に入力されている。
【００１７】
以下同様に、２段目の差動バッファ２６ｂの正転出力は出力信号Ｃ２として出力され、その反転出力は出力信号Ｃ２￣として出力されている。また、３段目の差動バッファ２６ｃの正転出力は出力信号Ｃ３として出力され、その反転出力は出力信号Ｃ３￣として出力されている。最終段の差動バッファ２６ｄの正転出力は出力信号Ｃ４として出力され、その反転出力は出力信号Ｃ４￣として出力されている。
【００１８】
クロック生成切替回路２４は、ＡＮＤゲート２８と、ＮＡＮＤゲート３０と、マルチプレクサ３２とを備えている。
【００１９】
ＡＮＤゲート２８には、出力信号Ｃ１，Ｃ２￣が入力され、ＮＡＮＤゲート３０には、出力信号Ｃ１￣、Ｃ４￣が入力されている。また、マルチプレクサ３２の２つのデータ入力端子には、ＡＮＤゲート２８からの出力信号（ＣＬＫＡ）およびＮＡＮＤゲート３０からの出力信号（ＣＬＫＢ）が入力され、その選択入力端子には、クロック選択信号ＣＬＫＳＥＬが入力されている。また、マルチプレクサ３２からはクロック信号ＣＬＫＯＵＴが出力されている。
【００２０】
次に、図３に示すタイミングチャートを参照しながら、本発明のテスト方法に従って半導体集積回路１０をテストする場合の動作を説明する。
【００２１】
ＰＬＬ回路１６の制御回路２０および多相クロック生成回路２２により、参照クロック信号ＲＥＦＣＬＫ（基準クロック信号ＣＬＫ）に位相および周波数同期された８相の出力信号Ｃ１，Ｃ１￣，Ｃ２，Ｃ２￣，Ｃ３，Ｃ３￣，Ｃ４，Ｃ４￣が生成される。図３のタイミングチャートに示すように、出力信号Ｃ１，Ｃ１￣、出力信号Ｃ２，Ｃ２￣、出力信号Ｃ３，Ｃ３￣、出力信号Ｃ４，Ｃ４￣は、参照クロック信号ＲＥＦＣＬＫの１周期の１／８時間ずつずれた信号である。
【００２２】
クロック生成切替回路２４では、多相クロック生成回路２２によって生成された出力信号Ｃ１，Ｃ１￣，Ｃ２，Ｃ２￣，Ｃ３，Ｃ３￣，Ｃ４，Ｃ４￣のうち、出力信号Ｃ１と出力信号Ｃ２￣とのＡＮＤ論理が取られ、テストクロック信号ＣＬＫＡが生成される。図３のタイミングチャートに示すように、テストクロック信号ＣＬＫＡは、参照クロック信号ＲＥＦＣＬＫと同じ周波数（周期）で、かつハイレベルのパルス幅が１／４の信号である。
【００２３】
また、クロック生成切替回路２４では、出力信号Ｃ１￣と出力信号Ｃ４￣とのＮＡＮＤ論理が取られてテストクロック信号ＣＬＫＢが生成される。テストクロック信号ＣＬＫＢは、参照クロック信号ＲＥＦＣＬＫと同じ周波数（周期）で、かつローレベルのパルス幅が１／４の信号である。
【００２４】
これらのテストクロック信号ＣＬＫＡ，ＣＬＫＢは、マルチプレクサ３２により、クロック選択信号ＣＬＫＳＥＬの状態に応じて選択的に切り替えられ、ＰＬＬ回路１６からテストクロック信号ＣＬＫＯＵＴとして出力される。また、基準クロック信号ＣＬＫとテストクロック信号ＣＬＫＯＵＴは、図１に示すように、マルチプレクサ１８により、テスト切替信号ＴＥＳＴ＿ＳＥＬの状態に応じて選択的に切り替えられてＡＤＣ１２に供給される。
【００２５】
本実施形態の場合、クロック選択信号ＣＬＫＳＥＬが１の場合は、マルチプレクサ３２からテストクロック信号ＣＬＫＡが出力され、０の場合にはテストクロック信号ＣＬＫＢが出力される。また、テスト切替信号ＴＥＳＴ＿ＳＥＬが０の場合は通常動作モードであり、マルチプレクサ１８からは基準クロック信号ＣＬＫが出力される。一方、テスト切替信号ＴＥＳＴ＿ＳＥＬが１の場合にはテストモードとなり、テストクロック信号ＣＬＫＯＵＴが出力される。
【００２６】
すなわち、通常動作モードの場合、テスト切替信号ＴＥＳＴ＿ＳＥＬが０とされる。これにより、ＡＤＣ１２には、マルチプレクサ１８を介して基準クロック信号ＣＬＫが入力され、ＡＤＣ１２は、基準クロック信号ＣＬＫに同期して動作する。
【００２７】
一方、テストモードの場合、テスト切替信号ＴＥＳＴ＿ＳＥＬが１とされる。この場合、ＡＤＣ１２には、マルチプレクサ１８を介して、ＰＬＬ回路１６から出力されるテストクロック信号ＣＬＫＯＵＴが入力され、ＡＤＣ１２は、このテストクロック信号ＣＬＫＯＵＴに同期して動作する。
【００２８】
テストモードでは、例えばクロック選択信号ＣＬＫＳＥＬが１とされる。これにより、ＰＬＬ回路１６からテストクロック信号ＣＬＫＡが出力され、ＡＤＣ１２は、このテストクロック信号ＣＬＫＡに同期して動作する。続いて、クロック選択信号ＣＬＫＳＥＬが０とされる。これにより、ＰＬＬ回路からテストクロック信号ＣＬＫＢが出力され、ＡＤＣ１２は、このテストクロック信号ＣＬＫＢに同期して動作する。
【００２９】
ＡＤＣ１２は、供給されるクロック信号に同期して動作する。より具体的には、ＡＤＣ１２内に、ＡＤＣ１２に供給される所定電圧範囲内のアナログ信号Ａｉｎをサンプリングするサンプルホールド回路を内蔵している場合、このサンプルホールド回路は、供給されるクロック信号がハイレベルの期間にサンプリングし、供給されるクロック信号がローレベルの期間にホールドする。ＡＤＣ１２内の他のブロックの動作も、このサンプルホールド回路例と同様に、供給されるクロック信号のハイレベル及びローレベル即ち供給されるクロック信号に同期して動作している。
【００３０】
従って、テストモードの時に、クロック信号として、テストクロック信号ＣＬＫＡをＡＤＣ１２に供給することにより、クロック信号がハイレベルの期間に行われる変換特性を検証することができる。これは、前記サンプルホールド回路例においては、アナログ信号Ａｉｎのサンプル動作を示す。同様に、クロック信号として、テストクロック信号ＣＬＫＢをＡＤＣ１２に供給することにより、クロック信号がローレベルの期間に行われる変換特性を検証することができる。これは、前記サンプルホールド回路例においては、アナログ信号Ａｉｎのホールド動作を示す。
【００３１】
なお、上記実施形態では、基準クロック信号から８相のクロック信号を生成しているが、必要に応じて何相のクロック信号を生成してもよい。また、上記実施形態では、８相のクロック信号から、基準クロック信号の４倍の周波数（１／４の周期）に相当するテストクロック信号ＣＬＫＯＵＴを生成しているが、基準クロック信号の何倍の周波数のテストクロック信号ＣＬＫＯＵＴを生成するのかは、ＡＤＣの実動作時の動作周波数に応じて適宜決定すればよい。
【００３２】
また、上記実施形態では、テストクロック生成回路としてＰＬＬ回路１６を使用しているが、これも限定されず、同様のテストクロック信号ＣＬＫＯＵＴを生成することができれば、どのような回路を用いて実現してもよい。例えば、ＤＬＬ（ディレイラインループ）回路を使用して同様のテストクロック信号ＣＬＫＯＵＴを生成することも可能である。
【００３３】
また、テスト回路１４を半導体集積回路１０に搭載せず、例えばテスターから、基準クロック信号ＣＬＫとして、上記テストクロック信号ＣＬＫＯＵＴに相当する信号を半導体集積回路１０に入力してテストを行ってもよいし、あるいは半導体集積回路１０の外部に上記テスト回路１４と同等の機能を備えるテスト回路を設けておき、このテスト回路からテストクロック信号ＣＬＫＯＵＴを半導体集積回路１０に供給するようにしてもよい。
【００３４】
本発明は、基本的に以上のようなものである。
以上、本発明の半導体集積回路およびそのテスト方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００３５】
【発明の効果】
以上詳細に説明した様に、本発明は、基準クロック信号と同じ周波数で、かつハイレベルおよびローレベルのパルス幅が短い第１および第２のテストクロック信号を用いてアナログ／デジタル変換器のテストを行うものである。
これにより、本発明によれば、実際にアナログ／デジタル変換器を高速動作させることなく、その高速動作時の変換特性を疑似的にテストすることができるので、実際にアナログ／デジタル変換器を高速動作させてテストを行った場合と比べて、テストコストを大幅に削減することができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の一実施形態の構成概略図である。
【図２】図１に示す半導体集積回路で用いられているＰＬＬ回路の一実施形態の構成概略図である。
【図３】図１に示す半導体集積回路の動作を表す一実施形態のタイミングチャートである。
【符号の説明】
１０半導体集積回路
１２アナログ／デジタル変換器
１４テスト回路
１６ＰＬＬ回路
１８マルチプレクサ
２０制御回路
２２多相クロック生成回路
２４クロック生成切替回路
２６ａ，２６ｂ，２６ｃ，２６ｄ差動バッファ
２８ＡＮＤゲート
３０ＮＡＮＤゲート
３２マルチプレクサ

Claims

アナログ／デジタル変換器と、このアナログ／デジタル変換器をテストするためのテスト回路とを備え、
前記テスト回路は、基準クロック信号と同じ周波数で、かつハイレベルのパルス幅が短い第１のテストクロック信号および前記基準クロック信号と同じ周波数で、かつローレベルのパルス幅が短い第２のテストクロック信号を生成し、テストクロック信号として、前記第１のテストクロック信号または第２のテストクロック信号を選択的に出力するテストクロック生成回路と、前記基準クロック信号と前記テストクロック生成回路から出力されるテストクロック信号とを選択的に切り替えて前記アナログ／デジタル変換器に供給する切替回路とを備えることを特徴とする半導体集積回路。
アナログ／デジタル変換器を搭載する半導体集積回路のテスト方法であって、
基準クロック信号と同じ周波数で、かつハイレベルのパルス幅が短い第１のテストクロック信号を前記アナログ／デジタル変換器に供給し、前記第１のテストクロック信号を用いて前記アナログ／デジタル変換器のテストを行うステップと、
前記基準クロック信号と同じ周波数で、かつローレベルのパルス幅が短い第２のテストクロック信号を前記アナログ／デジタル変換器に供給し、前記第２のテストクロック信号を用いて前記アナログ／デジタル変換器のテストを行うステップとを含むことを特徴とする半導体集積回路のテスト方法。