KR20070075311A - 클록 및 데이터 복구 회로, 및 ｓｅｒｄｅｓ 회로 - Google Patents

클록 및 데이터 복구 회로, 및 ｓｅｒｄｅｓ 회로 Download PDF

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KR20070075311A
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마사히로 다케우치
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엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

(과제) 클록 및 데이터 복구 회로의 동작 여유도의 크기를 측정 가능하게 하는 SERDES (SERialier and DESerializer) 회로의 제공.
(해결 수단) 시리얼 데이터 입력을 샘플링하는 데이터 샘플링 회로 (101) 와, 데이터 샘플링 회로 (101) 로부터의 출력을 입력하여 클록 및 데이터의 위상 관계를 검출하는 위상 비교기 (102) 와, 위상 비교기 (102) 에서의 위상 비교 결과 (UP/DOWN) 에 기초하여 위상 제어 신호를 출력하는 위상 제어기 (103) 와, 서로 상이한 위상을 갖는 복수의 클록 신호로 이루어지는 다상 클록을 받아 상기 위상 제어 신호에 기초하여 위상을 보간 (補間) 한 상기 클록 신호를 상기 데이터 샘플링 회로 (101) 에 공급하는 위상 보간기 (104) 가 루프를 구성하고 있고, 이 위상 제어기 (103) 는, 그 위상 제어 신호와는 별도의 위상 제어 신호 A 를 생성하여 별도의 위상 보간기 (105) 에 공급하고, 위상 보간기 (105) 는 다상 클록을 받아 상기 별도의 위상 제어 신호 A 에 대응하여 보간한 클록 신호를 출력하고, 위상 보간기 (105) 로부터의 클록 신호에 기초하여 입력 데이터를 샘플링하는 별도의 데이터 샘플링 회로 (106) 를 구비하고 있다. 이 데이터 샘플링 회로 (106) 는, 바람직하게는 데이터를 샘플링하기 위한 임계치 레벨이 가변으로 설정된다.
복구 회로, SERDES 회로, 샘플링 회로, 위상 보간기

Description

클록 및 데이터 복구 회로, 및 ＳＥＲＤＥＳ 회로{CLOCK AND DATA RECOVERY CIRCUIT, AND SERDES CIRCUIT}
도 1 은 본 발명의 제 1 실시예의 SERDES 회로의 구성을 나타내는 블록도.
도 2 는 본 발명의 제 1 실시예에 있어서의 클록 및 데이터 복구 회로의 구성을 나타내는 도면.
도 3 은 본 발명의 제 1 실시예에 있어서의 데이터 샘플링 회로의 구성을 나타내는 도면.
도 4 는 본 발명의 제 1 실시예에 있어서의 데이터 샘플링 회로의 동작을 나타내는 타이밍 차트.
도 5 는 본 발명의 제 1 실시예에 있어서의 데이터 샘플링 회로의 동작을 나타내는 타이밍 차트.
도 6 은 본 발명의 제 1 실시예에 있어서의 위상 보간기의 동작을 나타내는 타이밍 차트.
도 7 은 본 발명의 제 1 실시예에 있어서의 데이터 샘플링 회로와 데이터 샘플링 회로 A 의 동작을 설명하는 도면.
도 8 은 본 발명의 제 1 실시예에 있어서의 데이터 샘플링 회로 A 의 동작을 설명하는 도면.
도 9 는 본 발명의 제 1 실시예에 있어서의 데이터 샘플링 회로의 동작을 설명하는 도면.
도 10 은 본 발명의 제 2 실시예의 SERDES 회로의 구성을 나타내는 블록도.
도 11 은 본 발명의 제 3 실시예의 클록 및 데이터 복구 회로의 구성을 나타내는 블록도.
도 12 는 본 발명의 제 4 실시예의 클록 및 데이터 복구 회로의 구성을 나타내는 블록도.
도 13 은 본 발명의 제 5 실시예의 클록 및 데이터 복구 회로의 구성을 나타내는 블록도.
도 14 는 본 발명의 제 6 실시예의 클록 및 데이터 복구 회로의 구성을 나타내는 블록도.
도 15 는 본 발명의 제 7 실시예의 클록 및 데이터 복구 회로의 구성을 나타내는 블록도.
도 16 은 본 발명의 제 1 실시예의 클록 및 데이터 복구 회로의 동작을 설명하는 도면.
도 17 은 본 발명의 제 1 실시예의 클록 및 데이터 복구 회로의 동작을 설명하는 도면.
도 18 은 본 발명의 제 1 실시예의 클록 및 데이터 복구 회로의 동작을 설명하는 도면.
도 19 는 특허 문헌 1 에 기재된 구성을 나타내는 도면.
※ 발명의 주요 부분에 대한 부호의 설명
1: 시리얼 데이터 출력
2: 시리얼 데이터 입력
3: 패럴렐 데이터 입력
4: 패럴렐 데이터 출력
5: 데이터
6: 클록
10: PLL 회로
11: 송신 회로
12: 수신 회로
13: 패럴렐 시리얼 변환 회로
14: 클록 및 데이터 복구 회로
15: 시리얼 패럴렐 변환 회로
16: 선택 회로
101: 데이터 샘플링 회로
101A: 차동 증폭기 (수신기)
101B∼101E: 플립플롭
102: 위상 비교기
103, 103', 103", 103''': 위상 제어기
103A: 업다운 카운터
103B: 가산기
103C: 선택 회로
103D: 선택 회로
104: 위상 보간기
105: 위상 보간기 A
106: 데이터 샘플링 회로 A
107: 임계치 전압 생성기
108: 선택 회로
109: 선택 회로
110: 오류 검출 회로
111: SERDES 테스트 제어 회로
120: 비교 회로
[특허 문헌 1] 일본특허공개공보 2005-5999호
[특허 문헌 2] 일본특허공개공보 2002-190724호
본 발명은, LSI (Large Scale Integrated Circuit) 사이의 고속 시리얼 데이터를 전송하는 SERDES (SERialier and DESerializer) 회로에 관한 것으로, 특히, 클록 및 데이터 복구 회로의 동작 여유도의 측정에 바람직한 회로에 관한 것이다.
최근 반도체 기술의 발전에 따라, LSI 사이의 데이터 전송을 고속 시리얼화하는 것이 실시되고 있다.　　　　 송신 패럴렐 데이터를 시리얼화하여 전송로에 출력하고, 수신 시리얼 데이터를 패럴렐 데이터로 변환하는 인터페이스로서, 소위, SERDES (SERialier and DESerializer) 라고 불리는 회로가 많이 사용되고 있다.　　　　 SERDES 회로에 대하여, 도 1 을 참조하여 설명한다.　　　　 도 1 에 나타내는 바와 같이, SERDES 는 장치 내부의 클록 신호를 생성하는 PLL (Phase Looked Loop) 회로 (10), 송신 회로 (11), 및 수신 회로 (12) 를 구비하여 구성되어 있다.
송신 회로 (11) 는, 패럴렐 데이터를 시리얼화하는 패럴렐 시리얼 변환 회로 (13) 를 구비하고 있다.　　　　 수신 회로 (12) 는, 수신 시리얼 데이터로부터 그 데이터에 동기한 클록을 추출하고 추출된 클록 (복구 클록) 및 데이터를 출력하는 클록 및 데이터 복구 회로 (14) 와, 시리얼 데이터를 패럴렐화하는 시리얼 패럴렐 변환 회로 (15) 를 구비하고 있다.
도 19 는, 본원 출원인에 의해 출원된 특허 문헌 1 에 기재되어 있는 클록 및 데이터 복구 회로의 구성의 일례를 나타내는 도면이다.　　　　 도 19 를 참조하면, 이 클록 및 데이터 복구 회로는, 위상 검출기 (201), 적분기 (202, 203), 패턴 발생기 (204), 혼합기 (205), 및 위상 보간기 (206) 를 구비하고 있다.　　　　 위상 검출기 (201) 에서, 데이터 입력과 추출 클록 사이의 위상 관계를 검출하고, 적분기 (202, 203) 와 패턴 발생기 (204) 와 혼합기 (205) 의 블록이, 위상 보간기용의 위상 제어 신호를 생성하고, 위상 보간기 (206) 가 추출 클록을 생성한다.　　　　 이상 의 루프에 의해 복구가 실시된다.　　　　 또, 클록 및 데이터 복구 회로의 구성에 대해서는, 예를 들어, 특허 문헌 2 등의 기재도 참조된다.
발명의 개시
발명이 해결하고자 하는 과제
그런데, 특허 문헌 1, 2 등에 기재되어 있는 종래의 클록 및 데이터 복구 회로에 있어서는, 시리얼 데이터 입력으로부터 추출한 복구 클록이 과연 최적인지 아닌지, 또, 시간 방향 및 전압 방향으로 충분한 동작 여유도가 있는지 없는지를 판정하는 기능이 실장되어 있지 않다.　
즉, 클록 및 데이터 복구 회로의 동작 여유도의 크기를 측정 가능하게 하는 회로의 실현이 과제라는 것을 본 발명자는 알게 되었다.
과제를 해결하기 위한 수단
본원에서 개시되는 발명은, 상기 과제를 해결하기 위하여 개략적으로 이하 구성된다.　
본 발명의 일 양태에 관한 클록 및 데이터 복구 회로는, 입력 데이터 신호를 받아 클록 신호에 응답하여 샘플링하는 데이터 샘플링 회로와, 상기 데이터 샘플링 회로에서 샘플링된 데이터 신호를 입력하여 상기 클록 신호와 데이터 신호의 위상 관계를 검출하는 위상 비교기와, 상기 위상 비교기에서의 위상 비교 결과에 기초하여 위상 제어 신호를 출력하는 위상 제어기와, 상기 위상 제어 신호에 기초하여 위상을 보간하여 이루어지는 클록 신호를 출력하는 위상 보간기를 구비하고, 상기 위 상 보간기로부터 출력되는 상기 클록 신호가 상기 데이터 샘플링 회로에 공급되어 루프를 구성하고, 상기 루프 외부로부터 상기 위상 제어 신호를 제어하여 상기 데이터 샘플링 회로에 공급되는 상기 클록 신호의 위상을 가변으로 설정하는 제어, 및/또는, 상기 데이터 샘플링 회로에 있어서의 임계치 레벨을 가변으로 설정하는 제어를 실시하는 제어 회로를 구비하고 있다.　
본 발명에 있어서는, 입력 데이터 신호를 받아 클록 신호에 응답하여 샘플링하는 데이터 샘플링 회로와, 상기 데이터 샘플링 회로에서 샘플링된 데이터 신호를 입력하여 상기 클록 신호와 데이터 신호의 위상 관계를 검출하는 위상 비교기와, 상기 위상 비교기에서의 위상 비교 결과에 기초하여 위상 제어 신호를 출력하는 위상 제어기와, 상기 위상 제어 신호에 기초하여 위상을 보간한 클록 신호를 생성하여 상기 데이터 샘플링 회로에 공급하는 위상 보간기가 루프를 구성하는 클록 및 데이터 복구 회로로서, 상기 위상 제어기는, 상기 위상 제어 신호와는 별도의 위상 제어 신호를 생성하고, 상기 위상 제어기로부터 출력되는 상기 별도의 위상 제어 신호를 받아, 상기 별도의 위상 제어 신호에 기초하여 위상을 보간한 클록 신호를 생성하는 별도의 위상 보간기와, 상기 별도의 위상 보간기로부터의 클록 신호에 기초하여 입력 데이터를 샘플링하는 별도의 데이터 샘플링 회로를 구비한 구성으로 해도 된다.
본 발명에 있어서, 상기 별도의 데이터 샘플링 회로는, 상기 입력 데이터 신호를 샘플링하기 위한 임계치 레벨이 가변으로 설정된다.
본 발명에 있어서, 위상 오프셋을 규정하는 신호를 생성하는 테스트 제어 회 로를 구비하고,
상기 위상 제어기는, 상기 위상 제어 신호를 상기 위상 오프셋만큼 어긋나게 하여 상기 별도의 위상 제어 신호를 생성하는 구성으로 해도 된다.
본 발명에 있어서, 테스트용 위상 제어 신호를 생성하는 테스트 제어 회로를 구비하고, 상기 위상 제어기는, 상기 위상 제어 신호, 및/또는, 상기 별도의 위상 제어 신호를 상기 테스트용 위상 제어 신호로부터 생성하는 구성으로 해도 된다.
본 발명의 다른 양태에 관한 클록 및 데이터 복구 회로는, 입력 데이터 신호를 받아 제 1 및 제 2 클록 신호에 응답하여 각각 샘플링하는 제 1 및 제 2 데이터 샘플링 회로와, 상기 제 1 데이터 샘플링 회로에서 샘플링된 데이터 신호를 입력하여 상기 클록 신호와 데이터 신호의 위상 관계를 검출하는 위상 비교기와, 상기 위상 비교기에서의 위상 비교 결과를 받아 제 1 위상 제어 신호를 출력하는 위상 제어기와, 서로 상이한 위상을 갖는 복수의 클록 신호로 이루어지는 다상 클록을 받아 상기 제 1 위상 제어 신호에 따라 위상을 보간한 클록을 상기 제 1 클록 신호로서 상기 제 1 데이터 샘플링 회로에 공급하는 위상 보간기와, 상기 위상 제어기에 공급하는 위상 오프셋 신호를 출력함과 함께, 임계치 전압을 가변으로 제어하는 임계치 전압 제어 신호를 생성하는 테스트 제어 회로와, 상기 임계치 전압 제어 신호에 따른 임계치 전압을 생성하는 임계치 전압 발생 회로와, 상기 다상 클록을 받고, 상기 위상 제어기로부터의 제 2 위상 제어 신호를 받아 상기 제 2 위상 제어 신호에 따라 위상을 보간한 클록을 상기 제 2 클록 신호로서 상기 제 2 데이터 샘플링 회로에 출력하는 제 2 위상 보간기를 구비하고, 상기 제 2 데이터 샘플링 회 로는 임계치 레벨이 가변으로 설정되어 상기 제 1 및 제 2 데이터 샘플링 회로로부터 각각 출력되는 데이터 중 하나를 선택하여 출력하는 제 1 선택 회로와, 상기 제 1 선택 회로에서 선택된 데이터를 받아 상기 데이터의 오류를 검출하는 오류 검출 회로를 구비하고 있다.
본 발명에 있어서, 상기 제 1 데이터 샘플링 회로, 상기 위상 비교기, 상기 위상 제어기, 상기 위상 보간기로 이루어지는 루프를 기능시킨 상태에서, 상기 제 1, 제 2 위상 보간기가 각각 출력하는 제 1, 제 2 클록 신호 사이의 위상과, 상기 임계치 레벨과의 조합에 대하여 상기 오류 검출 회로에서 상기 제 2 데이터 샘플링 회로가 올바르게 데이터를 샘플링할 수 있었는지를 조사하고, 상기 클록 및 데이터 복구 회로에 있어서의 동작 여유도를 나타내는 아이패턴을 플롯 (plot) 하여 루프의 시간 방향과 진폭 방향의 동작 여유도를 자유롭게 측정할 수 있도록 하고 있다.
본 발명에 있어서, 상기 제 1 선택 회로와, 상기 오류 검출 회로 대신에, 상기 제 1 및 제 2 데이터 샘플링 회로로부터 각각 출력되는 제 1, 제 2 데이터를 입력하여 상기 제 1, 제 2 데이터가 서로 일치하는지 아닌지 비교하는 비교 회로를 구비한 구성으로 해도 된다.
본 발명에 있어서, 상기 제 1 클록 신호 및 제 2 클록 신호 중 하나를 선택하는 제 2 선택 회로를 구비하고 있다.　　　　 본 발명에 있어서, 상기 테스트 제어 회로는, 상기 오류 검출 회로로부터의 오류 검출 결과와 상기 위상 제어 신호를 받아 상기 제 1 및 제 2 선택 회로에 있어서의 선택을 제어하는 신호를 생성한다.
본 발명에 있어서, 상기 테스트 제어 회로는 테스트용 위상 제어 신호를 출 력하는 구성으로 해도 된다.　　　　 상기 위상 제어기는, 상기 위상 비교기의 비교 결과 신호에 기초하여 카운트 업 또는 다운하는 카운터와, 상기 테스트 제어 회로로부터의 선택 제어 신호에 기초하여 상기 카운터의 출력과 상기 테스트용 위상 제어 신호 중 하나를 선택하고 상기 제 1 위상 제어 신호로서 출력하는 선택 회로와, 상기 카운터의 출력과 상기 위상 오프셋 신호를 가산하는 가산기와, 상기 테스트 제어 회로로부터의 선택 제어 신호에 기초하여 상기 가산기의 출력과 테스트용 위상 제어 신호를 선택하여 상기 제 2 위상 제어 신호로서 출력하는 선택 회로를 구비하고 있다.
본 발명의 다른 양태에 관한 클록 및 데이터 복구 회로는, 입력 데이터 신호를 받아 클록 신호에 응답하여 샘플링하는 데이터 샘플링 회로와, 상기 데이터 샘플링 회로에서 샘플링된 데이터 신호를 입력하여 상기 클록 신호와 데이터 신호의 위상 관계를 검출하는 위상 비교기와, 위상 제어 신호를 출력하는 위상 제어기와, 상기 위상 제어기로부터의 상기 위상 제어 신호에 기초하여 위상을 보간하여 이루어지는 클록 신호를 출력하는 위상 보간기를 구비하고, 상기 위상 보간기로부터 출력되는 상기 클록 신호가 상기 데이터 샘플링 회로에 공급되어 루프를 구성하고, 테스트용 위상 제어 신호를 생성하는 테스트 제어 회로를 구비하고, 상기 위상 제어기는 상기 위상 비교기에서의 비교 결과 신호에 기초하여 생성되는 위상 제어 신호와 상기 테스트용 위상 제어 신호 중 하나를 선택하고, 상기 위상 보간기로 공급되는 상기 위상 제어 신호로서 출력하는 선택 회로를 구비하고, 상기 데이터 샘플링 회로로부터 출력되는 데이터를 입력하여 상기 데이터의 오류의 유무를 검출하는 오류 검출 회로를 구비하고 있다.
본 발명에 있어서, 상기 테스트 제어 회로는, 임계치 전압을 가변으로 제어하는 임계치 전압 제어 신호를 출력하고, 상기 임계치 전압 제어 신호를 받아 임계치 전압을 가변으로 출력하는 임계치 전압 생성기를 구비하고, 상기 데이터 샘플링 회로는, 상기 임계치 전압 생성기로부터의 임계치 전압을 임계치 레벨로 하여 입력 데이터를 샘플링하는 구성으로 해도 된다.
본 발명에 있어서, 상기 위상 제어기는, 상기 위상 비교기에서의 비교 결과 신호에 기초하여 카운트 업, 다운하는 카운터와, 상기 테스트 제어 회로로부터의 선택 제어 신호에 기초하여 상기 카운터의 출력과 상기 테스트용 위상 제어 신호 중 하나를 선택 출력하는 선택 회로를 구비한 구성으로 해도 된다.
본 발명에 있어서, 상기 오류 검출 회로가, 오류 수를 검출하는 구성으로 해도 된다.
본 발명에 있어서, 상기 오류 검출 회로의 전단 (前段) 에 시리얼 패럴렐 변환 회로를 구비하고, 상기 오류 검출 회로에는 패럴렐 데이터가 공급되는 구성으로 해도 된다.
본 발명에 있어서, 상기 데이터 샘플링 회로는, 상기 입력 데이터 신호를 받아 임계치 레벨이 가변으로 설정되는 수신기 회로와, 상기 수신기 회로의 출력을 상기 데이터 샘플링 회로에 공급되는 클록 신호와 상기 클록 신호의 역상 신호에 기초하여 각각, 상이한 타이밍으로 샘플링하는 래치 회로군을 구비하고, 상이한 타이밍으로 샘플링한 복수 계열의 데이터를 상기 위상 비교기에 공급하는 구성으로 해도 된다.　　　　 상기 위상 비교기는, 상기 데이터 샘플링 회로로부터의 복수 계열의 데이터 사이에 있어서의 일치, 불일치의 관계로부터 클록 및 데이터의 위상의 진행, 지연을 판정한다.
본 발명에 있어서, 제 1 데이터 샘플링 회로는, 통상, 시리얼 데이터 입력의 전압 레벨의 한가운데를 임계치로 하여 샘플링한다.　　　　 제 2 데이터 샘플링 회로는, 테스트 제어 회로로부터의 지시에 의해, 임계치 전압 생성 회로가 출력한 임계치 전압을 임계치 레벨로서 샘플링하는 구성으로 해도 된다.
또한, 본 발명에 있어서는 오류 검출 회로, 선택 회로의 제어도 포함하여 테스트 제어 회로부터 모든 제어를 실시하도록 해도 된다.　　　　 다양한 제어의 조합에 있어서의 제 1, 및/또는 제 2 샘플링 데이터의 오류의 유무를 조사하고, 클록 및 데이터 복구 회로에 있어서의 아이패턴을 플롯함으로써, 클록 및 데이터 복구 회로의 동작 여유도를 측정할 수 있다.
본 발명에 관련되는 SERDES 회로는, 클록을 생성하는 PLL 회로와, 패럴렐 데이터를 시리얼 데이터로 변환하여 출력하는 시리얼 패럴렐 변환 회로를 구비한 송신 회로와, 시리얼 데이터 입력을 받는 상기 본 발명의 클록 및 데이터 복구 회로와, 클록 및 데이터 복구 회로로부터의 데이터 및 클록 신호를 받아 패럴렐 데이터로 변환하는 시리얼 패럴렐 변환 회로를 포함하는 수신 회로를 구비하고 있다.　　　　 테스트시, 상기 송신 회로의 출력을 리턴하여, 상기 수신 회로의 상기 클록 및 데이터 복구 회로에 입력되도록 전환 제어하는 회로를 구비한 구성으로 해도 된다.
발명을 실시하기 위한 최선의 형태
상기한 본 발명에 대해 더욱 상세하게 설명하기 위하여 첨부 도면을 참조하여 이하에 설명한다.　　　　 본 발명에 관련된 클록 및 데이터 복구 회로는, 도　2 또는 도 12 를 참조하면, 입력 데이터를 추출 클록에 응답하여 샘플링하는 데이터 샘플링 회로 (101) 와, 데이터 샘플링 회로 (101) 에서 샘플링된 데이터를 입력하고, 그 데이터에 기초하여 클록 및 데이터의 위상 관계를 검출하는 위상 비교기 (102) 와, 위상 비교기 (102) 로부터 출력되는 위상 비교 결과 (UP/DOWN) 에 기초하여 위상 제어 신호를 출력하는 위상 제어기 (103/103') 와, 서로 상이한 위상을 갖는 복수의 클록 신호로 이루어지는 다상 클록을 받아 위상 제어기 (103/103') 로부터 출력되는 위상 제어 신호에 기초하여 위상을 보간한 클록 신호를 상기 추출 클록으로 하여 데이터 샘플링 회로 (101) 에 공급하는 위상 보간기 (104) 가 루프를 구성하고 있다.　　　　 위상 제어기 (103) 는, 그 위상 제어 신호와는 별도의 위상 제어 신호 (위상 제어 신호 A) 를 생성하고, 별도의 위상 제어 신호 (위상 제어 신호 A) 를 별도의 위상 보간기 (105) 에 공급한다.　　　　 별도의 위상 보간기 (105) 는, 위상 보간기 (104) 와 공통으로 상기 다상 클록을 받아 상기 별도의 위상 제어 신호 (위상 제어 신호 A) 에 대응하여 보간한 클록 신호를 별도의 추출 클록 (추출 클록 A) 으로서 출력한다.　　　　 또한, 위상 보간기 (105) 로부터의 별도의 추출 클록 (추출 클록 A) 에 기초하여 입력 데이터를 샘플링하는 별도의 데이터 샘플링 회로 (106) 를 구비하고 있다.　　　　 이 데이터 샘플링 회로 (106) 는, 바람직하게는, 데이터를 샘플링하는 임계치 레벨이 자유롭게 가변된다.　　　　 또한, 2 개의 데이터 샘 플링 회로 (101, 106) 로부터 출력되는 데이터 중 하나를 선택하는 선택 회로 (108) 와, 선택 회로 (108) 에서 선택된 데이터를 받아 상기 데이터의 오류를 검출하는 오류 검출 회로 (110) 를 구비하고 있다.　　　　 본 발명에 있어서는, 위상 보간기 (104, 105) 로부터 출력되는 클록 신호 중 어느 하나를 선택하는 선택 회로 (109) 를 구비한 구성으로 해도 된다.
또한, 본 발명에 있어서는, 위상 제어기 (103) 에 공급하는 위상 오프셋 신호를 출력함과 함께, 임계치 전압을 가변으로 제어하는 임계치 전압 제어 신호를 생성하는 테스트 제어 회로 (111, 「SERDES 테스트 제어 회로」라고도 한다) 와, 임계치 전압 제어 신호에 따른 임계치 전압을 생성하는 임계치 전압 생성기 (107) 를 구비하고 있다.
본 발명에 있어서는, 테스트시, 데이터 샘플링 회로 (101), 위상 비교기 (102), 위상 제어기 (103), 및, 위상 보간기 (104) 로 이루어지는 루프를 기능시킨 상태에서, 위상 보간기 (104, 105) 로부터 각각 출력되는 추출 클록 사이의 위상과 데이터 샘플링 회로 (106) 에서의 임계치 레벨의 조합에 대해서, 오류 검출 회로 (110) 에서 데이터 샘플링 회로 (106) 가 바르게 데이터를 샘플링할 수 있었는지 아닌지를 조사하고, 클록 및 데이터 복구 회로에 있어서의 동작 여유도를 나타내는 아이패턴을 플롯하여 루프의 시간 방향과 진폭 방향의 동작 여유도를 측정 가능하게 하고 있다.
본 발명에 있어서는, 데이터 샘플링 회로 (101, 106) 로부터 각각 출력되는 데이터를 받아 이들의 데이터가 서로 일치하는지 아닌지를 비교하는 비교 회로 (도 15 의 120) 를 구비한 구성으로 해도 된다.
본 발명에 있어서, 테스트 제어 회로 (111) 는, 오류 검출 회로 (110) 로부터의 오류 검출 결과, 또는, 상기 위상 제어 신호를 받아 데이터의 선택, 추출 클록의 선택을 실시하는 선택 회로 (108, 109) 에 있어서의 선택, 위상 오프셋 신호, 테스트용 위상 제어 신호, 임계치 전압 생성기 (107) 에 있어서의 임계치 전압을 가변으로 설정하는 임계치 전압 제어 신호를 생성하는 구성으로 해도 된다.
본 발명에 있어서, 위상 제어기 (103) 는, 위상 비교기 (102) 의 비교 결과 신호의 출력을 카운트 업, 다운하는 카운터 (103A) 와, 테스트 제어 회로 (111) 로부터의 선택 제어 신호에 기초하고, 카운터 (103A) 의 출력과 테스트용 위상 제어 신호 중 하나를 선택하여 상기 위상 제어 신호로서 위상 보간기 (104) 에 공급하는 선택 회로 (103C) 와, 카운터 (103A) 의 출력과 위상 오프셋 신호를 가산하는 가산기 (103B) 와, 테스트 제어 회로 (111) 로부터의 선택 제어 신호에 기초하고, 가산기 (103B) 의 출력과 테스트용 위상 제어 신호 중 하나를 선택하여 별도의 위상 제어 신호 (위상 제어 신호 A) 로서 위상 보간기 (105) 에 공급하는 선택 회로 (103D) 를 구비한 구성으로 해도 된다.
본 발명에 있어서는, 도 13 을 참조하면, 입력 데이터를 샘플링하는 데이터 샘플링 회로 (101) 와, 데이터 샘플링 회로 (101) 로부터의 데이터를 입력하여 상기 데이터에 기초하여 클록 및 데이터의 위상 관계를 검출하는 위상 비교기 (102) 와, 위상 제어 신호를 출력하는 위상 제어기 (103") 와, 서로 상이한 위상을 갖는 복수의 클록 신호로 이루어지는 다상 클록을 받아 상기 위상 제어 신호에 기초하여 위상을 보간한 상기 클록 신호를 상기 데이터 샘플링 회로에 공급하는 위상 보간기 (104) 를 구비하여, 데이터 샘플링 회로 (101) 로부터 출력되는 데이터와 위상 보간기 (104) 로부터 출력되는 클록 신호를 복구 데이터와 클록으로서 출력한다.　　　　 또한, 위상 보간기 (104) 에 공급하는 테스트용 위상 제어 신호를 생성하는 테스트 제어 회로 (111) 를 구비하고 있다. 위상 제어기 (103") 는, 위상 보간기 (104) 로의 위상 제어 신호로서, 위상 비교기 (102) 의 비교 결과 신호에 기초하여 생성되는 위상 제어 신호와, 테스트 제어 회로 (111) 에서 생성한 위상 제어 신호를 선택 출력한다.　　　　 데이터 샘플링 회로 (101) 로부터 출력되는 데이터를 입력하여 상기 데이터의 오류의 유무를 검출하는 오류 검출 회로 (110) 를 구비하고 있다.
또는, 본 발명에 있어서는 도 14 를 참조하면, 테스트 제어 회로 (111) 는, 임계치 전압을 가변으로 제어하는 임계치 전압 제어 신호를 출력하고, 그 임계치 전압 제어 신호를 받아 임계치 전압을 가변으로 출력하는 임계치 전압 생성기 (107) 를 구비하고 있다.　　　　 데이터 샘플링 회로 (101) 는, 임계치 전압 생성기 (107) 로부터의 임계치 전압에 대응한 임계치 레벨에서 입력 데이터를 샘플링한다.
본 발명에 있어서, 위상 제어기 (103''') 는, 위상 비교기 (102) 의 비교 결과 신호의 출력을 카운트 업, 다운하는 카운터 (103A) 와, 카운터 (103A) 의 출력과 상기 테스트용 위상 제어 신호 중 하나를 선택하여 위상 제어 신호로서 위상 보간기 (104) 에 출력하는 선택 회로 (103C) 를 구비하고 있다.　　　
본 발명에 있어서, 오류 검출 회로 (110) 는, 오류 수를 검출하는 구성으로 해도 된다.
본 발명에 있어서, 도 11 을 참조하면, 오류 검출 회로 (110) 의 전단에 시리얼 패럴렐 변환 회로 (15) 를 구비하고, 오류 검출 회로 (110) 에는 패럴렐 데이터를 공급하도록 해도 된다.
본 발명에 있어서는, SERDES 인터페이스의 디시리얼라이저 (deserializer) 부로서 도 1 을 참조하면, 수신 시리얼 데이터 입력을 받는 클록 및 데이터 복구 회로 (14) 와, 클록 및 데이터 복구 회로 (14) 로부터의 데이터 및 클록 신호를 받아 시리얼 데이터를 패럴렐 데이터로 변환하는 시리얼 패럴렐 변환 회로 (15) 를 포함한다.　　　　 클록 및 데이터 복구 회로 (14) 는, 본 발명의 클록 및 데이터 복구 회로로 이루어진다. 테스트시, 송신 회로 (11) 의 출력을 리턴하여 클록 및 데이터 복구 회로 (14) 에 입력하여 루프백 테스트를 실시하도록 전환하는 구성으로 해도 된다.　　　　 이하 실시예에 입각하여 상세하게 설명한다.
실시예
도 1 은 본 발명의 SERDES 회로의 일 실시예의 전체 구성을 나타내는 블록도이다.　　　　 도 1 을 참조하면, SERDES 회로는, PLL 회로 (10), 송신 회로 (11), 및 수신 회로 (12) 를 구비하여 구성되어 있다.　　　　 송신 회로 (11)　에는, 패럴렐 데이터 (3) 를 시리얼화한 시리얼 데이터 (1) 를 생성하는 패럴렐 시리얼 변환 회로 (13) 를 구비하고 있다.　　　　 수신 회로 (12) 에는, 외부로부터 입력되는 시리얼 데이터 입력 (2) 과 PLL 회로 (10) 가 생성한 클록으로부터, 입력 데이터에 동기한 클록의 복구를 실시하는 클록 및 데이터 복구 회로 (14) 와, 데이터 (5) 와 클록 (6) 으로부터 데이터를 패럴렐로 전개하는 시리얼 패럴렐 변환 회로 (15) 를 구비하고 있다.　　　　 도시되지는 않았지만 다상 클록 생성 회로는, PLL 회로 (10) 로부터의 클록을 분주하거나 하여 다상 클록 (위상이 등간격으로 이간된 복수의 클록 신호) 을 생성하여 클록 및 데이터 복구 회로 (14) 에 공급한다.
도 2 는 본 발명의 일 실시예 (제 1 실시예) 의 클록 및 데이터 복구 회로 (도 1 의 14, 또는, 후술하는 도 10 의 14) 의 구성을 나타내는 도면이다.　　　　 도 2 를 참조하면, 이 클록 및 데이터 복구 회로는, 데이터 샘플링 회로 (101) 와, 위상 비교기 (102) 와, 위상 제어기 (103) 와, 위상 보간기 (104) 와, 위상 보간기 A (105) 와, 데이터 샘플링 회로 A (106) 와, 임계치 전압 생성기 (107) 와, 선택 회로 (108, 109) 와, 오류 검출 회로 (110) 와, SERDES 테스트 제어 회로 (111) 를 구비하고 있다.
데이터 샘플링 회로 (101) 는, 추출 클록의 엣지에 응답하여 데이터를 샘플링하고, 샘플링 데이터를 출력한다.
시리얼 데이터 입력이 차동 신호인 경우, 데이터 샘플링 회로 (101) 는 도 3 에 나타내는 바와 같이, 차동 증폭기 (수신기;101A) 와, 차동 증폭기 (수신기;101A) 로부터의 출력을 샘플링하는 플립플롭 (101B∼101E) 을 구비하고 있다.　　　　 시리얼 데이터 입력이 싱글 신호 (Single Ended Signal) 인 경우, 차동 증폭기 (101A) 의 한쪽의 입력 신호에 시리얼 데이터 입력 신호의 중심 레벨 전압을 기준 전압 (Vref) (미도시) 으로서 부여한다.
다시, 도 2 를 참조하면, 위상 비교기 (102) 는, 데이터 샘플링 회로 (101) 에서 샘플링한 데이터를 기초로, 추출 클록과 시리얼 데이터 입력 사이의 위상 관계를 검출하고, 추출 클록의 위상을 진행시키는 편이 좋은지, 또는 늦추는 편이 좋은지를 판단한다.　　　　 판단 결과, 위상을 진행시키는 편이 좋은 경우에는 UP 신호를 출력하고, 위상을 늦추는 편이 좋은 경우에는 DOWN 신호를 출력한다.
위상 제어기 (103) 는, UP 신호 및 DOWN 신호에 대해서 적분을 실시하는 업다운 카운터 (103A) 와, 업다운 카운터 (103A) 의 출력에 대해서 위상 오프셋 값을 가산하는 가산기 (103B) 와, 업다운 카운터 (103A) 의 출력 신호와 SERDES 테스트 제어 회로 (111) 로부터 출력되는 테스트용 위상 제어 신호 중 하나를 선택하는 선택 회로 (103C) 와, 가산기 (103B) 의 출력 신호와 SERDES 테스트 제어 회로 (111) 로부터 출력되는 테스트용 위상 제어 신호 중 하나를 선택하는 선택 회로 (103D) 를 구비하고 있다.　　　　 선택 회로 (103C), 선택 회로 (103D) 는, SERDES 테스트 제어 회로 (111) 로부터의 선택 제어 신호를 입력받아, 그 선택 제어 신호에 따라 하나의 신호를 선택한다.
위상 비교기 (102) 로부터 출력되는 UP 신호 및 DOWN 신호는, 빈번하게 변화되는 신호이며, 그대로 위상 보간기 (104) 의 제어 신호로서 이용하면, 추출 클록의 위상이 빈번하게 움직인다.　　　　 이 때문에, 적분기로서 작용하는 업다운 카운터 (103A) 를 이용함으로써, 추출 클록 위상이 빈번하게 움직이는 것을 방지하고 있다.
선택 회로 (103C) 로부터 출력되는 위상 제어 신호는, 위상 보간기 (104) 의 위상을 제어한다.
선택 회로 (103D) 로부터 출력되는 위상 제어 신호 A 는, 위상 보간기 A (105) 의 위상을 제어한다.
위상 보간기 (104) 는, 위상 제어 신호에 따라, 추출 클록의 위상을 진행시키거나 늦추거나 한다.
위상 보간기 A (105) 는, 위상 제어 신호 A 에 따라, 추출 클록 A 의 위상을 진행시키거나 늦추거나 한다.
또한, 특별히 제한되지 않지만, 본 실시예에 있어서, 위상 제어 신호는, SERDES 테스트 제어 회로 (111) 에 입력되어 있다.　　　　 이러한 구성에 의해, SERDES 테스트 제어 회로 (111) 에서는, 위상 제어 신호의 값을 확인할 수 있다.
임계치 전압 생성기 (107) 는, SERDES 테스트 제어 회로 (111) 로부터의 지시에 따라 임계치 전압을 생성한다.
데이터 샘플링 회로 A (106) 는, 임계치 전압을 임계치 레벨로 하고, 추출 클록 A 에서 시리얼 데이터 입력을 샘플링하여 샘플링 데이터 A 를 출력한다.
선택 회로 (108) 는, 데이터 샘플링 회로 (101) 로부터 출력되는 샘플링 데이터 또는 데이터 샘플링 회로 A (106) 로부터 출력되는 샘플링 데이터 A 를 선택한다.　　　　 선택 회로 (108) 에서 선택 출력된 데이터는, 클록 및 데이터 복구 회로의 출력 데이터 (5) 가 된다.
선택 회로 (109) 는, 위상 보간기 (104) 로부터 출력되는 추출 클록 또는 위상 보간기 A (105) 로부터 출력되는 추출 클록 A 를 선택한다.　　　　 선택 회로 (109) 에서 선택 출력된 클록은, 클록 및 데이터 복구 회로의 출력 클록 (6) 이 된 다.
오류 검출 회로 (110) 는, SERDES 테스트 제어 회로 (111) 로부터의 제어 신호에 따라, 선택 회로 (108) 로부터 출력되는 데이터 (5) 의 오류의 유무를 검출하고, 검출 결과를 SERDES 테스트 제어 회로에 출력한다.　　　　 또한, 오류 검출 회로 (110) 는, 선택 회로 (109) 가 출력한 클록 (6) 을 입력한다.　　　　 테스트시에 있어서, 오류 검출 회로 (110) 는, 입력된 데이터 (5) 를 그 기대치와 비교하여 오류의 유무를 판정해도 된다.
SERDES 테스트 제어 회로 (111) 는, 클록 및 데이터 복구 회로의 전체 제어를 실시하는 회로이며, 오류 검출 회로 (110) 로부터의 오류 검출 결과, 위상 제어기 (103) 로부터의 위상 제어 신호를 입력받고, 오류 검출 회로 (110) 로의 제어 신호, 임계치 전압 생성기 (107) 로의 임계치 전압 제어 신호, 위상 제어기 (103) 로의 테스트용 위상 제어 신호, 위상 오프셋 신호를 공급하고, 선택 회로 (103C, 103D, 108, 109) 로의 선택 제어 신호를 공급한다.
다음으로, 도 2 에 나타낸 본 실시예의 클록 및 데이터 복구 회로의 동작을 설명한다.
데이터 샘플링 회로 (101) 는, 위상 보간기 (104) 로부터 출력되는 추출 클록에서 데이터를 샘플링한다.
도 3 은, 데이터 샘플링 회로 (101) 의 구성의 일례를 나타내는 도면이다.　　　　 시리얼 데이터를 차동으로 입력받는 수신기 (101A), 수신기 (101A) 의 출력을 위상차가 180 도에 대해 0 도, 180 도인 추출 클록 (상보의 클록) 의 상승 엣 지에 응답하여 각각 샘플링하는 D 형 플립플롭 (101B, 101C), D 형 플립플롭 (101B, 101C) 의 출력을 0 도인 추출 클록의 상승 엣지에 응답하여 각각 샘플링하는 D 형 플립플롭 (101D, 101E) 을 구비하고, D 형 플립플롭 (101B, 101D, 101E) 의 출력이 샘플링 데이터 (1, 2, 3) 로서 출력되고, 샘플링 데이터 (2) 가 선택 회로 (108) 에 공급된다.　　　　 또한, 0 도인 추출 클록은 선택 회로 (109) 에 공급된다.　　　　 3 개의 샘플링 데이터 (1, 2, 3) 는 모두 위상 비교기 (102) 에 공급된다.
도 3 의 회로의 타이밍 동작의 일례를 도　4 및 도 5 에 나타낸다.　　　　 도 4 는, 추출 클록 위상이 시리얼 데이터 입력 (2) 에 대해서 약간 진행되고 있는 경우의 예를 나타내는 도면이며, 도 5 는, 추출 클록 위상이 시리얼 데이터 입력 (2) 에 대해서 약간 지연되고 있는 경우의 예를 나타내는 도면이다.
도 4 의 타이밍 차트의 경우, 샘플링 데이터 (2) 와 샘플링 데이터 (3) 는 항상 동일하다.
한편, 도 5 의 타이밍 차트의 경우, 샘플링 데이터 (1) 와 샘플링 데이터 (3) 는 항상 동일하다.
위상 비교기 (102) 는, 데이터 샘플링 회로 (101) 에서 샘플링한 데이터를 기초로, 추출 클록과 시리얼 데이터 입력 사이의 위상 관계를 검출하여 추출 클록의 위상을 진행하는 편이 좋은지, 또는 늦추는 편이 좋은지를 판단한다.
도 4 에 나타내는 타이밍 차트의 경우, 샘플링 데이터 (2) 와 샘플링 데이터 (3) 는 항상 동일하지만, 시리얼 데이터 입력 패턴이 로우 (Low) 레벨에서 하이 (Hihg) 레벨, 또는 하이 레벨에서 로우 레벨로 변화한 경우, 샘플링 데이터 (1) 와 샘플링 데이터 (3) 는 상이하기 때문에, 샘플링 데이터 (1) 와 샘플링 데이터 (3) 를 비교하여 상이한 경우에는 DOWN 을 출력한다.
한편, 도 5 에 나타내는 타이밍 차트의 경우, 샘플링 데이터 (1) 와 샘플링 데이터 (3) 는 항상 동일하지만, 시리얼 데이터 입력 패턴이 로우 레벨에서 하이 레벨 또는 하이 레벨에서 로우 레벨로 변화한 경우, 샘플링 데이터 (2) 와 샘플링 데이터 (3) 는 상이하기 때문에, 샘플링 데이터 (2) 와 샘플링 데이터 (3) 를 비교하여 상이한 경우에는 UP 을 출력한다.
위상 제어기 (103) 는, 위상 비교기 (102) 가 출력한 UP 신호 및 DOWN 신호를 기초로, 위상 보간기 (104) 에 대한 위상 제어 신호와, 위상 보간기 A (105) 에 대한 위상 제어 신호 A 를 생성한다.
우선, UP 신호 및 DOWN 신호를 업다운 카운터 (103A) 로 카운트한다. 업다운 카운터 (103A) 는 UP 신호가 입력되었을 경우에는 카운트 값을 +1 하고, DOWN 신호가 입력되었을 경우에는 카운트 값을 -1 하고, 카운트 값이 소정의 값보다 커졌을 경우에는 출력하는 위상 제어 신호를 +1 함과 동시에, 카운트 값을 제로로 리셋하고, 카운트 값이 소정의 수치보다 작아졌을 경우는 출력하는 위상 제어 신호를 -1 함과 동시에 카운트 값을 제로로 리셋한다.
가산기 (103B) 는, 업다운 카운터 (103A) 가 출력한 신호 (카운트 값) 에 대해서, SERDES 테스트 제어 회로 (111) 가 출력하는 위상 오프셋 신호를 가산한 결과를 출력한다.
선택 회로 (103C) 는, 업다운 카운터 (103A) 가 출력한 신호와 SERDES 테스 트 회로 (111) 가 출력한 테스트용 위상 제어 신호 중 하나를 선택한다.
선택 회로 (103D) 는, 가산기 (103B) 가 출력한 신호와 SERDES 테스트 회로 (111) 가 출력한 테스트용 위상 제어 신호 중 하나를 선택한다.
위상 보간기 (104) 는, 위상 제어기 (103) 가 출력한 위상 제어 신호를 기초로, 추출 클록을 생성한다.
도 6 은, 위상 보간기 (104) 의 동작의 일례를 나타내는 타이밍 차트로서, 4 상 클록이 입력되고, 위상 제어 신호가 0∼31 까지의 32 가지의 값을 취할 수 있는 경우의 예이다. 위상 제어 신호가 커짐에 따라, 추출 클록의 위상이 서서히 진행된다. 단, 위상 제어 신호가 31 다음의 위상은, 위상 제어 신호 0 으로 순회적으로 가변된다.
위상 보간기 A (105) 의 동작은, 제어 신호가 위상 제어 신호 A 로 바뀔뿐으로 위상 보간기 (104) 와 동일한 동작이다.
임계치 전압 생성기 (107) 는, SERDES 테스트 제어 회로 (111) 로부터 출력되는 임계치 전압 제어 신호 (디지털 신호) 를 받아 임계치 전압 제어 신호가 큰 값을 나타내는 경우에는 큰 임계치 전압을 생성하고, 임계치 전압 제어 신호가 작은 값을 나타내는 경우에는 작은 임계치 전압을 생성한다.
데이터 샘플링 회로 A (106) 는, 임계치 전압 생성기 (107) 가 생성한 임계치 전압을 임계치 레벨로 하고, 위상 보간기 A (105) 가 생성한 클록에서 시리얼 데이터 입력 (2) 을 샘플링하여 샘플링 데이터 A 를 출력한다.
선택 회로 (108) 는, 데이터 샘플링 회로 (101) 가 출력한 샘플링 데이터 또 는 데이터 샘플링 회로 A (106) 가 출력한 샘플링 데이터 A 를 선택하여 오류 검출 회로 (110) 에 출력한다.
선택 회로 (109) 는, 위상 보간기 (104) 가 출력한 추출 클록과 위상 보간기 A (105) 가 출력한 추출 클록 A 중 하나를 선택하여 오류 검출 회로 (110) 에 출력한다.
오류 검출 회로 (110) 는, 선택 회로 (108) 로부터 출력된 데이터와 선택 회로 (109) 로부터 출력된 클록을 이용하여 데이터의 오류의 유무를 검출하고, 검출 결과를 SERDES 테스트 제어 회로 (111) 에 출력한다.
이상 설명한 제 1 실시예의 회로는, SERDES 테스트 제어 회로 (111) 의 제어 하, 이하와 같이 협조하여 3 종류의 테스트 동작 (테스트 1∼테스트 3) 을 실시할 수 있다.
<테스트 1>
선택 회로 (103C) 에 있어서, 업다운 카운터 (103A) 의 출력을 선택한 경우, 데이터 샘플링 회로 (101), 위상 비교기 (102), 업다운 카운터 (103A), 위상 보간기 (104) 의 루프 동작에 의해 시리얼 데이터 입력에 대해서 추출 클록을 생성하고, 데이터 샘플링 회로 (101) 에서는, 그 추출 클록에서 데이터의 샘플링이 실시된다. 여기까지는 본래의 클록 및 데이터 복구 회로의 동작이다.
또한, 선택 회로 (103D) 에 있어서, 가산기 (103B) 의 출력을 선택한 경우, 추출 클록에 대해서, SERDES 테스트 제어 회로 (111) 로부터 출력되는 위상 오프셋 신호에 의해 지정된 위상 만큼의 시간을 시프트한 클록과, SERDES 테스트 제어 회 로 (111) 로부터 출력되는 임계치 전압 제어 신호에 의해 지정된 임계치 레벨에 따라, 데이터 샘플링 회로 A (106) 가 데이터의 샘플링을 실시한다. 오류 검출 회로 (110) 에서는, 그 샘플링 데이터의 오류의 유무를 검출한다.
도 7(A), 도 7(B) 에 데이터 샘플링 회로 (101) 와 데이터 샘플링 회로 A (106) 의 클록과 임계치 레벨의 관계를 나타낸다. 데이터 샘플링 회로 (101) 에서는 임계치 전압은 일정값이다. 데이터 샘플링 회로 A (106) 에서는, 임계치 레벨은 데이터 샘플링 회로 (101) 의 임계치 전압에 대해서, 임계치 전압 제어 신호로 규정되는 만큼, 임계치 레벨이 가변이 된다.
다양한 위상 오프셋 신호와 임계치 전압 제어 신호의 조합에 대해 오류의 유무를 조사하고, 클록 및 데이터 복구 회로에 있어서의 동작 여유도를 나타내는 아이패턴을 플롯하여 동작 여유도를 측정할 수 있다.
<테스트 2>
선택 회로 (103D) 에 있어서, SERDES 테스트 제어 회로 (111) 로부터 출력되는 테스트용 위상 제어 신호를 선택한 경우, 다양한 위상을 가진 클록과, SERDES 테스트 제어 회로 (111) 로부터 출력되는 임계치 전압 제어 신호에 의해 지정된 임계치 레벨에 따라, 데이터 샘플링 회로 A (106) 가 데이터를 샘플링한다. 오류 검출 회로 (110) 에서는, 그 샘플링 데이터의 오류의 유무를 검출한다.
도 8 에, 데이터 샘플링 회로 A (106) 의 클록과 임계치 레벨의 관계를 나타낸다. 다양한 테스트용 위상 제어 신호와 임계치 전압 제어 신호의 조합에 대해 오류의 유무를 조사하고, 클록 및 데이터 복구 회로에 있어서의 아이패턴을 플 롯해 놓고, 별도로, 클록 및 데이터 복구 회로의 루프를 기능시켰을 때의 위상 제어 신호와 비교함으로써, 클록 및 데이터 복구 회로의 동작 여유도를 측정할 수 있다.
<테스트 3>
선택 회로 (103C) 에 있어서, SERDES 테스트 제어 회로 (111) 로부터 출력되는 테스트용 위상 제어 신호를 선택한 경우, 다양한 위상을 가진 추출 클록에서, 데이터 샘플링 회로 (101) 가 데이터를 샘플링한다.
오류 검출 회로 (110) 에서는, 데이터 샘플링 회로 (101) 에 의한 샘플링 데이터의 오류의 유무를 검출한다.
도 9 에 데이터 샘플링 회로 (101) 의 클록의 상태를 나타낸다. 다양한 테스트용 위상 제어 신호에 대해 오류의 유무를 조사하고, 클록 및 데이터 복구 회로에 있어서의 시간 방향만의 아이패턴을 플롯해 놓고, 별도로, 클록 및 데이터 복구 회로의 루프를 기능시켰을 때의 위상 제어 신호와 비교함으로써, 클록 및 데이터 복구 회로의 동작 여유도를 측정할 수 있다.
본 실시예에 있어서, SERDES 테스트 제어 회로 (111) 는, 테스트시에 상기한 제어를 실시한다.
다음으로, 본 발명의 제 2 실시예에 대해 도면을 참조하여 상세하게 설명한다. 도 10 은, 본 발명의 제 2 실시예의 SERDES 회로의 전체 구성을 나타내는 블록도이다. 상기 실시예에 있어서는, 클록 및 데이터 복구 회로의 테스트를 실시하기 위해, 외부로부터 시리얼 데이터를 입력받고 있었다. 본 실시예에서 는, 클록 및 데이터 복구 회로 (14) 의 앞에 선택 회로 (16) 를 설치하여 SERDES 회로 내의 송신 회로 (11) 의 출력 신호를 선택 회로의 한쪽에 입력하고 있다.
또한, 송신 회로 (11) 에 데이터 패턴 발생 회로 (미도시) 를 설치하고, 오류 검출 회로 (110) 에서 오류의 유무를 검출할 수 있는 데이터 패턴을 발생시킨다. 이러한 구성으로 함으로써, 외부로부터 시리얼 데이터를 입력하지 않고, 클록 및 데이터 복구 회로 (14) 의 테스트를 루프백 방식으로 실시할 수 있다. 본 실시예는, 전송 레이트 (rate) 가 GHz 를 초과하는 고속의 SERDES 회로를 고속 테스터 등을 이용하지 않고, 펑셔널 테스트 (functional test) 를 이용한 마진 테스트 (동작 여유도의 테스트) 를 가능하게 하고 있다.
도 11 은, 본 발명의 제 3 실시예의 클록 및 데이터 복구 회로 (도 1 또는 도 10 의 14) 의 구성을 나타내는 도면이다. 상기 제 1 실시예에 있어서는, 샘플링 데이터, 또는 샘플링 데이터 A 가 오류 검출 회로 (110) 에 입력된다. 이 때문에, 오류 검출 회로 (110) 를 고속 동작시킬 필요가 있다.
본 실시예에서는, 오류 검출 회로 (110) 의 전단에 시리얼 패럴렐 변환 회로 (15) 가 배치 형성되어 있다. 다른 구성은, 도 2 의 구성과 동일하다. 시리얼 패럴렐 변환 회로 (15) 는, 선택 회로 (108, 109) 로부터 출력되는 시리얼 데이터와 클록 신호를 입력하여 패럴렐 데이터로의 변환을 실시한다. 오류 검출 회로 (110) 는, 시리얼 패럴렐 변환 회로 (15) 로부터의 패럴렐 데이터를 입력받아 오류 검출 처리를 실시한다. 이러한 구성에 의해, 오류 검출 회로 (110) 는 고속으로 동작할 필요가 없다. 일례로서, N 비트의 패럴렐 데이터의 경우, 오류 검출 회로 (110) 는, N 비트 시리얼 데이터를 처리하는 경우의 1/N 의 주파수의 동작 주파수로 동작하면 된다.
도 12 는, 본 발명의 제 4 실시예의 클록 및 데이터 복구 회로 (도 1 또는 도 10 의 14) 의 구성을 나타내는 도면이다. 상기 제 1 실시예에서는, 전술한 바와 같이, <테스트 1> 부터 <테스트 3> 의 3 종류 전부를 테스트하기 위한 구성으로 되어 있다. 그러나, 예를 들어 <테스트 1> 만의 테스트를 실시한다면, 도 12 에 나타내는 구성이면 되기 때문에 구성을 간단하게 할 수 있다. 도 12 에 나타내는 바와 같이, 본 실시예에서는 위상 제어기 (103') 에 있어서, 상기 제 1 실시예 (도 2) 의 위상 제어기 (103) 의 선택 회로 (103C, 103D) 가 삭제되어 있다.
SERDES 테스트 제어 회로 (111) 는, 위상 제어기 (103') 에 대해서, 위상 오프셋 신호를 출력한다. 테스트용 위상 제어 신호는 출력하지 않는다. 위상 제어기 (103') 는, 업다운 카운터 (103A) 와, SERDES 테스트 제어 회로 (111) 로부터의 위상 오프셋 신호와 업다운 카운터 (103A) 의 카운트 값을 가산하는 가산기 (103B) 를 구비하고, 업다운 카운터 (103A) 의 카운트 값, 가산기 (103B) 의 가산치를 위상 제어 신호, 위상 제어 신호 A 로서 위상 보간기 (104, 105) 에 출력한다.
도 13 은, 본 발명의 제 5 실시예에 의한 클록 및 데이터 복구 회로 (도 1 또는 도 10 의 14) 의 구성을 나타내는 도면이다. 예를 들어, <테스트 3> 만의 테스트를 실시한다면, 도 13 에 나타내는 바와 같은 구성이어도 되기 때문에 구성 을 간단하게 할 수 있다.
도 13 에 나타내는 예에서는, 도 2 에 나타낸 구성으로부터, 데이터 샘플링 회로 A (106), 임계치 전압 생성기 (107), 선택 회로 (103D, 108, 109) 가 삭제되어 있다. 위상 제어기 (103") 는, SERDES 테스트 제어 회로 (111) 로부터의 테스트용 위상 제어 신호와 업다운 카운터 (103A) 의 카운트 값을 선택하는 선택 회로 (103C) 를 구비하고 있다. 오류 검출 회로 (110) 는, 데이터 샘플링 회로 (101) 로부터의 데이터와 위상 보간기 (104) 로부터의 추출 클록을 입력하여 오류를 검출한다.
도 14 는, 본 발명의 제 6 실시예의 클록 및 데이터 복구 회로 (도 1 또는 도 10 의 14) 의 구성을 나타내는 블록도이다. 데이터 샘플링 회로 (101) 의 임계치 전압 레벨을 상하로 변화시키는 기능을 갖게 하고, 상기 제 1 실시예에서 설명한 <테스트 2> 와 <테스트 3> 만의 시험을 실시한다면, 도 14 에 나타내는 바와 같이 구성을 간단하게 할 수 있다. 본 실시예는, 도 2 의 구성으로부터, 위상 보간기 A (105), 데이터 샘플링 회로 A (106), 선택 회로 (103D, 108, 109) 가 삭제되어 있다. 위상 제어기 (103''') 는, 업다운 카운터 (103A) 와, 선택 회로 (103C) 를 구비하고, 선택 회로 (103C) 는, 업다운 카운터 (103A) 의 출력과 SERDES 테스트 제어 회로 (111) 로부터의 테스트용 위상 제어 신호 중 하나를 위상 제어 신호로서 위상 보간기 (104) 에 출력한다. 데이터 샘플링 회로 (101) 는 임계치 전압 생성기 (107) 의 임계치 전압을 받는다.
도 15 는, 본 발명의 제 7 실시예의 클록 및 데이터 복구 회로 (도 1 또는 도 10 의 14) 의 구성을 나타내는 블록도이다. 상기 제 1 실시예의 <테스트 1> 만의 테스트를 실시한다면, 도 15 에 나타내는 바와 같이 구성을 간단하게 할 수 있다. 도 15 를 참조하면, 본 실시예는, 선택 회로 (108) 및 선택 회로 (109) 와, 오류 검출 회로 (110) 대신에 비교 회로 (120) 를 구비하고 있다. 다른 구성은 상기 제 1 실시예와 동일하다.
비교 회로 (120) 는, 데이터 샘플링 회로 (101), 데이터 샘플링 회로 A (106) 로부터의 샘플링 데이터와 샘플링 데이터 A 를 입력하여 이들을 비교하고, 일치하면 샘플링 데이터 A 는 올바르고, 일치하지 않으면 샘플링 데이터 A 는 잘못되었다고 판단한다.
이로써, 클록 및 데이터 복구 회로 (14) 를 테스트하기 위한 전용의 데이터 패턴을 입력할 필요가 없어지고, 또한, 데이터 샘플링 회로 (101), 위상 비교기 (102), 업다운 카운터 (103A), 위상 보간기 (104) 의 루프를 동작시킬 수 있기 때문에, 통상의 운용 상태 그대로, 클록 및 데이터 복구 회로의 테스트를 실시할 수 있다.
다음으로, 구체적인 예를 이용하여 상기한 3 종류의 테스트에 대해 설명한다. 또한, 테스트는 도 1 또는 도 10 에 나타낸 구성의 어느 것으로 실시해도 된다.
<구체예 1>
도 16 은, 상기한 <테스트 1> 에 관해서, SERDES 테스트 제어 회로 (111) 로부터 다양한 위상 오프셋 신호와 임계치 전압 제어 신호의 조합을 출력한 경우에 대하여, 오류 검출 회로 (110) 에 있어서 오류의 유무를 검출한 결과를 플롯한 아이패턴의 예이다. 도 16 의 가로축은 위상 오프셋 신호, 세로축은 임계치 전압 제어 신호이다. 도 16 에 있어서, 「○」는 오류 없음, 「×」는 오류 있음을 나타내고 있다.
시리얼 데이터 입력의 1 비트 분의 시간이, 위상 제어 신호는 0∼31∼0 까지의 32 가지의 시간과 동등한 경우, 위상 오프셋 신호로서 -16∼+15 까지의 32 가지로 설정하면 되고, 가로 방향의 X 좌표 0 은 클록 및 데이터 복구 회로의 루프가 기능하는 경우의 추출 클록의 위상에 해당한다.
또, 시리얼 데이터 입력으로서 정상과 역상의 차동 신호가 입력되는 경우를 상정하고, 데이터 샘플링 회로 (101) 의 임계치 전압을 0V 로 하여, 세로 방향의 Y 좌표 0 을 임계치 전압 0V, 그곳을 중심으로 임계치 전압을 상하로 설정하고 있다.
도 16 에 있어서, X 좌표가 0 이면서 Y 좌표가 0 인 점은, 데이터 샘플링 회로 (101) 가 샘플링하고 있는 포인트와 일치하기 때문에, X 좌표가 0 이면서 Y 좌표가 0 인 주위에 ○ 가 몇 개 연속하고 있는지를 조사함으로써, 클록 및 데이터 복구 회로의 시간 방향과 전압 방향의 동작 여유도를 판정할 수 있다.
<구체예 2>
도 17 은, 상기한 <테스트 2> 에 관해서, SERDES 테스트 제어 회로 (111) 로부터 여러 가지 테스트용 위상 제어 신호와 임계치 전압 제어 신호의 조합을 출력한 경우에 대하여, 오류 검출 회로에서 오류의 유무를 검출한 결과를 플롯한 아이패턴의 예이다. 도 17 의 가로축은 테스트용 위상 제어 신호, 세로축은 임계치 전압 제어 신호이다.
도 17 에 있어서, 「○」는 오류 없음, 「×」는 오류 있음을 나타내고 있다. 시리얼 데이터 입력의 1 Bit 분의 시간이 위상 제어 신호는 0∼31∼0 까지의 32 가지의 시간과 동등한 경우, 테스트용 위상 제어 신호로서, 0∼+31 까지의 32 가지로 설정하면 된다.
또, 시리얼 데이터 입력으로서, 정상과 역상의 차동 신호가 입력되는 경우를 상정하고, 데이터 샘플링 회로 (101) 의 임계치 전압을 0V 로 하여 세로 방향의 Y 좌표 0 을 임계치 전압 0V, 그곳을 중심으로 임계치 전압을 상하로 설정하고 있다.
이상의 플롯을 작성하기 전, 후, 또는, 중간에 데이터 샘플링 회로 (101), 위상 비교기 (102), 업다운 카운터 (103A), 위상 보간기 (104) 의 본래의 클록 및 데이터 복구 회로의 루프를 동작시키고, 그때의 위상 제어 신호의 값을 확인하여 아이패턴과 비교함으로써, 클록 및 데이터 복구 회로의 시간 방향과 전압 방향의 동작 여유도를 판정할 수 있다.
예를 들어, 위상 제어 신호가 12 이면, X 좌표의 좌방향으로 10 좌표 분, 우방향으로 11 좌표 분의 여유도가 있고, Y 방향의 상방향으로도 하방향으로도 4 좌표 분의 여유도가 있는 것을 알 수 있다.
<구체예 3>
도 18 은 상기한 <테스트 3> 에 관해서, SERDES 테스트 제어 회로 (111) 로부터 여러 가지 테스트용 위상 제어 신호를 출력하고, 오류 검출 회로에서 오류의 유무를 검출한 결과를 플롯한 일차원의 아이패턴의 예이다. 가로축은, 테스트 용 위상 제어 신호이다.
도 18 에 있어서, 「○」는 오류 없음, 「×」는 오류 있음을 나타내고 있다. 시리얼 데이터 입력의 1 Bit 분의 시간이 위상 제어 신호는 0∼31∼0 까지의 32 가지의 시간과 동등한 경우, 테스트용 위상 제어 신호로서 0∼+31 까지의 32 가지로 설정하면 된다.
이상의 플롯을 작성하기 전 또는 후에, 데이터 샘플링 회로 (101), 위상 비교기 (102), 업다운 카운터 (103A), 위상 보간기 (104) 의 본래의 클록 및 데이터 복구 회로의 루프를 동작시키고, 그때의 위상 제어 신호의 값을 확인하여 아이패턴과 비교함으로써, 클록 및 데이터 복구 회로의 시간 방향의 동작 여유도를 판정할 수 있다. 예를 들어, 위상 제어 신호가 14 이면, X 좌표의 좌방향으로 10 좌표 분, 우방향으로 10 좌표 분의 여유도가 있는 것을 알 수 있다.
또한, 도 1 내지 도 18 에 있어서, 동작 여유도의 크기를 산출한 후, 미리 설정되어 있는 원하는 동작 여유도의 수치와 비교하여 동작 여유도의 크기가 크면, 클록 및 데이터 복구 회로는 양품이라고 판정하고, 미리 설정되어 있는 원하는 동작 여유도의 수치와 비교하여 동작 여유도의 크기가 작으면, 그 클록 및 데이터 복구 회로는 불량품이라고 판정할 수 있다.
또한, 도 16 내지 도 18 에 나타낸 예에 있어서는, 각 좌표에 있어서의 테스트 시간은 미리 설정 가능한 것으로 한다. 또, 각 좌표의 플롯은, 오류 있음과 없음의 2 종류뿐이었지만, 에러 수를 플롯해도 된다. 에러 수로 함으로써, 보다 복잡한 통계 처리도 실시하도록 해도 된다.
또, <테스트 1> 에 관해서는, 원점 (X 좌표 0, Y 좌표 0) 주위의 수 개소만 테스트를 실시함으로써, 테스트 시간의 단축이 가능하다. 원하는 동작 여유도로부터, 예를 들어, 원점의 우방향, 좌방향, 상방향, 하방향인 4 점의 좌표를 선출하고, 그 좌표에 관한 테스트만을 실시하여 모두 오류 없음을 확인함으로써, 테스트 시간을 큰 폭으로 단축할 수도 있다.
본 발명에 의하면, 여러 가지 포인트에서의 샘플링 데이터 오류의 유무를 오류 검출 회로에서 검출하고, 아이패턴을 플롯한다. 클록 및 데이터 복구 회로의 루프를 기능시켰을 때의 위상 제어 신호를 SERDES 테스트 제어 회로에서 모니터할 수 있기 때문에, 앞의 아이패턴과 비교함으로써, 클록 및 데이터 복구 회로의 시간 방향과 전압 방향의 동작 여유도를 측정할 수 있다.
본 발명에 의하면, 위상 제어 신호, 즉, 데이터 샘플링 회로의 클록 위상을 SERDES 테스트 제어 회로로부터 직접 지정할 수 있다. 또한, 여러 가지 포인트에서의 샘플링 데이터 A 의 오류의 유무를 오류 검출 회로에서 검출하여 클록 및 데이터 복구 회로에 있어서의 시간 방향만의 아이패턴을 플롯해 놓는다. 한편, 클록 및 데이터 복구 회로의 루프를 기능시켰을 때의 위상 제어 신호를 SERDES 테스트 제어 회로에서 모니터할 수 있으므로, 앞의 아이패턴과 비교함으로써, 클록 및 데이터 복구 회로의 시간 방향의 동작 여유도를 판정할 수 있다.
이상, 본 발명을 상기 실시예에 입각하여 설명하였지만, 본 발명은 상기 실시예의 구성으로만 제한되는 것이 아니고, 본 발명의 범위 내에서 당업자이면 성취할 수 있는 각종 변형, 수정을 포함하는 것은 물론이다.
본 발명에 의하면, 클록 및 데이터 복구 회로의 시간 방향과 전압 방향의 동작 여유도를 측정할 수 있다는 효과를 나타낸다.
그 이유는, 본 발명에 있어서는, 클록 및 데이터 복구 회로의 위상 보간기로부터 출력되는 추출 클록의 위상을 가변시키고, 데이터를 샘플링하는 데이터 샘플링 회로의 임계치 레벨을 가변시켜 다양한 포인트에서의 샘플링 데이터의 오류의 유무를 검출하고, 동작 여유도를 나타내는 아이패턴을 플롯함으로써, 시간 방향과 전압 방향의 동작 여유도를 측정할 수 있기 때문이다.
또, 본 발명에 의하면, 클록 및 데이터 복구 회로의 루프를 동작시킨 상태에서, 루프 내의 데이터 샘플링 회로에 공급하는 클록과는 상이한 위상의 클록을 별도의 데이터 샘플링 회로에 공급하고, 별도의 데이터 샘플링 회로의 임계치 레벨을 가변시킴으로써, 시간 방향과 전압 방향의 동작 여유도를 측정할 수 있다.　　　　
또한 본 발명에 의하면, 위상 보간기로부터의 클록의 위상을 테스트 제어 회로로부터 직접 지정할 수 있다.

Claims (21)

  1. 입력 데이터 신호를 받아 클록 신호에 응답하여 샘플링하는 데이터 샘플링 회로,
    상기 데이터 샘플링 회로에서 샘플링된 데이터 신호를 입력하여 상기 클록 신호와 데이터 신호의 위상 관계를 검출하는 위상 비교기,
    상기 위상 비교기에서의 위상 비교 결과에 기초하여 위상 제어 신호를 출력하는 위상 제어기, 및
    상기 위상 제어 신호에 기초하여 위상을 보간 (補間) 하여 이루어지는 클록 신호를 출력하는 위상 보간기를 구비하고,
    상기 위상 보간기로부터 출력되는 상기 클록 신호가 상기 데이터 샘플링 회로에 공급되어 루프를 구성하고,
    상기 루프 외부로부터, 상기 위상 제어 신호를 제어하여 상기 데이터 샘플링 회로에 공급되는 상기 클록 신호의 위상을 가변으로 설정하는 제어, 및/또는, 상기 데이터 샘플링 회로에 있어서의 임계치 레벨을 가변으로 설정하는 제어를 실시하는 제어 회로를 구비하고 있는 것을 특징으로 하는 클록 및 데이터 복구 회로.
  2. 입력 데이터 신호를 받아 클록 신호에 응답하여 샘플링하는 데이터 샘플링 회로,
    상기 데이터 샘플링 회로에서 샘플링된 데이터 신호를 입력하여 상기 클록 신호와 데이터 신호의 위상 관계를 검출하는 위상 비교기,
    상기 위상 비교기에서의 위상 비교 결과에 기초하여 위상 제어 신호를 출력하는 위상 제어기, 및
    상기 위상 제어 신호에 기초하여 위상을 보간하여 이루어지는 클록 신호를 출력하는 위상 보간기를 구비하고,
    상기 위상 보간기로부터 출력되는 상기 클록 신호가 상기 데이터 샘플링 회로에 공급되어 루프를 구성하고,
    상기 위상 제어기는, 상기 위상 제어 신호와는 별도의 위상 제어 신호를 생성하고,
    상기 위상 제어기로부터 출력되는 상기 별도의 위상 제어 신호를 받아, 상기 별도의 위상 제어 신호에 기초하여 위상을 보간한 클록 신호를 생성하는 별도의 위상 보간기와,
    상기 별도의 위상 보간기로부터의 클록 신호에 기초하여 입력 데이터를 샘플링하는 별도의 데이터 샘플링 회로를 구비하고 있는 것을 특징으로 하는 클록 및 데이터 복구 회로.
  3. 제 2 항에 있어서,
    상기 별도의 데이터 샘플링 회로는, 상기 입력 데이터 신호를 샘플링하기 위한 임계치 레벨이 가변으로 설정되는 것을 특징으로 하는 클록 및 데이터 복구 회로.
  4. 제 2 항에 있어서,
    위상 오프셋을 규정하는 신호를 생성하는 테스트 제어 회로를 구비하고,
    상기 위상 제어기는, 상기 위상 제어 신호를 상기 위상 오프셋만큼 어긋나게 하여 상기 별도의 위상 제어 신호를 생성하는 것을 특징으로 하는 클록 및 데이터 복구 회로.
  5. 제 2 항에 있어서,
    테스트용 위상 제어 신호를 생성하는 테스트 제어 회로를 구비하고,
    상기 위상 제어기는, 상기 위상 제어 신호, 및/또는, 상기 별도의 위상 제어 신호를 상기 테스트용 위상 제어 신호로부터 생성하는 것을 특징으로 하는 클록 및 데이터 복구 회로.
  6. 입력 데이터 신호를 받아 제 1 클록 신호 및 제 2 클록 신호에 응답하여 각각 샘플링하는 제 1 데이터 샘플링 회로 및 제 2 데이터 샘플링 회로,
    상기 제 1 데이터 샘플링 회로에서 샘플링된 데이터 신호를 입력하여 상기 제 1 클록 신호와 데이터 신호의 위상 관계를 검출하는 위상 비교기,
    상기 위상 비교기에서의 위상 비교 결과를 받아 제 1 위상 제어 신호를 출력하는 위상 제어기,
    서로 상이한 위상을 갖는 복수의 클록 신호로 이루어지는 다상 클록을 받아 상기 제 1 위상 제어 신호에 따라 위상을 보간한 클록을, 상기 제 1 클록 신호로서 상기 제 1 데이터 샘플링 회로에 공급하는 위상 보간기,
    상기 위상 제어기에 공급하는 위상 오프셋 신호를 출력함과 함께, 임계치 전압을 가변으로 제어하는 임계치 전압 제어 신호를 생성하는 테스트 제어 회로,
    상기 임계치 전압 제어 신호에 따른 임계치 전압을 생성하는 임계치 전압 발생 회로, 및
    상기 다상 클록을 받고, 상기 위상 제어기로부터의 제 2 위상 제어 신호를 받아 상기 제 2 위상 제어 신호에 따라 위상을 보간한 클록을, 상기 제 2 클록 신호로서 상기 제 2 데이터 샘플링 회로에 공급하는 제 2 위상 보간기를 구비하고,
    상기 제 2 데이터 샘플링 회로는 임계치 레벨이 가변으로 설정되고,
    상기 제 1 데이터 샘플링 회로 및 제 2 데이터 샘플링 회로로부터 각각 출력되는 데이터 중 하나를 선택하여 출력하는 제 1 선택 회로와,
    상기 제 1 선택 회로에서 선택된 데이터를 받아 상기 데이터의 오류를 검출하는 오류 검출 회로를 구비하고 있는 것을 특징으로 하는 클록 및 데이터 복구 회로.
  7. 제 6 항에 있어서,
    상기 제 1 데이터 샘플링 회로, 상기 위상 비교기, 상기 위상 제어기, 상기 위상 보간기로 이루어지는 루프를 기능시킨 상태에서, 상기 제 1 위상 보간기와 제 2 위상 보간기가 각각 출력하는 제 1 클록 신호와 제 2 클록 신호 사이의 위상과, 상기 임계치 레벨의 조합에 대해 상기 오류 검출 회로에서 상기 제 2 데이터 샘플링 회로가 올바르게 데이터를 샘플링할 수 있었는지를 조사하고, 상기 클록 및 데이터 복구 회로에 있어서의 동작 여유도를 나타내는 아이패턴을 플롯하고, 루프의 시간 방향과 진폭 방향의 동작 여유도를 자유롭게 측정할 수 있도록 이루어지는 것을 특징으로 하는 클록 및 데이터 복구 회로.
  8. 제 6 항에 있어서,
    상기 제 1 선택 회로와 상기 오류 검출 회로 대신에, 상기 제 1 데이터 샘플링 회로 및 제 2 데이터 샘플링 회로로부터 각각 출력되는 제 1 데이터 및 제 2 데이터를 입력하여 상기 제 1 데이터 및 제 2 데이터가 서로 일치하는지 아닌지 비교하는 비교 회로를 구비하고 있는 것을 특징으로 하는 클록 및 데이터 복구 회로.
  9. 제 6 항에 있어서,
    상기 제 1 클록 신호 및 제 2 클록 신호 중 하나를 선택하는 제 2 선택 회로를 구비하고,
    상기 테스트 제어 회로는, 상기 오류 검출 회로로부터의 오류 검출 결과와 상기 위상 제어 신호를 받아 상기 제 1 선택 회로 및 제 2 선택 회로에서의 선택을 제어하는 신호를 생성하는 것을 특징으로 하는 클록 및 데이터 복구 회로.
  10. 제 6 항에 있어서,
    상기 테스트 제어 회로는, 테스트용 위상 제어 신호를 출력하고,
    상기 위상 제어기는,
    상기 위상 비교기의 비교 결과 신호에 기초하여 카운트 업 또는 다운하는 카운터,
    상기 테스트 제어 회로로부터의 선택 제어 신호에 기초하고, 상기 카운터의 출력과 상기 테스트용 위상 제어 신호 중 하나를 선택하여 상기 제 1 위상 제어 신호로서 출력하는 선택 회로,
    상기 카운터의 출력과 상기 위상 오프셋 신호를 가산하는 가산기, 및
    상기 테스트 제어 회로로부터의 선택 제어 신호에 기초하고, 상기 가산기의 출력과 테스트용 위상 제어 신호를 선택하여 상기 제 2 위상 제어 신호로서 출력하는 선택 회로를 구비하는 것을 특징으로 하는 클록 및 데이터 복구 회로.
  11. 제 10 항에 있어서,
    상기 제 1 데이터 샘플링 회로, 상기 위상 비교기, 상기 위상 제어기, 상기 위상 보간기로 이루어지는 루프를 기능시킨 상태에서, 상기 제 2 위상 제어 신호로서 상기 테스트용 위상 제어 신호를 선택하여 상기 제 1 위상 보간기 및 제 2 위상 보간기가 각각 출력하는 제 1 클록 신호와 제 2 클록 신호 사이의 위상과, 상기 임계치 레벨의 조합에 대해서 상기 오류 검출 회로에서 상기 제 2 데이터 샘플링 회로가 올바르게 데이터를 샘플링할 수 있었는지를 조사하고,
    상기 클록 및 데이터 복구 회로에서의 동작 여유도를 나타내는 아이패턴을 플롯하고, 루프의 시간 방향과 진폭 방향의 동작 여유도를 자유롭게 측정할 수 있도록 이루어지는 것을 특징으로 하는 클록 및 데이터 복구 회로.
  12. 제 10 항에 있어서,
    상기 제 1 데이터 샘플링 회로, 상기 위상 비교기, 상기 위상 제어기, 상기 위상 보간기로 이루어지는 루프를 기능시킨 상태에서, 상기 제 1 위상 보간기가 출력하는 제 1 클록 신호의 위상과, 상기 제 1 위상 제어 신호로서 상기 테스트용 위상 제어 신호를 선택하고, 다양한 제 1 클록 신호의 위상에 대해서 상기 오류 검출 회로에서 상기 제 1 데이터 샘플링 회로가 올바르게 데이터를 샘플링할 수 있었는지를 조사하여 아이패턴을 플롯하고, 루프의 시간 방향의 동작 여유도를 자유롭게 측정할 수 있도록 이루어지는 것을 특징으로 하는 클록 및 데이터 복구 회로.
  13. 입력 데이터 신호를 받아 클록 신호에 응답하여 샘플링하는 데이터 샘플링 회로,
    상기 데이터 샘플링 회로에서 샘플링된 데이터 신호를 입력하여 상기 클록 신호와 데이터 신호의 위상 관계를 검출하는 위상 비교기,
    위상 제어 신호를 출력하는 위상 제어기, 및
    상기 위상 제어기로부터의 상기 위상 제어 신호에 기초하여 위상을 보간하여 이루어지는 클록 신호를 출력하는 위상 보간기를 구비하고,
    상기 위상 보간기로부터 출력되는 상기 클록 신호가 상기 데이터 샘플링 회 로에 공급되어 루프를 구성하고,
    테스트용 위상 제어 신호를 생성하는 테스트 제어 회로를 구비하고,
    상기 위상 제어기는, 상기 위상 비교기에서의 비교 결과 신호에 기초하여 생성되는 위상 제어 신호와 상기 테스트용 위상 제어 신호 중 하나를 선택하고, 상기 위상 보간기에 공급되는 상기 위상 제어 신호로서 출력하는 선택 회로를 구비하고,
    상기 데이터 샘플링 회로로부터 출력되는 데이터를 입력하여 상기 데이터의 오류의 유무를 검출하는 오류 검출 회로를 구비하고 있는 것을 특징으로 하는 클록 및 데이터 복구 회로.
  14. 제 13 항에 있어서,
    상기 테스트 제어 회로가, 임계치 전압을 가변으로 제어하는 임계치 전압 제어 신호를 출력하고,
    상기 임계치 전압 제어 신호를 받아 임계치 전압을 가변으로 출력하는 임계치 전압 생성기를 구비하고,
    상기 데이터 샘플링 회로는, 상기 임계치 전압 생성기로부터의 임계치 전압을 임계치 레벨로서 입력 데이터를 샘플링하는 것을 특징으로 하는 클록 및 데이터 복구 회로.
  15. 제 13 항에 있어서,
    상기 위상 제어기는, 상기 위상 비교기에서의 비교 결과 신호에 기초하여 카 운트 업 또는 다운하는 카운터와,
    상기 테스트 제어 회로로부터의 선택 제어 신호에 기초하여, 상기 카운터의 출력과 상기 테스트용 위상 제어 신호 중 하나를 선택 출력하는 선택 회로를 구비하고 있는 것을 특징으로 하는 클록 및 데이터 복구 회로.
  16. 제 6 항에 있어서,
    상기 오류 검출 회로가, 오류 수를 검출하는 것을 특징으로 하는 클록 및 데이터 복구 회로.
  17. 제 6 항에 있어서,
    상기 오류 검출 회로의 전단에 시리얼 패럴렐 변환 회로를 구비하고, 상기 오류 검출 회로에는 패럴렐 데이터가 공급되는 것을 특징으로 하는 클록 및 데이터 복구 회로.
  18. 제 14 항에 있어서,
    상기 데이터 샘플링 회로는, 상기 입력 데이터 신호를 받아 임계치 레벨이 가변으로 설정되는 수신기 회로와, 상기 수신기 회로의 출력을, 상기 데이터 샘플링 회로에 공급되는 클록 신호와 상기 클록 신호의 역상 신호에 기초하여, 각각, 상이한 타이밍으로 샘플링하는 래치 회로군을 구비하고, 상이한 타이밍으로 샘플링한 복수 계열의 데이터를 상기 위상 비교기에 공급하고,
    상기 위상 비교기는, 상기 데이터 샘플링 회로로부터의 복수 계열의 데이터 사이에 있어서의 일치, 불일치의 관계로부터, 클록 및 데이터의 위상의 진행, 지연을 판정하는 것을 특징으로 하는 클록 및 데이터 복구 회로.
  19. 입력 데이터 신호를 받고 클록 신호에 응답하여 샘플링하는 데이터 샘플링 회로,
    상기 데이터 샘플링 회로에서 샘플링된 데이터 신호를 입력하여 상기 클록 신호와 데이터 신호의 위상 관계를 검출하는 위상 비교기,
    상기 위상 비교기에서의 위상 비교 결과에 기초하여 위상 제어 신호를 출력하는 위상 제어기, 및
    상기 위상 제어 신호에 기초하여 위상을 보간하여 이루어지는 클록 신호를 출력하는 위상 보간기를 구비하고,
    상기 위상 보간기로부터 출력되는 상기 클록 신호가 상기 데이터 샘플링 회로에 공급되어 루프를 구성하고,
    상기 루프를 구성한 형태에서, 상기 위상 제어기로부터 출력되는 상기 위상 제어 신호를 모니터하는 제어 회로를 구비하고,
    상기 제어 회로는, 상기 루프 외부로부터, 상기 위상 제어 신호를 제어하여 상기 데이터 샘플링 회로에 공급되는 상기 클록 신호의 위상을 가변으로 설정하는 제어, 및/또는, 상기 데이터 샘플링 회로에 있어서의 임계치 레벨을 가변으로 설정하는 제어를 실시하는 회로를 구비하고 있는 것을 특징으로 하는 클록 및 데이터 복구 회로.
  20. 송신 패럴렐 데이터를 시리얼 데이터로 변환하여 출력하는 시리얼 패럴렐 변환 회로를 구비한 송신 회로와,
    수신 시리얼 데이터를 받는 클록 및 데이터 복구 회로와, 상기 클록 및 데이터 복구 회로로부터 출력되는 데이터 및 클록 신호를 받아 패럴렐 데이터로 변환하는 시리얼 패럴렐 변환 회로를 포함하는 수신 회로를 구비하고,
    상기 클록 및 데이터 복구 회로가 제 1 항에 기재된 클록 및 데이터 복구 회로로 이루어지는 것을 특징으로 하는 SERDES (SERialier and DESerializer) 회로.
  21. 제 20 항에 있어서,
    테스트시, 상기 송신 회로로부터 출력되는 시리얼 데이터 출력을 리턴하여 상기 수신 회로의 상기 클록 및 데이터 복구 회로에 입력되도록 전환 제어하는 회로를 구비하고 있는 것을 특징으로 하는 SERDES 회로.
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