WO2014208552A1 - 位相調整回路、画像形成装置及び位相調整方法 - Google Patents

位相調整回路、画像形成装置及び位相調整方法 Download PDF

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WO2014208552A1
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phase
unit
data
parallel data
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PCT/JP2014/066704
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English (en)
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Inventor
渡邉　祐樹
Original Assignee
コニカミノルタ株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
    • H04N1/00912—Arrangements for controlling a still picture apparatus or components thereof not otherwise provided for
    • H04N1/00933—Timing control or synchronising

Definitions

  • the present invention relates to a phase adjustment circuit, an image forming apparatus, and a phase adjustment method.
  • serial transmission method serial transmission method
  • parallel transmission method parallel transmission method
  • the phase of the clock signal in the conversion process is important. Details will be described below.
  • the input timing of the serial data and the output timing of the parallel data in the conversion unit that converts the serial data into parallel data are synchronized with each other by a clock signal output at a predetermined cycle.
  • the conversion unit converts serial data into parallel data by performing a process of dividing serial data including a series of parallel data into individual parallel data based on the timing of the clock signal.
  • the timing of processing by the conversion unit based on the clock signal is too early or too late, the conversion to parallel data will not be successful, and an error in data will occur.
  • the determination of the processing timing according to the clock signal depends on the phase of the clock signal. More specifically, the phase of the clock signal is an element that determines the start and end timings of the setup time and the hold time, which are data change prohibition times in the operations of the flip-flops and latches related to the operation of the conversion unit.
  • the processing is performed correctly when the start and end timings of the setup time and hold time are appropriate.
  • the clock signal is out of phase with the arrival timing that is too early or too late with respect to the arrival period of the clock signal allowed for correct data processing, a setup time violation or hold time violation may occur. And processing is not performed correctly.
  • the optimal phase of the clock signal in the conversion process (hereinafter referred to as “optimal phase”) is the configuration of the circuit including the conversion unit and the source of the clock signal, the operating environment (temperature, etc.) of the circuit, and serial data for the circuit
  • the input timing may vary depending on various factors. Therefore, a phase adjustment circuit that uses a phase pattern closest to the optimum phase among a plurality of predetermined phase patterns for conversion processing is known (for example, Patent Document 1).
  • the conventional phase adjustment circuit uses only the phase pattern closest to the optimum phase among the plurality of phase patterns, the accuracy of the phase adjustment is low. For this reason, the conventional phase adjustment circuit cannot realize the conversion process using the clock signal having the optimum phase, and may cause a data error due to a setup time violation or a hold time violation.
  • the phase adjustment circuit includes a generation unit that generates a clock signal having an arbitrarily set phase, and converts serial data into parallel data in accordance with the clock signal generated by the generation unit.
  • the phase of the clock signal generated by the generation unit is controlled based on the determination result by the determination unit, the determination unit for determining whether the parallel data converted by the conversion unit is correct,
  • a control unit wherein the control unit changes the setting of the phase in the generation unit so that the generation unit generates a plurality of clock signals having different phases, and the control unit changes the phase according to each of the plurality of clock signals.
  • the serial data is converted by the conversion unit. Correctly identify the range to be converted phase into parallel data, and sets the optimum phase is a value within the range of the phase to the generator.
  • the invention according to claim 2 is the phase adjustment circuit according to claim 1, wherein the control unit changes the phase setting in the generation unit so as to shift the phase by a first predetermined angle.
  • the generation unit generates a plurality of clock signals having different phases.
  • the invention according to claim 3 is the phase adjustment circuit according to claim 2, wherein the control unit has different correctness determination results by the determination unit before and after shifting the phase by the first predetermined angle.
  • the phase in the generating unit is shifted by a second predetermined angle smaller than the first predetermined angle within a range from a phase before shifting the phase by the first predetermined angle to a phase after shifting the phase by the first predetermined angle.
  • the setting is changed.
  • a fourth aspect of the present invention is the phase adjustment circuit according to any one of the first to third aspects, wherein the control unit is configured to control each phase of the plurality of clock signals and the plurality of clock signals.
  • the control unit is configured to control each phase of the plurality of clock signals and the plurality of clock signals.
  • a storage unit that stores data in which the determination result of the determination unit by the determination unit is associated with each of the parallel data converted by the conversion unit according to each, A specifying unit for specifying the phase range and the optimum phase, and a phase of the generating unit so that the generating unit generates a plurality of clock signals having different phases until the specifying unit specifies the optimum phase.
  • An instruction unit that outputs an instruction signal for changing the setting to the generation unit, and outputs an instruction signal for setting the optimum phase to the generation unit after the optimum phase is specified. And wherein the door.
  • a fifth aspect of the present invention is the phase adjustment circuit according to any one of the first to fourth aspects, wherein the control unit sets the parallel data until the optimum phase is set in the generation unit. Test serial data to which additional data for detecting the presence or absence of an error is added is converted by the conversion unit.
  • an image forming apparatus for outputting a recording head, a head driving section for driving the recording head, and serial data corresponding to an ejection pattern of ink ejected from each nozzle of the recording head.
  • a phase adjustment circuit according to any one of claims 1 to 5, wherein the serial data output from the output unit is converted into parallel data and output to the head drive unit. It is characterized by.
  • a seventh aspect of the present invention is the phase adjustment method by the phase adjustment circuit according to any one of the first to fifth aspects, wherein the control unit supplies a plurality of clock signals having different phases to the generation unit.
  • the optimum phase can be set with higher accuracy.
  • FIG. 1 is a diagram illustrating an example of a main configuration of an image forming apparatus according to an embodiment of the present invention. It is a figure which shows an example of a structure of a head unit. It is a figure which shows an example of a structure of a phase adjustment part. It is a figure which shows the example of a change of the phase by a phase shift clock generation part. Specific examples of specifying the phase range and the optimum phase when the correct / incorrect determination result of the parallel data converted according to the clock signal generated by the phase shift clock generation unit in the initial state is incorrect (NG) FIG.
  • FIG. It is a timing chart which shows an example of phase adjustment mode. It is a timing chart which shows an example in the case of switching from a phase adjustment mode to a phase fixed mode. It is a flowchart which shows an example of the flow of the process which concerns on adjustment of a phase. It is a figure which shows the specific example which concerns on the specification of the range of a phase using the 1st predetermined angle and the 2nd predetermined angle, and an optimal phase.
  • FIG. 4 is a diagram illustrating an example of a phase adjustment unit, a head drive unit, and a recording head that are daisy chain connected.
  • FIG. 1 is a diagram illustrating an example of a main configuration of an image forming apparatus 1 according to an embodiment of the present invention.
  • the image forming apparatus 1 includes, for example, an acquisition unit 2, an image processing unit 3, an image forming unit 10, an operation display unit 4, a central control unit 5, and the like.
  • the acquisition unit 2 acquires image data that is a source of an image formed by the image forming apparatus 1. Specifically, the acquisition unit 2 has a configuration related to communication such as a network interface card (NIC), for example, and acquires image data transmitted from an external device via communication.
  • NIC network interface card
  • the image processing unit 3 performs image processing on the image data acquired by the acquisition unit 2.
  • the image processing unit 3 is, for example, an integrated circuit such as a programmable logic device (PLD) such as a field-programmable gate array (FPGA) or an application specific integrated circuit (ASIC) or a combination thereof.
  • PLD programmable logic device
  • FPGA field-programmable gate array
  • ASIC application specific integrated circuit
  • the image processing according to the function mounted on the circuit is performed.
  • Image processing performed by the image processing unit 3 includes, for example, color conversion processing such as converting an RGB image into a CMYK image, gradation conversion processing such as converting a color image into a monochrome image, and a predetermined number of screen lines. Examples thereof include screen processing for converting an image into halftone dots.
  • the image processing unit 3 has a data output unit 3a.
  • the data output unit 3a is provided as one function mounted on a circuit constituting the image processing unit 3, for example.
  • the data output unit 3 a functions as an output unit that outputs serial data corresponding to the ejection pattern of ink ejected from each nozzle of the plurality of recording heads 21.
  • the data output unit 3 a forms a plurality of recording heads 21 in order to form an image corresponding to the image data subjected to image processing by the image processing unit 3 on a recording medium conveyed by the conveyance unit 11. The timing and position at which ink is ejected from each nozzle are calculated.
  • the data output unit 3a calculates an ejection pattern of ink ejected from each nozzle of the plurality of recording heads 21 when an image corresponding to the image data is formed on the recording medium.
  • the data output unit 3a outputs serial data including the ejection pattern.
  • the serial data is partial data corresponding to parallel data to be individually output to a plurality of head driving units 23 (see FIG. 2) provided corresponding to each of the plurality of recording heads 21. Is generated as data including In other words, the serial data is generated so that parallel data can be generated based on the serial data.
  • the data output unit 3a adds error detection additional data to serial data and outputs the serial data.
  • the additional data is, for example, data for error detection by a cyclic redundancy check (CRC), but is not limited to this example.
  • CRC cyclic redundancy check
  • the specific method of error detection can be changed as appropriate.
  • the partial data and additional data in the present embodiment are, for example, 10-bit data, but are only examples and are not limited thereto. Specific configurations of the partial data and the additional data can be changed as appropriate.
  • the data output unit 3a has a function of outputting test serial data.
  • the test serial data is dummy data having the same format as the serial data generated based on the image data, and the nozzles of the recording head 21 are not driven according to the test serial data.
  • the data output unit 3a also generates and adds check data for the test serial data.
  • the data output unit 3a also switches a predetermined clock signal (SI_CLK) used when converting serial data into parallel data, an enable signal (DATA_EN) indicating whether serial data is output, and a parallel data output destination.
  • SI_CLK predetermined clock signal
  • DATA_EN enable signal
  • SW parallel data output destination
  • the data output unit 3a is composed of, for example, an integrated circuit such as PLD or ASIC or a combination thereof, and the function as the data output unit 3a is mounted on the circuit.
  • the data output unit 3a is an example and is limited thereto. Instead, it can be changed as appropriate.
  • the image forming unit 10 forms an image on a recording medium based on the image data subjected to image processing by the image processing unit 3.
  • the image forming unit 10 includes, for example, a head unit 20 provided with a plurality of recording heads 21, a transport unit 11 that transports a recording medium, and a head at a position facing the recording medium transported by the transport unit 11.
  • a carriage 12 for supporting the unit 20 is provided.
  • the image forming unit 10 forms an image by an ink jet recording method in which an image is formed on a recording medium by ejecting ink from nozzles of a plurality of recording heads 21 provided in the head unit 20.
  • the operation display unit 4 performs various inputs and display outputs related to the operation of the image forming apparatus 1.
  • the operation display unit 4 includes, for example, a touch panel type input display device, up / down / left / right movement keys for performing various selection operations, feeding operations, and the like, although not shown in the drawings.
  • a signal corresponding to the user's operation input is output to the central control unit 5.
  • the operation display unit 4 displays various display contents related to the operation of the image forming apparatus 1 on the input display device under the control of the central control unit 5.
  • the central control unit 5 includes, for example, a CPU, a RAM, a ROM, and the like (not shown), and reads and executes various software programs, data, and the like corresponding to processing contents from a storage device such as a ROM. Various processes related to the operation of the image forming apparatus 1 are performed.
  • the head unit 20 includes, for example, a phase adjusting unit 30 and a plurality of head driving units 23 in addition to the plurality of recording heads 21.
  • the phase adjustment unit 30 is a phase adjustment circuit that converts the serial data output from the data output unit 3 a into parallel data and outputs the parallel data to the head drive unit 23. Specifically, the phase adjustment unit 30 acquires the serial data output from the data output unit 3a, converts partial data included in the acquired serial data into parallel data, and each of the plurality of head driving units 23. Output to.
  • the process for determining which head drive unit 23 to output the parallel data is performed based on a predetermined rule.
  • the arrangement order of the partial data included in the serial data may correspond to the arrangement order of the head driving unit 23 corresponding to each partial data, or the correspondence relationship between the parallel data and the head driving unit 23 may be changed.
  • the data shown may be included in the partial data. In the present invention, any other rules that can specify the correspondence between the parallel data and the head driving unit 23 can be adopted as appropriate.
  • the phase adjustment unit 30 has a function of determining whether the parallel data is correct. Specifically, the phase adjustment unit 30 generates check data for error detection of parallel data, for example.
  • the check data in the present embodiment is data for determining the correctness of parallel data by using it together with additional data. Therefore, the specific mode of the check data is based on the same method as the error detection method employed for the additional data.
  • the phase adjustment unit 30 determines whether or not the parallel data includes a data error based on the comparison result between the additional data added to the serial data and the check data generated by the phase adjustment unit 30. . The correspondence between the comparison result and the determination result depends on a specific method of error detection. If no error is included, the phase adjustment unit 30 determines that conversion to correct parallel data has been performed.
  • the phase adjustment unit 30 determines that conversion to erroneous parallel data has been performed.
  • the phase adjustment unit 30 has a function of adjusting the phase of the clock signal when converting serial data into parallel data.
  • the phase adjustment unit 30 uses the determination result as to whether or not a data error is included in the parallel data in connection with the phase adjustment. By adjusting the phase, the phase adjusting unit 30 can generate correct parallel data more reliably. Details of the phase adjustment will be described later.
  • wiring for transmitting and receiving various data between the data output unit 3a and the phase adjustment unit 30 is provided.
  • a predetermined clock signal (SI_CLK), serial data (SI_DATA), enable signal (DATA_EN), and switching signal (SW Wiring corresponding to each of the above is provided.
  • a wiring corresponding to a completion signal (DONE) indicating completion of phase adjustment is provided as a wiring corresponding to data output from the phase adjustment unit 30 to the data output unit 3a.
  • LVDS Low voltage differential signaling
  • LVDS Low voltage differential signaling
  • the plurality of head driving units 23 are provided corresponding to each of the plurality of recording heads 21, and individually drive the plurality of recording heads 21 in accordance with the parallel data output from the phase adjustment unit 30.
  • the head driving unit 23 includes, for example, a circuit and wiring disposed on a substrate provided in the head unit 20, and corresponds to driving data of pressure generating means such as a piezoelectric element included in parallel data. Then, a drive waveform W for driving pressure generating means (for example, a piezoelectric element) provided corresponding to each nozzle of the recording head 21 is generated and output to the pressure generating means.
  • the pressure generating means operates according to the drive waveform W and ejects ink from the nozzles.
  • the head driving unit 23 directly drives the recording head 21, but this is an example and the present invention is not limited to this.
  • a circuit for driving a plurality of nozzles provided in the recording head 21 may be provided in the recording head 21, and in this case, the head driving unit 23 has a configuration corresponding to the circuit.
  • the head driving unit 23 outputs the recording head signal including information indicating the timing for outputting the driving signal to each nozzle, information indicating the amount of ink ejected from each nozzle, a latch signal, and the like. Output for each of.
  • the head driving unit 23 may have a function of supplying a voltage for driving each nozzle of the recording head 21 together with the output of the recording head signal.
  • the plurality of head drive units 23 may be provided collectively on a single circuit board, and the phase adjustment unit 30 may be provided on this circuit board.
  • the phase adjustment unit 30 includes a phase shift clock generation unit 31, a conversion unit 32, a determination unit 33, a phase control unit 40, and the like.
  • the phase shift clock generation unit 31 functions as a generation unit that generates a clock signal having an arbitrarily set phase. Specifically, for example, as illustrated in FIG. 4, the phase shift clock generation unit 31 arbitrarily changes the phase of a predetermined clock signal (SI_CLK) output from the data output unit 3 a.
  • SI_CLK a predetermined clock signal
  • the clock signal C2 whose phase is changed so as to shift the phase by ⁇ with respect to the clock signal C1 or the clock signal C3 whose phase is changed so as to be shifted by ⁇ with respect to the clock signal C2 is shifted.
  • the degree of phase change is indicated by ⁇ , but the phase shift clock generation unit 31 can arbitrarily change ⁇ .
  • phase shift clock generation unit 31 outputs the clock signal (CLK_ ⁇ ) generated by the phase shift clock generation unit 31 to the conversion unit 32. Further, the phase shift clock generation unit 31 outputs an enable signal (CLK_EN) indicating whether or not the clock signal is output together with the clock signal (CLK_ ⁇ ) to the conversion unit 32.
  • the phase shift clock generation unit 31 includes an electronic circuit such as a PLL (phase locked loop), for example.
  • PLL phase locked loop
  • the phase shift clock generation unit 31 is an example and is not limited thereto, and can be changed as appropriate.
  • the degree of phase change by the phase shift clock generator 31 is determined in advance, for example.
  • the minimum unit of phase change (phase shift interval) is 20 [psec]
  • the degree of change of the phase of the clock signal is in increments of 0.72 [°].
  • the above example is set for convenience in the present embodiment, and is not limited to this, and can be changed as appropriate according to the accuracy required for setting the optimum phase.
  • the degree of phase change in the initial state of the phase shift clock generation unit 31 can be arbitrarily set and changed.
  • the phase shift clock generation unit 31 in the initial state generates a clock signal in which the phase of a predetermined clock signal (SI_CLK) is maintained as it is without changing the phase.
  • the conversion unit 32 converts serial data into parallel data according to the clock signal generated by the phase shift clock generation unit 31 and outputs the parallel data. Specifically, the conversion unit 32 parallelizes the serial data (SI_DATA) output from the data output unit 3a in accordance with the processing timing determined by the clock signal (CLK_ ⁇ ) generated by the phase shift clock generation unit 31. Serial data is converted into parallel data by performing a process of dividing the data. The conversion unit 32 outputs parallel data. Further, the conversion unit 32 outputs an enable signal (P_VALID) indicating whether or not parallel data is output together with the parallel data.
  • SI_DATA serial data
  • CLK_ ⁇ clock signal
  • the determination unit 33 determines whether the parallel data converted by the conversion unit 32 is correct. Specifically, the determination unit 33 generates, for example, check data for parallel data (P_DATA) converted and output by the conversion unit 32. The determination unit 33 compares the check data with the additional data added to the serial data, and determines whether the parallel data is correct based on the comparison result.
  • P_DATA check data for parallel data
  • the determination unit 33 performs output according to the determination result of the parallel data. Specifically, for example, the determination unit 33 outputs (OK) indicating that conversion to correct parallel data has been performed or output (NG) indicating that an error in data has occurred in conversion to parallel data. Is output to the phase control unit 40. Further, in the present embodiment, the determination unit 33 indicates information indicating the phase of the clock signal (CLK_ ⁇ ) generated by the phase shift clock generation unit 31 and the correct / incorrect determination result of the parallel data converted at the phase. The information (OK or NG) is associated and output to the phase control unit 40. Since the determination result of “OK” or “NG” can be expressed by binary (1 or 0), the determination result of parallel data correctness / incorrectness can be expressed by at least 1 bit. It is not restricted to this, It can change suitably.
  • the phase control unit 40 controls the phase of the clock signal generated by the phase shift clock generation unit 31 so that the serial data is correctly converted into parallel data by the conversion unit 32 based on the determination result by the determination unit 33. It functions as a part.
  • the phase control unit 40 includes, for example, a storage unit 41, a specifying unit 42, an instruction unit 43, and the like.
  • the storage unit 41 is a data in which each phase of a plurality of clock signals is associated with a correct / incorrect determination result by the determination unit 33 for each of parallel data converted by the conversion unit 32 according to each of the plurality of clock signals.
  • the storage unit 41 includes, for example, a storage device configured by a flash memory or the like.
  • the determination result output from the determination unit 33 that is, information indicating the phase of the clock signal (CLK_ ⁇ ) and the phase
  • the data associated with the information (OK or NG) indicating the correctness / incorrectness determination result of the parallel data converted in (1) is stored.
  • the specifying unit 42 specifies the phase range and the optimum phase based on the data stored in the storage unit 41. Specifically, for example, the specifying unit 42 reads data stored in the storage unit 41 and specifies the phase range associated with the determination result “OK”. Then, the specifying unit 42 calculates a value within the specified phase range as the optimum phase. More specifically, the specifying unit 42 sets, for example, the phase corresponding to the median value of the specified phase range as the optimum phase.
  • the specifying unit 42 specifies the phase range of 72 to 144 [°] as the phase range associated with the determination result “OK”. Further, the specifying unit 42 sets the phase of 108 [°] corresponding to the median of the phase range of 72 to 144 [°] as the optimum phase.
  • the instruction unit 43 changes the phase setting in the generation unit so that the generation unit (phase shift clock generation unit 31) generates a plurality of clock signals having different phases until the optimum phase is specified by the specification unit 42. An instruction signal is output to the generation unit.
  • a determination result of “NG” is obtained at the phase of 0 [°] generated in the initial state of the phase shift clock generation unit 31.
  • the phase is sequentially shifted until the range of phases in which the determination result “OK” necessary for specifying the optimum phase is obtained is specified.
  • the instruction unit 43 shifts the phase to one side (for example, the positive direction (right side in FIG. 5 and the like)) by a predetermined degree of phase change (for example, 0.72 [°]).
  • Instruction signals (signals indicated by “shift instruction” in FIG. 3) are sequentially output.
  • the phase shift clock generation unit 31 sets the phase of the clock signal (CLK_ ⁇ ) according to the instruction signal from the instruction unit 43. Further, the phase shift clock generation unit 31 outputs a signal indicating that the setting has been completed (a signal indicated by “shift completion” in FIG. 3) to the phase control unit 40. Thereafter, the phase shift clock generation unit 31 outputs a clock signal (CLK_ ⁇ ) having a newly set phase.
  • the conversion unit 32 converts serial data into parallel data in accordance with a clock signal (CLK_ ⁇ ) having a newly set phase.
  • the determination unit 33 determines whether the parallel data converted in accordance with the newly set phase clock signal (CLK_ ⁇ ) is correct.
  • the storage unit 41 of the phase control unit 40 stores the newly set phase of the clock signal and the correct / incorrect determination result of the parallel data converted by the conversion unit 32 in accordance with the clock signal.
  • the operation of each unit accompanying the setting of a new phase is performed each time an instruction signal for changing the phase setting is output from the instruction unit 43.
  • the phase control unit 40 changes the phase setting in the generation unit (phase shift clock generation unit 31) so as to shift the phase by a first predetermined angle (for example, 0.72 [°]), respectively.
  • a generation unit generates a plurality of clock signals having different phases.
  • the determination result of “NG” is continuously obtained until the phase of 0 [°], which is the initial state, is set to 72 [°].
  • a determination result of “OK” is obtained.
  • the determination result of “OK” is continuously obtained up to the phase of 144 [°].
  • the determination result of “NG” is obtained again.
  • the lower limit (for example, 72 [°]) and upper limit (for example, 72 [°]) of the determination result of “OK” are obtained.
  • 144 [°]) is specified.
  • the specifying unit 42 specifies the phase range (72 to 144 [°]) indicated by the lower limit and the upper limit of the phase, and optimizes a value within the range (for example, the median value 108 [°]). Phase. It should be noted that the phase change intervals shown in FIG. 5 and the like are schematic for explanation only, and the actual phase change intervals depend on the degree of phase change according to the instruction signal.
  • the instruction unit 43 outputs an instruction signal for setting the optimum phase to the phase shift clock generation unit 31 after the optimum phase is specified by the specifying unit 42. Specifically, the instruction unit 43 ends the output of the instruction signal for sequentially shifting the phase that has been performed until the optimum phase is specified, and outputs the instruction signal for setting the optimum phase to the phase shift clock generation unit To 31. In the case of the example illustrated in FIG. 5, the instruction unit 43 outputs an instruction signal for setting the phase to 108 [°].
  • the phase control unit 40 changes the phase setting in the generation unit so that the generation unit (phase shift clock generation unit 31) generates a plurality of clock signals having different phases, and each of the plurality of clock signals.
  • the phase range in which the serial data is correctly converted into parallel data by the conversion unit 32 is specified, and the phase An optimum phase that is a value within the range is set in the generation unit.
  • a determination result of “OK” is obtained with a phase of 0 ° that is the initial state.
  • the instruction unit 43 sets the phase to one side (for example, in the positive direction) by a predetermined degree of phase change (for example, 0.72 [°]) until the determination result of “NG” is obtained.
  • An instruction signal for shifting is sequentially output.
  • the determination result of “OK” is continuously obtained up to a phase of 36 °. When a phase exceeding 36 [°] is set, a determination result of “NG” is obtained.
  • phase range for example, the upper limit
  • the instruction unit 43 shifts the phase to one side (for example, the positive direction). The output of the instruction signal is terminated.
  • the instruction unit 43 proceeds to a process for specifying a phase range (for example, a lower limit) in which a determination result of “OK” is obtained for the other (for example, the negative direction (left side in FIG. 6 and the like)). Specifically, the instruction unit 43 sets, for example, a phase (for example, ⁇ 0.72 [°]) obtained by shifting the phase only once from the initial phase of the phase shift clock generation unit 31 to the other. The instruction signal is output. In response to the instruction signal, the phase set in the phase shift clock generation unit 31 is a phase of ⁇ 0.72 [°].
  • the phase range (for example, the lower limit) where the determination result of “OK” is obtained in the other direction (for example, the negative direction (left side in FIG. 6 and the like)) is obtained. Since the instruction unit 43 ends the output of the instruction signal for shifting the phase, if the determination result of “OK” is obtained in the phase, the instruction unit 43 Until the determination result “NG” is obtained, an instruction signal for shifting the phase in the other direction (for example, in the negative direction) is sequentially output.
  • the determination result of “OK” is continuously obtained up to the phase of ⁇ 36 [°]. Thereafter, when the angle is below ⁇ 36 [°], a determination result of “NG” is obtained. Therefore, the output of the instruction signal for shifting the phase to the other side (for example, in the negative direction) is continued until it falls below ⁇ 36 [°], and the phase of ⁇ 36 [°] is determined to be “OK” for the other.
  • the range of phases from which the result is obtained is specified. In this case, the optimum phase (for example, the median value) is 0 [°]. In this way, the instruction unit 43 changes the output pattern of the instruction signal so that the optimum phase is specified with a smaller number of instruction signal outputs, according to the determination result of the parallel data obtained first. .
  • the conversion unit 32, the determination unit 33, and the phase control unit 40 include, for example, an integrated circuit such as PLD or ASIC or a combination thereof, and functions corresponding to these units are mounted on the circuit.
  • the present invention is not limited to this, and can be changed as appropriate.
  • the phase adjustment unit 30 operates in the phase adjustment mode until the optimum phase is set in the phase shift clock generation unit 31.
  • the data output unit 3a outputs test serial data.
  • the phase adjustment unit 30 uses the test serial data to convert the serial data to parallel data, determine whether the parallel data is correct, specify the optimum phase based on the determination result, and set the optimum phase. Perform various processes.
  • the parallel data is not output to the head drive unit 23.
  • the phase adjustment unit 30 operates in the phase fixed mode when the optimum phase is set in the phase shift clock generation unit 31.
  • the phase fixing mode the phase of the phase shift clock generator 31 is fixed at the optimum phase.
  • the data output unit 3a outputs serial data including an ejection pattern generated based on the image data.
  • the phase adjustment unit 30 converts the serial data into parallel data and outputs the parallel data to the head driving unit 23.
  • Each of the plurality of recording heads 21 operates according to parallel data.
  • the phase adjustment unit 30 has a function for switching between the phase adjustment mode and the phase fixed mode. Specifically, for example, the phase control unit 40 switches between the phase adjustment mode and the phase fixing mode depending on whether or not a signal (DONE) is output.
  • the data output unit 3a switches the serial data to be output according to the signal.
  • the data output unit 3a when the DONE signal is not output, the data output unit 3a outputs test serial data.
  • the phase adjustment unit 30 uses the test serial data to convert various serial data into parallel data, determine whether the parallel data is correct, determine the optimal phase based on the determination result, and set the optimal phase. I do.
  • a DONE signal is output as shown in FIG. 7B.
  • the data output unit 3a sets the serial data to be output as serial data including partial data HD1, HD2,...
  • the phase control unit 40 converts the test serial data to which the additional data for detecting the presence or absence of the parallel data error is added until the optimum phase is set in the phase shift clock generation unit 31. To convert to
  • a signal (Mode) for initialization is output from the phase control unit 40 to the determination unit 33.
  • a switching signal (SW) indicating switching of the output destination of parallel data is output from the data output unit 3a.
  • the conversion unit 32 outputs parallel data to the head driving unit 23.
  • the parallel data output to the head driving unit 23 is indicated by “DONE_P_DATA”.
  • the conversion unit 32 outputs a latch signal (DATA_LAT) to the head drive unit 23 together with the parallel data.
  • an initialization signal (CTL_st) is output to the phase control unit 40 from a CPU or register (not shown) provided in the phase adjustment unit 30 before the phase adjustment mode is started.
  • the initialization signal is also output to the phase shift clock generation unit 31.
  • the stored content related to the past determination result stored in the storage unit 41 of the phase control unit 40 is deleted by the initialization signal.
  • the phase shift clock generation unit 31 is in an initial state by the initialization signal, and the phase setting is in the initial state (for example, 0 [°]).
  • the phase control unit 40 outputs the initialization signal (CTL_st) to the phase shift clock generation unit 31.
  • the initialization signal (CTL_st) may be output to the phase shift clock generation unit 31 directly from a CPU or register (not shown) provided in the phase adjustment unit 30.
  • step S1 step S2: NO
  • step S2 step S2: YES
  • the conversion unit 32 converts the serial data into parallel data
  • step S3 step S3
  • step S4 step S4
  • step S4 step S4
  • step S4 step S4
  • step S4 outputs the determination result to the phase control unit 40.
  • the determination unit 33 outputs information indicating the phase of the clock signal from which the determination result is obtained to the phase control unit 40.
  • the storage unit 41 of the phase control unit 40 stores the determination result (step S5).
  • step S ⁇ b> 5 the storage unit 41 stores data in which the phase of the clock signal is associated with the correct / incorrect determination result by the determination unit 33 for the parallel data converted by the conversion unit 32 according to the clock signal of the phase.
  • the specifying unit 42 specifies the phase range based on the determination result stored in the storage unit 41. If the determination result sufficient for specifying the phase range is not stored in the storage unit 41 and the phase range cannot be specified (step S6: NO), the instruction unit 43 shifts the phase. An instruction signal for outputting the signal is output (step S7). After step S7, the process proceeds to step S3.
  • step S7 the identification of the phase range is completed (step S6: YES), and the identification of the optimum phase that is a value within the phase range (for example, the median value) is completed, the phase shift clock generator 31
  • the optimum phase is set (step S8), and the phase adjusting unit 30 shifts to the phase fixing mode (step S9).
  • the phase range in which serial data is correctly converted into parallel data by the conversion unit 32 is specified, and the optimum phase that is a value within the phase range is determined as the phase shift clock. Since it is set in the generation unit 31, the optimum phase can be set with higher accuracy, so that serial data can be converted into parallel data with a more appropriate setup time and hold time, and serial data is converted into parallel data. The accuracy of conversion to be converted can be further increased.
  • the phase shift clock generator 31 changes the phase setting so that the phase is shifted by a first predetermined angle (for example, 0.72 [°]), thereby generating a plurality of clock signals having different phases. Since it is generated by the unit 31, a plurality of clock signals having different phases can be generated by the phase shift clock generation unit 31 by a simple method of repeating a shift instruction for shifting the phase. A process for setting the optimum phase can be performed.
  • a first predetermined angle for example, 0.72 [°]
  • the storage unit 41 associates each phase of the plurality of clock signals with the correct / wrong determination result by the determination unit 33 for each of the parallel data converted by the conversion unit 32 according to each of the plurality of clock signals.
  • the specifying unit 42 specifies the phase range and the optimum phase based on the data stored in the storage unit 41
  • the instruction unit 43 specifies the optimum phase by the specifying unit 42.
  • An instruction signal for changing the phase setting in the phase shift clock generation unit 31 is output to the phase shift clock generation unit 31 so that the phase shift clock generation unit 31 generates a plurality of clock signals having different phases, and the optimum phase is specified.
  • the instruction signal for setting the optimum phase is output to the phase shift clock generation unit 31, so that it corresponds to each of the plurality of clock signals.
  • the phase range and the optimum phase can be specified based on the correct / incorrect determination result of the converted parallel data, and the specified optimum phase can be set in the phase shift clock generation unit 31, so that the optimum phase can be determined with higher accuracy. Can be set.
  • the test serial data to which additional data for detecting the presence or absence of errors in parallel data is added is converted into parallel data by the conversion unit 32.
  • the optimum phase can be already set, and the optimum phase can be set without causing a wasteful operation on the device using the parallel data (for example, the recording head 21). Can be set.
  • the data output unit 3a that is a data transmission source
  • the plurality of head drive units 23 that are a plurality of data transfer targets
  • serial data including data for all of the plurality of head driving units 23 is transmitted by a serial transmission method, and the serial data is converted into parallel data which is data for each of the plurality of head driving units 23 by the phase adjustment unit 30.
  • the optimum phase in the above-described embodiment is a phase corresponding to the median value among the values within the phase range, but is not limited to this example.
  • the optimum phase is a value within the range of the phase and may be any phase that can ensure the accuracy of conversion for converting serial data into parallel data.
  • the optimum phase can be converted from serial data to parallel data more reliably in consideration of various fluctuation factors that may occur in relation to the operation of the phase adjustment circuit among the values within the specified phase range. It may be a value within the range of the phase that can be converted.
  • the characteristics (temperature characteristics) of the operation of the phase adjustment circuit that can change according to the temperature, the jitter of various signals related to the operation of the phase adjustment circuit, and the operation of the phase adjustment circuit are applied. Voltage fluctuations.
  • the phase control unit 40 corresponds to any value within a range of ⁇ 45 [%] from the median value of the phase range.
  • the phase may be set as the optimum phase. In this case, in consideration of various fluctuation factors, it is better not to actively adopt the optimum phase as the optimum phase in order to more reliably satisfy the setup time and hold time related to the process of converting serial data into parallel data.
  • the range is a range corresponding to 5% at both ends close to the upper limit or lower limit of the specified phase range, and is excluded from the range of values set as the optimum phase.
  • the first predetermined angle is the degree of phase change (0.72 [°]) of the clock signal corresponding to the minimum unit of phase change.
  • the first predetermined angle can be arbitrarily set.
  • a greater degree of phase change (for example, 7.2 [°] or the like) may be set as the first predetermined angle.
  • phase control unit 40 shifts the phase by the first predetermined angle from the phase before shifting the phase by the first predetermined angle when the determination result of the determination unit 33 is different before and after shifting the phase by the first predetermined angle.
  • the phase setting in the phase shift clock generator 31 may be changed so as to be shifted by a second predetermined angle smaller than the first predetermined angle within the range up to the first phase.
  • the instruction unit 43 first sequentially outputs an instruction signal for shifting the phase to one side by the same shift instruction as in the above embodiment. Accordingly, the phase is shifted by a degree of phase change (for example, 7.2 [°]) larger than the minimum unit of phase change.
  • the determination result switches from “NG” to “OK” between 7.2 [°] and 14.4 [°], and 72 [°] and 79.2 [°].
  • each of the instruction units 43 is smaller than the first predetermined angle from the phase before the determination result is switched to the phase after the determination result is switched. 2
  • the phase setting in the phase shift clock generator 31 is changed so as to be shifted by a predetermined angle (for example, 0.72 [°]).
  • a predetermined angle for example, 0.72 [°]
  • the determination result of “NG” is obtained up to 7.92 [°]
  • the determination result of “OK” is obtained from 8.64 [°].
  • a determination result of “OK” is obtained up to 77.76 [°]
  • a determination result of “NG” is obtained again from 78.48 [°].
  • the phase range is specified as 8.64 to 77.76 [°]
  • the optimum phase is 43.2 [°].
  • the first predetermined An angle and a second predetermined angle smaller than the first predetermined angle can be used. Specifically, for the phase shifted to one side (for example, in the positive direction) with respect to the phase of the clock signal generated by the phase shift clock generation unit 31 in the initial state, the determination result of “OK” is obtained. Until a range (for example, upper limit) is specified, first, using a first predetermined angle set to be a degree of phase change (for example, 7.2 [°]) larger than the minimum unit of phase change. In response to a shift instruction similar to that described with reference to FIG.
  • an instruction signal for shifting the phase to one side is sequentially output. Then, after the phase before and after the determination result is switched from “OK” to “NG” is specified, the second predetermined smaller than the first predetermined angle from the phase before the determination result is switched to the phase after the determination result is switched.
  • the phase setting in the phase shift clock generation unit 31 is changed so as to be shifted by an angle (for example, 0.72 [°]).
  • the first predetermined angle and the first predetermined angle are similarly used.
  • a small second predetermined angle can be used. In the example shown in FIGS. 9 and 10, the phase change using the second predetermined angle is performed with a smaller phase within a range in which the determination result of the parallel data obtained using the first predetermined angle is different.
  • the present invention is not limited to this example, and can be changed as appropriate.
  • the determination result by the determination unit 33 is different before and after the phase is shifted by the first predetermined angle, the first predetermined angle from the phase before the phase is shifted by the first predetermined angle to the phase after the phase is shifted by the first predetermined angle.
  • the phase setting in the phase shift clock generation unit 31 so as to shift by a smaller second predetermined angle, it is implemented in accordance with the number of phase setting changes and the phase setting change until the optimum phase is set.
  • the number of executions of various processes such as conversion of serial data to parallel data, determination of correctness of parallel data, and storage of determination results can be reduced, and the processing load related to the setting of the optimum phase can be further reduced.
  • test serial data is used until the optimum phase is set, but the present invention is not limited to this.
  • serial data that is actually used may be used until the optimum phase is set.
  • the parallel data is transmitted to the parallel data output target (for example, the head drive unit 23) until the optimum phase is set by the switching signal (SW) indicating the switching of the parallel data output destination.
  • SW switching signal
  • the optimum phase may be reset after the optimum phase is set.
  • the parallel data output target For example, the output of parallel data to the head drive unit 23
  • the parallel data output target may be stopped and the optimum phase may be set again.
  • the parallel data output to the parallel data output target may be resumed.
  • the parallel data is output to a configuration (for example, the data output unit 3a) that holds the serial data that has been stopped to output parallel data by some means (for example, a buffer) or outputs serial data.
  • the serial data that is stopped is output again.
  • a memory may be provided between the data output unit 3a and the phase adjustment unit 30.
  • a FIFO First In, First Out
  • serial data output by the data output unit 3a and serial data by the conversion unit 32 of the phase adjustment unit 30 are provided. It becomes possible to operate even if the conversion to parallel data is asynchronous. That is, the operating frequencies of the data output unit 3a and the phase adjusting unit 30 can be set to arbitrary operating frequencies individually.
  • the memory can also function as the buffer.
  • the enable signal such as an enable signal (DATA_EN) indicating whether serial data is output or an enable signal (CLK_EN) indicating whether a clock signal is output is indicated by the enable signal.
  • the data is transmitted using a separate wiring, but this is an example and the present invention is not limited to this.
  • the presence / absence of output of the data may be detected in the reception target of the data in accordance with the enable signal added to the head of the data indicated by the enable signal.
  • the wiring for the enable signal can be omitted.
  • the phase control unit 40 directly sets the optimum phase for the phase shift clock generation unit 31.
  • the phase control unit 40 is only an example and is not limited thereto.
  • the phase control unit 40 may transmit information indicating the optimum phase to a configuration that outputs serial data, such as the data output unit 3a.
  • information indicating the frequency of the clock signal used when converting the serial data into parallel data and the optimum phase of the clock signal are added to the serial data.
  • the phase shift clock generation unit 31 is set with the frequency of the clock signal added to the serial data and the optimum phase of the clock signal.
  • the determination unit 33 determines the correctness of the parallel data using the additional data of the serial data, but this is an example and the present invention is not limited to this.
  • the determination unit 33 may determine whether the parallel data is correct or not based on whether or not the parallel data header or footer has a predetermined data arrangement. In this case, additional data is unnecessary.
  • other methods that currently exist or other methods that can be developed in the future can be adopted as long as they can detect errors in parallel data.
  • each configuration of the data output unit 3a, the phase adjustment unit 30, and the head drive unit 23 is 1: 1: n (n ⁇ 2), and the plurality of head drive units 23 have the phase adjustment.
  • n n (n ⁇ 2)
  • the plurality of head drive units 23 have the phase adjustment.
  • a plurality of head driving units 23 may be connected to the phase adjusting unit 30 in series.
  • each configuration of the data output unit 3a, the phase adjustment unit 30, and the head drive unit 23 may be 1: n: n (n ⁇ 2).
  • the head driving unit 23 and the corresponding phase adjustment unit 30 may be provided together on one circuit board.
  • the plurality of phase adjustment units 30 may be connected in parallel to the data output unit 3a, or may be connected in series (daisy chain connection) as shown in the example of FIG. By connecting in series, the number of wirings between the data output unit 3a and the plurality of phase adjustment units 30 can be reduced as compared with the case of connecting in parallel.
  • the serial data transmitted from the data output unit 3a is stored in the plurality of heads. Since the signals are sequentially transmitted through the drive unit 23, a delay occurs as the head drive unit 23 in the subsequent stage of the serial connection is caused by the propagation characteristics of the transmission path, and the optimum phase of the clock signal in the conversion processing to parallel data Shifts and adversely affects the accuracy of the conversion process.
  • phase adjusting units 30 connected in series corresponding to each of the plurality of head driving units 23, the phase adjusting units 30 provided corresponding to the respective head driving units 23 respectively.
  • the optimal phase can be set with high accuracy and parallel conversion can be performed, and deterioration in accuracy of conversion processing due to delay can be prevented.
  • the output target of the parallel data is not limited to the head driving unit 23, and can be applied to any device that involves processing for converting serial data into parallel data.
  • serial data may be further generated from parallel data converted from serial data.
  • the converted parallel data is subjected to predetermined processing (for example, data editing), and the parallel data subjected to the predetermined processing is serialized again for transmission using the serial data transmission path. Operation such as conversion to data can be considered.
  • predetermined processing for example, data editing
  • Operation such as conversion to data can be considered.
  • the specific configuration of the acquisition unit 2 described above is an example and is not limited thereto.
  • the acquisition unit 2 may include various interfaces to which a storage device such as a hard disk or a flash memory card can be connected.
  • the specific configuration of the embodiment of the present invention can be changed as appropriate without departing from the characteristics of the present invention.
  • the present invention can be used for a phase adjustment circuit, an image forming apparatus, and a phase adjustment method.

Landscapes

  • Engineering & Computer Science (AREA)
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  • Ink Jet (AREA)
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  • Accessory Devices And Overall Control Thereof (AREA)

Abstract

より高精度に最適位相を設定する。位相調整部３０は、任意に設定された位相のクロック信号を生成する位相シフトクロック生成部３１と、位相シフトクロック生成部３１により生成されたクロック信号に応じて、シリアルデータをパラレルデータに変換して出力する変換部３２と、変換部３２により変換されたパラレルデータの正誤を判定する判定部３３と、それぞれ位相の異なる複数のクロック信号を位相シフトクロック生成部３１に生成させるように位相の設定を変更し、複数のクロック信号の各々に応じて変換部３２により変換されたパラレルデータの各々に対する判定結果に基づいて、変換部３２によってシリアルデータが正しくパラレルデータに変換される位相の範囲を特定し、当該位相の範囲内の値である最適位相を位相シフトクロック生成部３１に設定する位相制御部４０と、を備える。

Description

位相調整回路、画像形成装置及び位相調整方法
　本発明は、位相調整回路、画像形成装置及び位相調整方法に関する。
　データの伝送方式として、単一のデータストリームによる逐次伝送方式（シリアル伝送方式）と複数のデータストリームを並列させた並列伝送方式（パラレル伝送方式）が広く知られている。シリアル伝送方式は、パラレル伝送方式に比して、データ伝送のための配線が少なくて済む点や、データ伝送をより高速に行うことができる点で優れている。
　このシリアル伝送方式により伝送されたシリアルデータをパラレルデータに変換する変換処理では、変換処理におけるクロック信号の位相が重要となる。以下、詳細に説明する。
　シリアルデータをパラレルデータに変換する変換部におけるシリアルデータの入力タイミングとパラレルデータの出力タイミングは、所定の周期で出力されるクロック信号により同期する。言い換えれば、変換部は、クロック信号のタイミングに基づいて、複数のパラレルデータが一続きになったシリアルデータを個々のパラレルデータに分割する処理を行うことで、シリアルデータをパラレルデータに変換する。ここで、クロック信号に基づく変換部による処理のタイミングが早すぎたり遅すぎたりする場合、パラレルデータへの変換が上手くいかず、データの誤りが生じることとなる。
　クロック信号に応じた処理のタイミングの決定は、クロック信号の位相に依存する。より具体的には、クロック信号の位相は、変換部の動作に係るフリップフロップやラッチ等の動作におけるデータ変更禁止時間であるセットアップ時間やホールド時間の開始及び終了タイミングを決定する要素となる。セットアップ時間やホールド時間の開始及び終了タイミングが適切であることにより、処理が正しく行われる。ここで、正しくデータ処理を行ううえで許容されるクロック信号の到着期間に対して早すぎる又は遅すぎる到着タイミングとなる側にクロック信号の位相がずれている場合、セットアップ時間違反又はホールド時間違反が生じ、処理が正しく行われない。
　変換処理におけるクロック信号の最適な位相（以下、「最適位相」と記載）は、変換部及びクロック信号の発生源を含む回路の構成、当該回路の動作環境（温度等）、当該回路に対するシリアルデータの入力タイミング等、様々な要因により変化しうる。そこで、変換処理に際して、予め定められた複数の位相パターンの中から最適位相に最も近い位相パターンを用いる位相調整回路が知られている（例えば、特許文献１）。
特開２０１２－６５０９４号公報
　しかしながら、従来の位相調整回路は、複数の位相パターンの中から最適位相に最も近い位相パターンを用いるに過ぎないことから、位相調整の精度が低かった。このため、従来の位相調整回路では、最適位相のクロック信号による変換処理を実現することができず、セットアップ時間違反やホールド時間違反によるデータの誤りが生じることがあった。
　本発明は、より高精度に最適位相を設定することができる位相調整回路、画像形成装置及び位相調整方法を提供することを目的とする。
　請求項１に記載の発明による位相調整回路は、任意に設定された位相のクロック信号を生成する生成部と、前記生成部により生成されたクロック信号に応じて、シリアルデータをパラレルデータに変換して出力する変換部と、前記変換部により変換された前記パラレルデータの正誤を判定する判定部と、前記判定部による判定結果に基づいて、前記生成部により生成されるクロック信号の位相を制御する制御部と、を備え、前記制御部は、それぞれ位相の異なる複数のクロック信号を生成部に生成させるように前記生成部における位相の設定を変更し、前記複数のクロック信号の各々に応じて前記変換部により変換されたパラレルデータの各々に対する前記判定部による正誤の判定結果に基づいて、前記変換部によって前記シリアルデータが正しくパラレルデータに変換される位相の範囲を特定し、当該位相の範囲内の値である最適位相を前記生成部に設定することを特徴とする。
　請求項２に記載の発明は、請求項１に記載の位相調整回路であって、前記制御部は、位相を第１所定角度ずつずらすように前記生成部における位相の設定を変更することでそれぞれ位相の異なる複数のクロック信号を前記生成部に生成させることを特徴とする。
　請求項３に記載の発明は、請求項２に記載の位相調整回路であって、前記制御部は、位相を前記第１所定角度ずらす前後で前記判定部による正誤の判定結果が異なった場合、位相を前記第１所定角度ずらす前の位相から位相を前記第１所定角度ずらした後の位相までの範囲内で、前記第１所定角度より小さい第２所定角度ずつずらすように前記生成部における位相の設定を変更することを特徴とする。
　請求項４に記載の発明は、請求項１から３のいずれか一項に記載の位相調整回路であって、前記制御部は、前記複数のクロック信号の各々の位相と前記複数のクロック信号の各々に応じて前記変換部により変換されたパラレルデータの各々に対する前記判定部による正誤の判定結果とが対応付けられたデータを記憶する記憶部と、前記記憶部に記憶されたデータに基づいて、前記位相の範囲及び前記最適位相を特定する特定部と、前記特定部により前記最適位相が特定されるまで、それぞれ位相の異なる複数のクロック信号を生成部に生成させるように前記生成部における位相の設定を変更する指示信号を前記生成部に出力し、前記最適位相が特定された後に、前記最適位相を設定する指示信号を前記生成部に出力する指示部と、を備えることを特徴とする。
　請求項５に記載の発明は、請求項１から４のいずれか一項に記載の位相調整回路であって、前記制御部は、前記最適位相を前記生成部に設定するまで、前記パラレルデータの誤りの有無を検出するための付加データが付加されたテスト用のシリアルデータを前記変換部に変換させることを特徴とする。
　請求項６に記載の発明による画像形成装置は、記録ヘッドと、前記記録ヘッドを駆動するヘッド駆動部と、前記記録ヘッドの各々のノズルから吐出されるインクの吐出パターンに対応するシリアルデータを出力する出力部と、前記出力部から出力された前記シリアルデータをパラレルデータに変換して前記ヘッド駆動部に出力する請求項１から５のいずれか一項に記載の位相調整回路と、を備えることを特徴とする。
　請求項７に記載の発明は、請求項１から５のいずれか一項に記載の位相調整回路による位相調整方法であって、前記制御部が、それぞれ位相の異なる複数のクロック信号を生成部に生成させるように前記生成部における位相の設定を変更する工程と、前記制御部が、前記複数のクロック信号の各々に応じて前記変換部により変換されたパラレルデータの各々に対する前記判定部による正誤の判定結果に基づいて、前記変換部によって前記シリアルデータが正しくパラレルデータに変換される位相の範囲を特定する工程と、前記制御部が、前記位相の範囲の中央値に対応する最適位相を前記生成部に設定する工程と、を有することを特徴とする。
　本発明によれば、より高精度に最適位相を設定することができる。
本発明の一実施形態である画像形成装置の主要構成の一例を示す図である。 ヘッドユニットの構成の一例を示す図である。 位相調整部の構成の一例を示す図である。 位相シフトクロック生成部による位相の変更例を示す図である。 初期状態の位相シフトクロック生成部により生成されたクロック信号に応じて変換されたパラレルデータの正誤の判定結果が誤（ＮＧ）であった場合の位相の範囲及び最適位相の特定に係る具体例を示す図である。 初期状態の位相シフトクロック生成部により生成されたクロック信号に応じて変換されたパラレルデータの正誤の判定結果が正（ＯＫ）であった場合の位相の範囲及び最適位相の特定に係る具体例を示す図である。 位相調整モードの一例を示すタイミングチャートである。 位相調整モードから位相固定モードに切り替わる場合の一例を示すタイミングチャートである。 位相の調整に係る処理の流れの一例を示すフローチャートである。 第１所定角度及び第２所定角度を用いた位相の範囲及び最適位相の特定に係る具体例を示す図である。 第１所定角度及び第２所定角度を用いた位相の範囲及び最適位相の特定に係る別の例を示す図である。 デイジーチェーン接続された位相調整部、ヘッド駆動部及び記録ヘッドの一例を示す図である。
　以下に、本発明の実施形態について図面を用いて説明する。ただし、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
　図１は、本発明の一実施形態である画像形成装置１の主要構成の一例を示す図である。
　画像形成装置１は、例えば、取得部２、画像処理部３、画像形成部１０、操作表示部４、中央制御部５等を備える。
　取得部２は、画像形成装置１により形成する画像の元となる画像データを取得する。
　具体的には、取得部２は、例えば、ネットワークインターフェースカード（Network Interface Card：ＮＩＣ）等の通信に係る構成を備え、通信を介して外部の機器から送信された画像データを取得する。
　画像処理部３は、取得部２により取得された画像データに画像処理を施す。
　具体的には、画像処理部３は、例えば、ＦＰＧＡ（Field-Programmable Gate Array）等のプログラマブルロジックデバイス（programmable logic device:ＰＬＤ)又はＡＳＩＣ（Application Specific Integrated Circuit）のような集積回路あるいはこれらの組み合わせによる回路からなり、当該回路に実装された機能に応じた画像処理を行う。画像処理部３により行われる画像処理として、例えば、ＲＧＢ画像をＣＭＹＫ画像に変換する等の色変換処理、カラー画像をモノクロ画像に変換する等の階調変換処理、予め設定されたスクリーン線数に基づいて画像を網点化するスクリーン処理等が挙げられる。
　また、画像処理部３は、データ出力部３ａを有する。データ出力部３ａは、例えば、画像処理部３を構成する回路に実装された一機能として設けられる。
　データ出力部３ａは、複数の記録ヘッド２１の各々のノズルから吐出されるインクの吐出パターンに対応するシリアルデータを出力する出力部として機能する。
　具体的には、データ出力部３ａは、例えば、画像処理部３により画像処理が施された画像データに対応する画像を搬送部１１により搬送される記録媒体に形成するため、複数の記録ヘッド２１の各々のノズルからインクを吐出させるタイミングや位置等を算出する。即ち、データ出力部３ａは、当該画像データに対応する画像を記録媒体に形成する際に複数の記録ヘッド２１の各々のノズルから吐出されるインクの吐出パターンを算出する。そして、データ出力部３ａは、吐出パターンを含むシリアルデータを出力する。ここで、シリアルデータは、複数の記録ヘッド２１の各々に対応して設けられた複数のヘッド駆動部２３（図２参照）に対して個別に出力されることとなるパラレルデータに対応する部分データが含まれるデータとして生成される。言い換えれば、シリアルデータは、当該シリアルデータに基づいてパラレルデータを生成することができるように生成される。
　また、データ出力部３ａは、誤り検出用の付加データをシリアルデータに付加して出力する。
　付加データは、例えば、巡回冗長検査（Cyclic Redundancy Check：ＣＲＣ）による誤り検出のためのデータであるが、一例であってこれに限られるものでない。誤り検出の具体的な方法は、適宜変更可能である。
　なお、本実施形態における部分データ及び付加データは、例えば、１０ビットのデータであるが、一例であってこれに限られるものでない。部分データや付加データの具体的構成は、適宜変更可能である。
　また、データ出力部３ａは、テスト用のシリアルデータを出力する機能を有する。
　テスト用のシリアルデータは、画像データに基づいて生成されたシリアルデータとフォーマットを同じくするダミーのデータであり、テスト用のシリアルデータに応じて記録ヘッド２１のノズルが駆動されることはない。
　なお、データ出力部３ａは、テスト用のシリアルデータについても、チェックデータを生成、付加する。
　また、データ出力部３ａは、シリアルデータをパラレルデータに変換する際に用いられる所定のクロック信号（ＳＩ＿ＣＬＫ）、シリアルデータの出力の有無を示すイネーブル信号（ＤＡＴＡ＿ＥＮ）及びパラレルデータの出力先の切り替えを示す切り替え信号（ＳＷ）を出力する。
　データ出力部３ａは、例えば、ＰＬＤ又はＡＳＩＣのような集積回路あるいはこれらの組み合わせによる回路からなり、当該回路にデータ出力部３ａとしての機能が実装されるが、一例であってこれに限られるものでなく、適宜変更可能である。
　画像形成部１０は、画像処理部３により画像処理が施された画像データに基づいて、記録媒体に画像を形成する。
　具体的には、画像形成部１０は、例えば、複数の記録ヘッド２１が設けられたヘッドユニット２０、記録媒体を搬送する搬送部１１、搬送部１１により搬送される記録媒体に対向する位置でヘッドユニット２０を支持するキャリッジ１２等を備える。かかる画像形成部１０は、ヘッドユニット２０に設けられた複数の記録ヘッド２１のノズルからインクを吐出することで、記録媒体に画像を形成するインクジェット記録方式により画像を形成する。
　操作表示部４は、画像形成装置１の動作に係る各種の入力及び表示出力を行う。
　具体的には、操作表示部４は、例えば、図示は省略するが、タッチパネル方式の入力表示装置や、各種の選択操作や送り操作等を行うための上下左右移動キーや各種機能キー等を備え、ユーザの操作入力に対応した信号を中央制御部５に出力する。また、操作表示部４は、中央制御部５の制御下で、画像形成装置１の動作に係る各種の表示内容を入力表示装置にて表示する。
　中央制御部５は、例えば、図示は省略するが、ＣＰＵ、ＲＡＭ、ＲＯＭ等を有し、ＲＯＭ等の記憶装置から処理内容に応じた各種のソフトウェア・プログラムやデータ等を読み出して実行することで、画像形成装置１の動作に係る各種の処理を行う。
　次に、ヘッドユニット２０について、図２を参照してより詳細に説明する。
　ヘッドユニット２０は、例えば、複数の記録ヘッド２１の他に、さらに、位相調整部３０、複数のヘッド駆動部２３等を備える。
　位相調整部３０は、データ出力部３ａから出力されたシリアルデータをパラレルデータに変換してヘッド駆動部２３に出力する位相調整回路である。
　具体的には、位相調整部３０は、データ出力部３ａから出力されたシリアルデータを取得し、取得されたシリアルデータに含まれる部分データをパラレルデータに変換して複数のヘッド駆動部２３の各々に出力する。ここで、パラレルデータをどのヘッド駆動部２３に出力するのかを決定するための処理は、所定のルールに基づいて行われる。例えば、シリアルデータに含まれる部分データの並び順と、各部分データに対応するヘッド駆動部２３の並び順とを対応させるようにしてもよいし、パラレルデータとヘッド駆動部２３との対応関係を示すデータを部分データに含ませるようにしてもよい。本発明は、その他、パラレルデータとヘッド駆動部２３との対応関係を特定可能なあらゆるルールを適宜採用することができる。
　また、位相調整部３０は、パラレルデータの正誤を判定する機能を有する。
　具体的には、位相調整部３０は、例えば、パラレルデータの誤り検出のためのチェックデータを生成する。本実施形態におけるチェックデータは、付加データとともに用いることでパラレルデータの正誤を判定するためのデータである。よって、チェックデータの具体的な態様は、付加データに係り採用されている誤り検出の方法と同一の方法に基づく。
　位相調整部３０は、シリアルデータに付加された付加データと、位相調整部３０にて生成されたチェックデータとの比較結果に基づいて、パラレルデータにデータの誤りが含まれているか否か判定する。比較結果と判定結果との対応関係は、誤り検出の具体的な方法に応じる。
　誤りが含まれていない場合、位相調整部３０は、正しいパラレルデータへの変換が行われたものと判定する。誤りが含まれている場合、位相調整部３０は、誤ったパラレルデータへの変換が行われたものと判定する。
　また、位相調整部３０は、シリアルデータをパラレルデータに変換する際のクロック信号の位相を調整する機能を有する。位相調整部３０は、位相の調整に係り、パラレルデータにデータの誤りが含まれているか否かの判定結果を用いる。位相の調整により、位相調整部３０は、正しいパラレルデータをより確実に生成することができるようになる。
　位相の調整の詳細については、後述する。
　また、データ出力部３ａと位相調整部３０との間で各種のデータを送受信するための配線が設けられている。
　具体的には、例えば、データ出力部３ａが位相調整部３０に出力するデータに対応する配線として、所定のクロック信号（ＳＩ＿ＣＬＫ）、シリアルデータ（ＳＩ＿ＤＡＴＡ）、イネーブル信号（ＤＡＴＡ＿ＥＮ）及び切り替え信号（ＳＷ）の各々に対応する配線が設けられている。また、位相調整部３０がデータ出力部３ａに出力するデータに対応する配線として、位相の調整の完了を示す完了信号（ＤＯＮＥ）に対応する配線が設けられている。
　データ出力部３ａと位相調整部３０との間で各種のデータを送受信するための配線に係る具体的な技術として、例えば、ＬＶＤＳ（Low voltage differential signaling）が採用されるが、一例であってこれに限られるものでなく、適宜変更可能である。
　複数のヘッド駆動部２３は、複数の記録ヘッド２１の各々に対応して設けられ、位相調整部３０から出力されたパラレルデータに応じて、複数の記録ヘッド２１を個別に駆動する。
　具体的には、ヘッド駆動部２３は、例えば、ヘッドユニット２０に設けられた基板に配設された回路及び配線からなり、パラレルデータに含まれる、圧電素子等の圧力発生手段の駆動データに応じて記録ヘッド２１のノズルの各々に対応して設けられた圧力発生手段（例えば、圧電素子等）を駆動させるための駆動波形Ｗを生成し、圧力発生手段に出力する。圧力発生手段は、駆動波形Ｗに応じて動作し、インクをノズルから吐出する。
　本実施形態では、ヘッド駆動部２３が直接記録ヘッド２１を駆動しているが、一例であってこれに限られるものでない。例えば、記録ヘッド２１に設けられた複数のノズルを駆動するための回路が記録ヘッド２１に設けられていてもよく、この場合に、ヘッド駆動部２３は、当該回路に対応した構成となる。かかる場合、ヘッド駆動部２３は、ノズルの各々に駆動信号を出力するタイミングを示す情報、ノズルの各々から吐出されるインクの量を示す情報、ラッチ信号等を含む記録ヘッド用信号を記録ヘッド２１の各々に対して出力する。また、ヘッド駆動部２３は、記録ヘッド用信号の出力とともに、記録ヘッド２１のノズルの各々を駆動するための電圧を供給する機能を有していてもよい。
　また、複数のヘッド駆動部２３は、１つの回路基板にまとめて設けるようにしても良く、さらにこの回路基板に位相調整部３０を設けるようにしても良い。
　次に、位相調整部３０について、図３を参照してより詳細に説明する。図３では便宜上、図示するヘッド駆動部２３を一つとしている。
　位相調整部３０は、位相シフトクロック生成部３１、変換部３２、判定部３３、位相制御部４０等を備える。
　位相シフトクロック生成部３１は、任意に設定された位相のクロック信号を生成する生成部として機能する。
　具体的には、位相シフトクロック生成部３１は、例えば、図４に示すように、データ出力部３ａから出力された所定のクロック信号（ＳＩ＿ＣＬＫ）の位相を任意に変更する。図４では、クロック信号Ｃ１に対してΔθだけ位相を一方にずらすように位相を変更したクロック信号Ｃ２や、クロック信号Ｃ２に対してΔθだけ位相を一方にずらすように位相を変更したクロック信号Ｃ３を例示している。図４では、位相の変更の度合いをΔθで示しているが、位相シフトクロック生成部３１は、Δθを任意に変更することができる。
　また、位相シフトクロック生成部３１は、当該位相シフトクロック生成部３１にて生成されたクロック信号（ＣＬＫ＿θ）を変換部３２に出力する。また、位相シフトクロック生成部３１は、クロック信号（ＣＬＫ＿θ）とともに、当該クロック信号の出力の有無を示すイネーブル信号（ＣＬＫ＿ＥＮ）を変換部３２に出力する。
　位相シフトクロック生成部３１は、例えば、ＰＬＬ（phase locked loop）等の電子回路からなるが、一例であってこれに限られるものでなく、適宜変更可能である。
　位相シフトクロック生成部３１による位相の変更の度合いは、例えば、予め定められている。
　一例として、位相の変更の最小単位（位相ずらし間隔）が、２０［ｐｓｅｃ］である場合、クロック信号の位相の変更の度合いは０．７２［°］刻みとなる。
　上記の一例は、本実施形態にて便宜上設定されているものであり、これに限られるものでなく、最適位相の設定に係り求められる精度に応じて、適宜変更可能である。
　また、位相シフトクロック生成部３１の初期状態における位相の変更の度合いは、任意に設定、変更可能である。本実施形態では、初期状態の位相シフトクロック生成部３１は、位相を変更せず、所定のクロック信号（ＳＩ＿ＣＬＫ）の位相がそのまま維持されたクロック信号を生成するものとする。
　変換部３２は、位相シフトクロック生成部３１により生成されたクロック信号に応じて、シリアルデータをパラレルデータに変換して出力する。
　具体的には、変換部３２は、位相シフトクロック生成部３１により生成されたクロック信号（ＣＬＫ＿θ）により定められる処理のタイミングに応じて、データ出力部３ａから出力されたシリアルデータ（ＳＩ＿ＤＡＴＡ）をパラレルデータに分割する処理を行うことで、シリアルデータをパラレルデータに変換する。
　また、変換部３２は、パラレルデータを出力する。また、変換部３２は、パラレルデータとともに、パラレルデータの出力の有無を示すイネーブル信号（Ｐ＿ＶＡＬＩＤ）を出力する。
　クロック信号（ＣＬＫ＿θ）に適切な位相が設定されていることにより、当該クロック信号に応じた変換部３２による処理のタイミングが適正である場合、シリアルデータをパラレルデータに変換する処理が正しく行われ、正しいパラレルデータが得られる。一方、当該クロック信号に適切な位相が設定されていない場合、当該クロック信号に応じた変換部３２による処理のタイミングが不適正となり、パラレルデータへの変換が上手くいかず、データの誤りが生じることとなる。
　判定部３３は、変換部３２により変換されたパラレルデータの正誤を判定する。
　具体的には、判定部３３は、例えば、変換部３２により変換されて出力されたパラレルデータ（Ｐ＿ＤＡＴＡ）のチェックデータを生成する。判定部３３は、チェックデータと、シリアルデータに付加された付加データとを比較し、比較結果に基づいて、パラレルデータの正誤を判定する。
　また、判定部３３は、パラレルデータの正誤の判定結果に応じた出力を行う。
　具体的には、判定部３３は、例えば、正しいパラレルデータへの変換が行われたことを示す出力（ＯＫ）又はパラレルデータへの変換にてデータの誤りが生じたことを示す出力（ＮＧ）のいずれかを位相制御部４０に出力する。また、本実施形態では、判定部３３は、位相シフトクロック生成部３１により生成されたクロック信号（ＣＬＫ＿θ）の位相を示す情報と、当該位相にて変換されたパラレルデータの正誤の判定結果を示す情報（ＯＫ又はＮＧ）とを対応付けて、位相制御部４０に出力する。
　「ＯＫ」又は「ＮＧ」の判定結果は、二値（１又は０）にて表すことができるので、パラレルデータの正誤の判定結果は、最低１ビットで表すことができるが、一例であってこれに限られるものでなく、適宜変更可能である。
　位相制御部４０は、判定部３３による判定結果に基づいて、変換部３２によってシリアルデータが正しくパラレルデータに変換されるように位相シフトクロック生成部３１により生成されるクロック信号の位相を制御する制御部として機能する。
　位相制御部４０は、例えば、記憶部４１、特定部４２、指示部４３等を備える。
　記憶部４１は、複数のクロック信号の各々の位相と複数のクロック信号の各々に応じて変換部３２により変換されたパラレルデータの各々に対する判定部３３による正誤の判定結果とが対応付けられたデータを記憶する。
　具体的には、記憶部４１は、例えば、フラッシュメモリー等により構成された記憶装置を有し、判定部３３から出力された判定結果、即ち、クロック信号（ＣＬＫ＿θ）の位相を示す情報と当該位相にて変換されたパラレルデータの正誤の判定結果を示す情報（ＯＫ又はＮＧ）とが対応付けられたデータを記憶する。
　特定部４２は、記憶部４１に記憶されたデータに基づいて、位相の範囲及び最適位相を特定する。
　具体的には、特定部４２は、例えば、記憶部４１に記憶されたデータを読み出して、「ＯＫ」の判定結果と対応付けられた位相の範囲を特定する。そして、特定部４２は、特定された位相の範囲内の値を最適位相として算出する。
　より具体的には、特定部４２は、例えば、特定された位相の範囲の中央値に対応する位相を最適位相とする。
　位相の範囲及び最適位相の具体例について、図５を参照して説明する。
　図５に示す例では、７２～１４４［°］の位相の範囲内で「ＯＫ」の判定結果が得られており、それ以外の範囲で「ＮＧ」の判定結果が得られている。この場合、特定部４２は、７２～１４４［°］の位相の範囲を「ＯＫ」の判定結果と対応付けられた位相の範囲として特定する。また、特定部４２は、７２～１４４［°］の位相の範囲の中央値に対応する１０８［°］の位相を最適位相とする。
　指示部４３は、特定部４２により最適位相が特定されるまで、それぞれ位相の異なる複数のクロック信号を生成部（位相シフトクロック生成部３１）に生成させるように生成部における位相の設定を変更する指示信号を生成部に出力する。
　例えば、図５に示す例の場合、位相シフトクロック生成部３１の初期状態で生成された０［°］の位相では「ＮＧ」の判定結果となることから、指示部４３は、特定部４２による最適位相の特定に必要な「ＯＫ」の判定結果が得られる位相の範囲が特定されるまで位相を逐次シフトさせる。具体的には、指示部４３は、予め定められた位相の変更の度合い（例えば、０．７２［°］）だけ位相を一方（例えば、正の方向（図５等の右側））にシフトさせるための指示信号（図３の「シフト指示」により示される信号）を逐次出力する。
　位相シフトクロック生成部３１は、指示部４３からの指示信号に応じたクロック信号（ＣＬＫ＿θ）の位相の設定を行う。また、位相シフトクロック生成部３１は、設定が完了したことを示す信号（図３の「シフト完了」により示される信号）を位相制御部４０に出力する。
　その後、位相シフトクロック生成部３１は、新たに設定された位相のクロック信号（ＣＬＫ＿θ）を出力する。変換部３２は、新たに設定された位相のクロック信号（ＣＬＫ＿θ）に応じて、シリアルデータをパラレルデータに変換する。判定部３３は、新たに設定された位相のクロック信号（ＣＬＫ＿θ）に応じて変換されたパラレルデータの正誤を判定する。位相制御部４０の記憶部４１は、新たに設定されたクロック信号の位相と、当該クロック信号に応じて変換部３２により変換されたパラレルデータの正誤の判定結果とを対応付けて記憶する。
　新たな位相の設定に伴う各部の動作は、指示部４３から位相の設定を変更する指示信号が出力されるたびに行われる。
　このように、位相制御部４０は、位相を第１所定角度（例えば、０．７２［°］）ずつずらすように生成部（位相シフトクロック生成部３１）における位相の設定を変更することでそれぞれ位相の異なる複数のクロック信号を生成部に生成させる。
　図５に示す例の場合、初期状態である０［°］から７２［°］の位相が設定されるまで、「ＮＧ」の判定結果が連続して得られる。７２［°］の位相が設定されると、「ＯＫ」の判定結果が得られる。その後、１４４［°］の位相まで、「ＯＫ」の判定結果が連続して得られる。その後、１４４［°］を超えると、再び「ＮＧ」の判定結果が得られる。クロック信号の位相が１４４［°］を超え、再び「ＮＧ」の判定結果が得られたことで、「ＯＫ」の判定結果が得られる位相の下限（例えば、７２［°］）と上限（例えば、１４４［°］）が特定されたことになる。よって、特定部４２は、当該位相の下限と上限で示される位相の範囲（７２～１４４［°］）を特定し、その範囲内の値（例えば、中央値である１０８［°］）を最適位相とする。
　なお、図５等で示されている位相の変更の間隔はあくまで説明のための模式的なものであり、実際の位相の変更の間隔は、指示信号に応じた位相の変更の度合いに応じる。
　指示部４３は、特定部４２により最適位相が特定された後に、最適位相を設定する指示信号を位相シフトクロック生成部３１に出力する。
　具体的には、指示部４３は、最適位相が特定されるまで行っていた位相を逐次シフトさせるための指示信号の出力を終了し、最適位相を設定するための指示信号を位相シフトクロック生成部３１に出力する。図５に示す例の場合、指示部４３は、位相を１０８［°］に設定するための指示信号を出力する。
　このように、位相制御部４０は、それぞれ位相の異なる複数のクロック信号を生成部（位相シフトクロック生成部３１）に生成させるように生成部における位相の設定を変更し、複数のクロック信号の各々に応じて変換部３２により変換されたパラレルデータの各々に対する判定部３３による正誤の判定結果に基づいて、変換部３２によってシリアルデータが正しくパラレルデータに変換される位相の範囲を特定し、当該位相の範囲内の値である最適位相を生成部に設定する。
　なお、上記では、初期状態の位相シフトクロック生成部３１により生成されたクロック信号（ＣＬＫ＿θ）に応じて変換されたパラレルデータの正誤の判定結果が「ＮＧ」である場合の最適位相の特定までの指示信号の出力パターンについて、図５を参照して説明したが、最適位相の特定までの指示信号の出力パターンは、これに限られない。別のパターンについて、図６を参照して説明する。
　図６に示す例の場合、初期状態である０［°］の位相で「ＯＫ」の判定結果が得られる。この場合、指示部４３は、「ＮＧ」の判定結果が得られるまで、予め定められた位相の変更の度合い（例えば、０．７２［°］）だけ位相を一方（例えば、正の方向）にシフトさせるための指示信号を逐次出力する。
　図６に示す例では、３６［°］の位相まで、「ＯＫ」の判定結果が連続して得られる。３６［°］を超える位相が設定されると、「ＮＧ」の判定結果が得られる。これにより、一方について「ＯＫ」の判定結果が得られる位相の範囲（例えば、上限）が特定されたことになるので、指示部４３は、位相を一方（例えば、正の方向）にシフトさせるための指示信号の出力を終了する。
　次に、指示部４３は、他方（例えば、負の方向（図６等の左側）について「ＯＫ」の判定結果が得られる位相の範囲（例えば、下限）を特定するための処理に移行する。
　具体的には、指示部４３は、例えば、位相シフトクロック生成部３１の初期状態の位相から一回だけ位相を他方にシフトさせた位相（例えば、－０．７２［°］）を設定するための指示信号を出力する。当該指示信号に応じ、位相シフトクロック生成部３１に設定されている位相は、－０．７２［°］の位相となる。仮に、当該位相で「ＮＧ」の判定結果が得られた場合、他方（例えば、負の方向（図６等の左側）について「ＯＫ」の判定結果が得られる位相の範囲（例えば、下限）が特定されたこととなるので、指示部４３は、位相をシフトさせるための指示信号の出力を終了する。一方、当該位相で「ＯＫ」の判定結果が得られた場合、指示部４３は、「ＮＧ」の判定結果が得られるまで、位相を他方（例えば、負の方向）にシフトさせるための指示信号を逐次出力する。
　図６に示す例の場合、－３６［°］の位相まで、「ＯＫ」の判定結果が連続して得られる。その後、－３６［°］を下回ると、「ＮＧ」の判定結果が得られる。よって、－３６［°］を下回るまで、位相を他方（例えば、負の方向）にシフトさせるための指示信号の出力が継続され、－３６［°］の位相が、他方について「ＯＫ」の判定結果が得られる位相の範囲であると特定される。この場合、最適位相（例えば、中央値）は０［°］となる。
　このように、指示部４３は、最初に得られたパラレルデータの正誤の判定結果に応じて、より少ない指示信号の出力回数で最適位相が特定されるように、指示信号の出力パターンを変更する。
　変換部３２、判定部３３及び位相制御部４０は、例えば、ＰＬＤ又はＡＳＩＣのような集積回路あるいはこれらの組み合わせによる回路からなり、当該回路にこれらの各部に対応する機能が実装されるが、一例であってこれに限られるものでなく、適宜変更可能である。
　次に、最適位相の設定前後の位相調整部３０の動作について説明する。
　位相調整部３０は、位相シフトクロック生成部３１に最適位相が設定されるまで、位相調整モードで動作する。位相調整モードにおいては、データ出力部３ａが、テスト用のシリアルデータを出力する。この場合、位相調整部３０は、テスト用のシリアルデータを用いて、シリアルデータのパラレルデータへの変換、パラレルデータの正誤の判定、判定結果に基づいた最適位相の特定及び最適位相の設定に係る各種の処理を行う。また、位相調整モードにおいて、パラレルデータは、ヘッド駆動部２３に出力されない。
　また、位相調整部３０は、位相シフトクロック生成部３１に最適位相が設定されると、位相固定モードで動作する。位相固定モードにおいて、位相シフトクロック生成部３１の位相は最適位相で固定される。また、位相固定モードにおいては、データ出力部３ａが、画像データに基づいて生成された吐出パターンを含むシリアルデータを出力する。この場合、位相調整部３０は、当該シリアルデータをパラレルデータに変換し、ヘッド駆動部２３に出力する。複数の記録ヘッド２１の各々は、パラレルデータに応じて動作する。
　位相調整部３０は、位相調整モードと位相固定モードとの切り替えのための機能を有する。具体的には、例えば、位相制御部４０は、信号（ＤＯＮＥ）の出力の有無により位相調整モードと位相固定モードとを切り替える。データ出力部３ａは、当該信号に応じて、出力するシリアルデータを切り替える。
　より具体的には、例えば、図７Ａに示すように、ＤＯＮＥ信号が出力されていない状態である場合、データ出力部３ａが、テスト用のシリアルデータを出力する。テスト用のシリアルデータには、パラレルデータに変換されるテスト用の部分データＴＤ１、ＴＤ２、…、ＴＤｎ（例えば、ｎ＝５１２）と、付加データ（ＣＲＣ）とが含まれている。位相調整部３０は、テスト用のシリアルデータを用いて、シリアルデータのパラレルデータへの変換、パラレルデータの正誤の判定、判定結果に基づいた最適位相の特定及び最適位相の設定に係る各種の処理を行う。
　位相シフトクロック生成部３１に最適位相が設定されると、図７Ｂに示すように、ＤＯＮＥ信号が出力される。この場合、データ出力部３ａは、出力するシリアルデータを、画像データに基づいて生成された、各記録ヘッド２１の吐出パターンに対応する部分データＨＤ１、ＨＤ２、…を含むシリアルデータとする。テスト用のシリアルデータから吐出パターンを含むシリアルデータへの切り替えの際には、一時的にシリアルデータの出力が行われなくなる。このとき、シリアルデータの出力の有無を示すイネーブル信号（ＤＡＴＡ＿ＥＮ）の出力の有無も、シリアルデータの出力の有無と連動する。
　このように、位相制御部４０は、最適位相を位相シフトクロック生成部３１に設定するまで、パラレルデータの誤りの有無を検出するための付加データが付加されたテスト用のシリアルデータを変換部３２に変換させる。
　また、位相シフトクロック生成部３１に最適位相が設定されることに伴い、位相制御部４０から判定部３３に初期化のための信号（Ｍｏｄｅ）が出力される。
　また、位相シフトクロック生成部３１に最適位相が設定されることに伴い、データ出力部３ａから、パラレルデータの出力先の切り替えを示す切り替え信号（ＳＷ）が出力される。切り替え信号（ＳＷ）が出力されている場合、変換部３２は、ヘッド駆動部２３にパラレルデータを出力する。図３では、ヘッド駆動部２３に出力されるパラレルデータを「ＤＯＮＥ＿Ｐ＿ＤＡＴＡ」で示している。また、変換部３２は、ヘッド駆動部２３に対して、パラレルデータとともに、ラッチ信号（ＤＡＴＡ＿ＬＡＴ）を出力する。
　また、位相調整モードの開始前に、位相調整部３０に設けられた図示しないＣＰＵ又はレジスタから初期化信号（ＣＴＬ＿ｓｔ）が位相制御部４０に出力される。また、当該初期化信号は、位相シフトクロック生成部３１にも出力される。初期化信号により、位相制御部４０の記憶部４１に記憶された過去の判定結果に係る記憶内容が削除される。また、初期化信号により、位相シフトクロック生成部３１は、初期状態となって、位相の設定が初期状態のもの（例えば、０［°］）となる。
　なお、本実施形態では、位相制御部４０が初期化信号（ＣＴＬ＿ｓｔ）を位相シフトクロック生成部３１に出力しているが、一例であってこれに限られるものでなく、適宜変更可能である。例えば、位相調整部３０に設けられた図示しないＣＰＵ又はレジスタから直接、初期化信号（ＣＴＬ＿ｓｔ）を位相シフトクロック生成部３１に出力してもよい。
　次に、位相の調整に係る処理の流れの一例を、図８のフローチャートを参照して説明する。
　データ出力部３ａからシリアルデータの出力が開始されるまで、位相調整部３０は、位相調整モードで待機する（ステップＳ１、ステップＳ２：ＮＯ）。その後、データ出力部３ａからテスト用のシリアルデータが出力されて、シリアルデータの出力の有無を示すイネーブル信号（ＤＡＴＡ＿ＥＮ）がハイ（ＨＩＧＨ：「Ｈ」）になると（ステップＳ２：ＹＥＳ）、変換部３２が、シリアルデータをパラレルデータに変換し（ステップＳ３）、判定部３３が、パラレルデータの正誤の判定を行い（ステップＳ４）、判定結果を位相制御部４０に出力する。判定結果の出力に伴い、判定部３３は、当該判定結果が得られたクロック信号の位相を示す情報を位相制御部４０に出力する。
　位相制御部４０の記憶部４１は、判定結果を記憶する（ステップＳ５）。ステップＳ５にて、記憶部４１は、クロック信号の位相と、当該位相のクロック信号に応じて変換部３２により変換されたパラレルデータに対する判定部３３による正誤の判定結果とが対応付けられたデータを記憶する。
　特定部４２は、記憶部４１に記憶された判定結果に基づいて位相の範囲を特定する。ここで、位相の範囲の特定に十分な判定結果が記憶部４１に記憶されておらず、位相の範囲の特定が不可能である場合（ステップＳ６：ＮＯ）、指示部４３は、位相をシフトさせるための指示信号を出力する（ステップＳ７）。ステップＳ７の後、ステップＳ３の処理に移行する。
　ステップＳ７にて、位相の範囲の特定が完了し（ステップＳ６：ＹＥＳ）、位相の範囲内の値（例えば、中央値）である最適位相の特定が完了した場合、位相シフトクロック生成部３１に最適位相の設定が行われ（ステップＳ８）、位相調整部３０は、位相固定モードに移行する（ステップＳ９）。
　以上、本実施形態の画像形成装置１によれば、変換部３２によってシリアルデータが正しくパラレルデータに変換される位相の範囲を特定し、当該位相の範囲内の値である最適位相を位相シフトクロック生成部３１に設定するので、より高精度に最適位相を設定することができることから、より適したセットアップ時間及びホールド時間でシリアルデータをパラレルデータに変換することができることとなり、シリアルデータをパラレルデータに変換する変換の精度をより高めることができる。
　また、位相を第１所定角度（例えば、０．７２［°］）ずつずらすように位相シフトクロック生成部３１における位相の設定を変更することでそれぞれ位相の異なる複数のクロック信号を位相シフトクロック生成部３１に生成させるので、位相をずらすシフト指示の繰り返しという簡易な方法によりそれぞれ位相の異なる複数のクロック信号を位相シフトクロック生成部３１に生成させることができることから、簡易な方法でより高精度に最適位相を設定するための処理を実施することができる。
　また、記憶部４１が、複数のクロック信号の各々の位相と複数のクロック信号の各々に応じて変換部３２により変換されたパラレルデータの各々に対する判定部３３による正誤の判定結果とが対応付けられたデータを記憶し、特定部４２が、記憶部４１に記憶されたデータに基づいて、位相の範囲及び最適位相を特定し、指示部４３が、特定部４２により最適位相が特定されるまで、それぞれ位相の異なる複数のクロック信号を位相シフトクロック生成部３１に生成させるように位相シフトクロック生成部３１における位相の設定を変更する指示信号を位相シフトクロック生成部３１に出力し、最適位相が特定された後に、最適位相を設定する指示信号を位相シフトクロック生成部３１に出力するので、複数のクロック信号の各々に応じて変換されたパラレルデータの正誤の判定結果に基づいて位相の範囲及び最適位相を特定し、特定された最適位相を位相シフトクロック生成部３１に設定することができることから、より高精度に最適位相を設定することができる。
　また、最適位相を位相シフトクロック生成部３１に設定するまで、パラレルデータの誤りの有無を検出するための付加データが付加されたテスト用のシリアルデータをパラレルデータに変換部３２に変換させるので、実際に使用されるパラレルデータを得る際には既に最適位相が設定されている状態とすることができ、パラレルデータを用いる機器（例えば、記録ヘッド２１）に無駄な動作をさせることなく最適位相を設定することができる。
　また、データの発信源であるデータ出力部３ａと複数のデータ転送対象となる複数のヘッド駆動部２３との間の伝送経路のうち、データ出力部３ａから分岐点となる位相調整部３０までの伝送経路において、複数のヘッド駆動部２３の全てに対するデータを含むシリアルデータをシリアル伝送方式により伝送し、位相調整部３０にてシリアルデータを複数のヘッド駆動部２３の各々に対するデータであるパラレルデータに変換する変換処理を行い、位相調整部３０から複数のヘッド駆動部２３の各々まで変換後のパラレルデータを伝送することで、シリアル伝送方式の利点を活用することができる。
　なお、本発明の実施の形態は、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　例えば、上記の実施形態における最適位相は、位相の範囲内の値のうち、中央値に対応する位相であるが、一例であってこれに限られるものでない。最適位相は、位相の範囲内の値であって、シリアルデータをパラレルデータに変換する変換の精度を確保することができる位相であればよい。
　具体的には、最適位相は、例えば、特定された位相の範囲内の値のうち、位相調整回路の動作に係り生じうる各種の変動要素を考慮したうえでより確実にシリアルデータをパラレルデータに変換することができるとされた位相の範囲内の値であってもよい。各種の変動要素として、例えば、温度に応じて変化しうる位相調整回路の動作の特性（温度特性）や、位相調整回路の動作に係る各種の信号のジッター、位相調整回路の動作に係り印加される電圧のゆらぎ等が挙げられる。
　具体例として、位相制御部４０は、特定された位相の範囲を１００［％］とした場合に、当該位相の範囲の中央値から±４５［％］の範囲内のいずれかの値に対応する位相を最適位相として設定するようにしてもよい。この場合、各種の変動要素を考慮して、シリアルデータをパラレルデータに変換する処理に係るセットアップ時間やホールド時間をより確実に満たすために最適位相として積極的に採用しないほうがよいとされた位相の範囲を、特定された位相の範囲の上限又は下限に近い両端の５［％］に対応する範囲とし、最適位相として設定される値の範囲から除外している。
　また、上記では、位相の変更の最小単位に対応するクロック信号の位相の変更の度合い（０．７２［°］）を第１所定角度としているが、一例であってこれに限られるものでなく、第１所定角度は、任意に設定可能である。より大きい位相の変更の度合い（例えば、７．２［°］等）を第１所定角度としてもよい。
　また、位相制御部４０は、位相を第１所定角度ずらす前後で判定部３３による正誤の判定結果が異なった場合、位相を第１所定角度ずらす前の位相から位相を第１所定角度ずらした後の位相までの範囲内で、第１所定角度より小さい第２所定角度ずつずらすように位相シフトクロック生成部３１における位相の設定を変更するようにしてもよい。
　具体的には、例えば、図９、図１０に示すように、位相の変更の最小単位より大きい位相の変更の度合い（例えば、７．２［°］）となるよう設定された第１所定角度を用いてもよい。この場合、指示部４３は、まず、上記の実施形態と同様のシフト指示により、位相を一方にシフトさせるための指示信号を逐次出力する。これにより、位相は、位相の変更の最小単位より大きい位相の変更の度合い（例えば、７．２［°］）ずつずれることとなる。
　ここで、図９に示すように、７．２［°］と１４．４［°］の間で判定結果が「ＮＧ」から「ＯＫ」に切り替わり、７２［°］と７９．２［°］との間で判定結果が「ＯＫ」から「ＮＧ」に切り替わる場合、指示部４３は、それぞれ、判定結果が切り替わる前の位相から判定結果が切り替わった後の位相まで、第１所定角度より小さい第２所定角度（例えば、０．７２［°］）ずつずらすように位相シフトクロック生成部３１における位相の設定を変更する。図９の場合、７．９２［°］まで「ＮＧ」の判定結果が得られ、８．６４［°］から「ＯＫ」の判定結果が得られている。また、７７．７６［°］まで「ＯＫ」の判定結果が得られ、７８．４８［°］から再び「ＮＧ」の判定結果が得られている。この場合、位相の範囲は、８．６４～７７．７６［°］と特定され、最適位相は、４３．２［°］となる。
　また、図１０に示すように、初期状態の位相シフトクロック生成部３１により生成されたクロック信号に応じて変換されたパラレルデータの正誤の判定結果が「ＯＫ」である場合においても、第１所定角度と、第１所定角度より小さい第２所定角度とを用いることができる。
　具体的には、初期状態の位相シフトクロック生成部３１により生成されたクロック信号の位相に対して一方（例えば、正の方向）に位相をずらす場合について「ＯＫ」の判定結果が得られる位相の範囲（例えば、上限）が特定されるまで、まず、位相の変更の最小単位より大きい位相の変更の度合い（例えば、７．２［°］）となるよう設定された第１所定角度を用いて、図６を参照した説明と同様のシフト指示により、位相を一方にシフトさせるための指示信号を逐次出力する。そして、判定結果が「ＯＫ」から「ＮＧ」に切り替わる前後の位相が特定された後に、判定結果が切り替わる前の位相から判定結果が切り替わった後の位相まで、第１所定角度より小さい第２所定角度（例えば、０．７２［°］）ずつずらすように位相シフトクロック生成部３１における位相の設定を変更する。
　初期状態の位相シフトクロック生成部３１により生成されたクロック信号の位相に対して他方（例えば、負の方向）に位相をずらす場合についても、同様に、第１所定角度と、第１所定角度より小さい第２所定角度とを用いることができる。
　なお、図９及び図１０に示す例では、第２所定角度を用いた位相の変更を、第１所定角度を用いて得られたパラレルデータの正誤の判定結果が異なった範囲内におけるより小さな位相の側から開始しているが、一例であってこれに限られるものでなく、適宜変更可能である。
　位相を第１所定角度ずらす前後で判定部３３による正誤の判定結果が異なった場合、位相を第１所定角度ずらす前の位相から位相を第１所定角度ずらした後の位相まで、第１所定角度より小さい第２所定角度ずつずらすように位相シフトクロック生成部３１における位相の設定を変更することで、最適位相が設定されるまでの位相の設定の変更回数及び位相の設定の変更に伴い実施されるシリアルデータのパラレルデータへの変換、パラレルデータの正誤の判定、判定結果の記憶等の各種の処理の実施回数を減らすことができ、最適位相の設定に係る処理負荷をより低減することができる。
　また、上記の実施形態では、最適位相の設定までテスト用のシリアルデータが用いられているが、これに限られるものでない。例えば、最適位相が設定されるまで、実際に使用されるシリアルデータを用いるようにしてもよい。この場合、例えば、パラレルデータの出力先の切り替えを示す切り替え信号（ＳＷ）により、最適位相が設定されるまでの間、パラレルデータの出力対象（例えば、ヘッド駆動部２３）にパラレルデータが送信されることを防止する等の対応を行うことにより、誤りを含むパラレルデータが出力対象に送信されてしまうことを防止することができる。
　また、最適位相の設定後に、最適位相の再設定を行うようにしてもよい。
　例えば、上記の実施形態において、位相固定モードに移行した後も、判定部３３によるパラレルデータの正誤の判定を継続し、「ＮＧ」の判定結果が得られた場合に、パラレルデータの出力対象（例えば、ヘッド駆動部２３）に対するパラレルデータの出力を停止させて、最適位相の設定を再度行うようにしてもよい。そして、最適位相の再設定が完了した後に、パラレルデータの出力対象に対するパラレルデータの出力を再開するようにしてもよい。この場合、何らかの手段（例えば、バッファ等）によりパラレルデータの出力の停止中のシリアルデータを保持するか、又は、シリアルデータの出力を行う構成（例えば、データ出力部３ａ）に、パラレルデータの出力の停止中のシリアルデータを再度出力させる。また、本実施形態のように、画像形成装置１のヘッド駆動部２３に対するパラレルデータの出力により画像形成が行われる場合、パラレルデータの出力の停止と再開と、画像形成に伴い動作する各部（例えば、搬送部１１等）の動作とを連動させる。
　また、データ出力部３ａと位相調整部３０との間にメモリーを設けてもよい。例えば、ＦＩＦＯ（First In, First Out）メモリーをデータ出力部３ａと位相調整部３０との間に設けることで、データ出力部３ａによるシリアルデータの出力と位相調整部３０の変換部３２によるシリアルデータのパラレルデータへの変換とが非同期であっても動作することができるようになる。即ち、データ出力部３ａと位相調整部３０の動作周波数を個別に任意の動作周波数とすることができる。また、当該メモリーは、上記のバッファとしても機能することができる。
　また、上記の実施形態では、シリアルデータの出力の有無を示すイネーブル信号（ＤＡＴＡ＿ＥＮ）やクロック信号の出力の有無を示すイネーブル信号（ＣＬＫ＿ＥＮ）等のイネーブル信号が、イネーブル信号により出力の有無が示されるデータと別個の配線を用いて送信されているが、一例であってこれに限られるものでない。例えば、イネーブル信号により出力の有無が示されるデータの先頭に付加されたイネーブル信号に応じて、当該データの受信対象に当該データの出力の有無が検知されるようにしてもよい。この場合、イネーブル信号のための配線を省略することができる。
　また、上記の実施形態では、位相制御部４０が位相シフトクロック生成部３１に対して最適位相を直接設定しているが、一例であってこれに限られるものでない。例えば、位相制御部４０は、データ出力部３ａ等、シリアルデータを出力する構成に対して最適位相を示す情報を送信するようにしてもよい。この場合、シリアルデータに、当該シリアルデータをパラレルデータに変換する際に用いるクロック信号の周波数及び当該クロック信号の最適位相を示す情報が付加される。そして、位相シフトクロック生成部３１には、シリアルデータに付加されたクロック信号の周波数及び当該クロック信号の最適位相が設定される。
　また、上記の実施形態では、判定部３３が、シリアルデータの付加データを用いてパラレルデータの正誤を判定しているが、一例であってこれに限られるものでない。例えば、判定部３３は、パラレルデータのヘッダーやフッター等が予め定められたデータの並びであるか否かに基づいてパラレルデータの正誤を判定するようにしてもよい。この場合、付加データは不要である。その他、パラレルデータの誤りを検出可能な方法であれば、現在存する他の方法又は将来開発されうる他の方法も採用可能である。
　また、上記の実施形態では、記録ヘッド２１とヘッド駆動部２３をそれぞれ複数設けた場合について例示しているが、一例であってこれに限られるものでない。例えば、記録ヘッド２１とヘッド駆動部２３をそれぞれ１つずつ設けてもよい。
　また、上記の実施形態では、データ出力部３ａ、位相調整部３０及びヘッド駆動部２３の各構成が１：１：ｎ（ｎ≧２）で、かつ、複数のヘッド駆動部２３が、位相調整部３０に対して並列に接続される場合について例示しているが、一例であってこれに限られるものでない。
　例えば、複数のヘッド駆動部２３が、位相調整部３０に対して直列に接続されていてもよい。直列接続の場合には、位相調整部３０で変換されたパラレルデータは、位相調整部３０に直接接続された最前段のヘッド駆動部２３には直接送信されるが、以降の後段のヘッド駆動部２３には前段のヘッド駆動部２３を順次経由して送信されることになる。
　このような直列接続の場合であっても、位相調整部３０により最適位相のクロック信号で変換されたパラレルデータが送信されるので、複数のヘッド駆動部２３に対して、データの誤りが生じないスキューの小さなパラレルデータを送信することができる。
　また、上記の実施形態では、データ出力部３ａ、位相調整部３０及びヘッド駆動部２３の各構成が１：１：ｎ（ｎ≧２）である場合について例示しているが、一例であってこれに限られるものでない。
　例えば、データ出力部３ａ、位相調整部３０及びヘッド駆動部２３の各構成が１：ｎ：ｎ（ｎ≧２）であってもよい。この場合、ヘッド駆動部２３と対応する位相調整部３０とを１つの回路基板にまとめて設けるようにしても良い。また、複数の位相調整部３０は、データ出力部３ａに対して並列に接続されていてもよいし、図１１の例に示すように、直列に接続（デイジーチェーン接続）されていてもよい。直列に接続することで並列に接続する場合に比べてデータ出力部３ａと複数の位相調整部３０との配線の数を減らすことができる。なお、図１１では図示を省略しているが、デイジーチェーン接続されたデータ出力部３ａと位相調整部３０との間には、図２に図示するのと同様の配線が設けられている。
　例えば、位相調整部３０を設けずに、複数のヘッド駆動部２３を直列接続して各ヘッド駆動部でシリアルパラレル変換を行う場合には、データ出力部３ａから送信されたシリアルデータが複数のヘッド駆動部２３を順次経由して伝達されるために、伝送路の伝搬特性によって、直列接続の後段のヘッド駆動部２３になるほど遅延が発生し、パラレルデータへの変換処理におけるクロック信号の最適な位相がずれて変換処理の精度に悪影響を及ぼすことになる。これに対して、直列接続された複数の位相調整部３０を複数のヘッド駆動部２３の各々に対応して設けることにより、各ヘッド駆動部２３に対応して設けられた位相調整部３０でそれぞれ最適位相を高精度に設定してパラレル変換することができ、遅延による変換処理の精度低下を防止できる。
　また、パラレルデータの出力対象は、ヘッド駆動部２３に限られるものでなく、シリアルデータをパラレルデータに変換する処理を伴うあらゆる機器に適用可能である。
　また、シリアルデータから変換されたパラレルデータから、さらにシリアルデータを生成するようにしてもよい。この場合、例えば、いったん変換されたパラレルデータに所定の処理（例えば、データの編集）を施して、所定の処理が施されたパラレルデータをシリアルデータの伝送経路を用いて伝送するために再度シリアルデータに変換する、等の運用が考えられる。
　また、上記の取得部２の具体的構成は、一例であってこれに限られるものでない。取得部２は、例えば、ハードディスクやフラッシュメモリーカード等の記憶装置を接続可能な各種のインターフェースを備えていてもよい。
　その他、本発明の実施形態の具体的構成は、本発明の特徴を逸脱しない範囲内において、適宜変更可能である。
産業上の利用の可能性
　この発明は、位相調整回路、画像形成装置及び位相調整方法に利用することが出来る。
１　　　画像形成装置
２　　　取得部
３　　　画像処理部
３ａ　　データ出力部
４　　　操作表示部
５　　　中央制御部
１０　　画像形成部
１１　　搬送部
１２　　キャリッジ
２０　　ヘッドユニット
２１　　記録ヘッド
２３　　ヘッド駆動部
３０　　位相調整部
３１　　位相シフトクロック生成部（生成部）
３２　　変換部
３３　　判定部
４０　　位相制御部（制御部）
４１　　記憶部
４２　　特定部
４３　　指示部

Claims (7)

  1. 　任意に設定された位相のクロック信号を生成する生成部と、
    　前記生成部により生成されたクロック信号に応じて、シリアルデータをパラレルデータに変換して出力する変換部と、
    　前記変換部により変換された前記パラレルデータの正誤を判定する判定部と、
    　前記判定部による判定結果に基づいて、前記生成部により生成されるクロック信号の位相を制御する制御部と、を備え、
    　前記制御部は、それぞれ位相の異なる複数のクロック信号を生成部に生成させるように前記生成部における位相の設定を変更し、前記複数のクロック信号の各々に応じて前記変換部により変換されたパラレルデータの各々に対する前記判定部による正誤の判定結果に基づいて、前記変換部によって前記シリアルデータが正しくパラレルデータに変換される位相の範囲を特定し、当該位相の範囲内の値である最適位相を前記生成部に設定することを特徴とする位相調整回路。
  2. 　前記制御部は、位相を第１所定角度ずつずらすように前記生成部における位相の設定を変更することでそれぞれ位相の異なる複数のクロック信号を前記生成部に生成させることを特徴とする請求項１に記載の位相調整回路。
  3. 　前記制御部は、位相を前記第１所定角度ずらす前後で前記判定部による正誤の判定結果が異なった場合、位相を前記第１所定角度ずらす前の位相から位相を前記第１所定角度ずらした後の位相までの範囲内で、前記第１所定角度より小さい第２所定角度ずつずらすように前記生成部における位相の設定を変更することを特徴とする請求項２に記載の位相調整回路。
  4. 　前記制御部は、
    　前記複数のクロック信号の各々の位相と前記複数のクロック信号の各々に応じて前記変換部により変換されたパラレルデータの各々に対する前記判定部による正誤の判定結果とが対応付けられたデータを記憶する記憶部と、
    　前記記憶部に記憶されたデータに基づいて、前記位相の範囲及び前記最適位相を特定する特定部と、
    　前記特定部により前記最適位相が特定されるまで、それぞれ位相の異なる複数のクロック信号を生成部に生成させるように前記生成部における位相の設定を変更する指示信号を前記生成部に出力し、前記最適位相が特定された後に、前記最適位相を設定する指示信号を前記生成部に出力する指示部と、
    　を備えることを特徴とする請求項１から３のいずれか一項に記載の位相調整回路。
  5. 　前記制御部は、前記最適位相を前記生成部に設定するまで、前記パラレルデータの誤りの有無を検出するための付加データが付加されたテスト用のシリアルデータを前記変換部に変換させることを特徴とする請求項１から４のいずれか一項に記載の位相調整回路。
  6. 　記録ヘッドと、
    　前記記録ヘッドを駆動するヘッド駆動部と、
    　前記記録ヘッドの各々のノズルから吐出されるインクの吐出パターンに対応するシリアルデータを出力する出力部と、
    　前記出力部から出力された前記シリアルデータをパラレルデータに変換して前記ヘッド駆動部に出力する請求項１から５のいずれか一項に記載の位相調整回路と、
    　を備えることを特徴とする画像形成装置。
  7. 　請求項１から５のいずれか一項に記載の位相調整回路による位相調整方法であって、
    　前記制御部が、それぞれ位相の異なる複数のクロック信号を生成部に生成させるように前記生成部における位相の設定を変更する工程と、
    　前記制御部が、前記複数のクロック信号の各々に応じて前記変換部により変換されたパラレルデータの各々に対する前記判定部による正誤の判定結果に基づいて、前記変換部によって前記シリアルデータが正しくパラレルデータに変換される位相の範囲を特定する工程と、
    　前記制御部が、前記位相の範囲内の値である最適位相を前記生成部に設定する工程と、
    　を有することを特徴とする位相調整方法。
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