KR102419352B1 - 표시장치, 데이터 구동부 및 스큐 보정 방법 - Google Patents

표시장치, 데이터 구동부 및 스큐 보정 방법 Download PDF

Info

Publication number
KR102419352B1
KR102419352B1 KR1020170171068A KR20170171068A KR102419352B1 KR 102419352 B1 KR102419352 B1 KR 102419352B1 KR 1020170171068 A KR1020170171068 A KR 1020170171068A KR 20170171068 A KR20170171068 A KR 20170171068A KR 102419352 B1 KR102419352 B1 KR 102419352B1
Authority
KR
South Korea
Prior art keywords
data
clock
signal
skew
input unit
Prior art date
Application number
KR1020170171068A
Other languages
English (en)
Other versions
KR20190070504A (ko
Inventor
김태형
장현우
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020170171068A priority Critical patent/KR102419352B1/ko
Publication of KR20190070504A publication Critical patent/KR20190070504A/ko
Application granted granted Critical
Publication of KR102419352B1 publication Critical patent/KR102419352B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only

Abstract

본 실시예들은, 소스 드라이버 집적회로로부터 데이터를 수신하여 인식할 때, 내부 클럭과 데이터가 동기화되지 못하여 발생하는 데이터 인식 오류를 방지할 수 있는 컨트롤러, 소스 드라이버 집적회로, 표시장치 및 그 신호전송방법에 관한 것이다.

Description

표시장치, 데이터 구동부 및 스큐 보정 방법{DISPLAY DEVICE, DATA DRIVER AND THE METHOD FOR CORRECTING SKEW}
본 실시예들은 영상을 표시하는 표시장치, 그 데이터 구동부 및 스큐 보정 방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(Liquid Crystal Display Device), 플라즈마표시장치(Plasma Display Device), 유기발광표시장치(Organic Light Emitting Display Device) 등과 같은 여러 가지 표시장치가 활용되고 있다.
표시장치는 데이터 구동부와 게이트 구동부, 데이터를 공급하고 이들을 제어하는 컨트롤러를 포함할 수 있다.
데이터 구동부는, 특정 프로세스(예: 보상 프로세스 등)를 수행하기 위하여, 컨트롤러로부터 해당 데이터를 수신하여 인식하는 과정을 진행한다.
이러한 데이터 구동부는, 컨트롤러로부터 수신한 클럭을 이용하여 컨트롤러로부터 수신된 데이터를 인식할 때, 데이터와 클럭 간의 동기가 맞지 않아, 데이터 인식을 정확하게 하지 못하는 문제점이 있다.
이러한 비동기화 현상에 따른 데이터 인식 오류의 문제점은, 해당 프로세스가 정확하게 이루어지지 못하게 한다. 이 경우, 해당 프로세스가 화상 제어에 관련된 경우라면, 화상 품질이 저하될 수 있다.
본 실시예들의 목적은, 데이터 구동부가 컨트롤러로부터 데이터를 수신하여 인식할 때, 클럭과 데이터 간 스큐를 보정하여 클럭과 데이터가 동기화되지 못하여 발생하는 데이터 인식 오류를 방지할 수 있는 표시장치, 데이터 드라이버 및 그 데이터와 클럭 간 스큐 보정 방법을 제공하는 데 있다.
또한, 본 실시예들의 목적은, 전술한 실시예에 따른 표시장치 및 스큐 보정 방법에 따르면, 고속 및 고주파 인터페이스의 전송라인에서 발생하는 클럭과 데이터 사이의 스큐를 최소화하여 표시장치의 성능을 개선할 수 있는 표시장치, 데이터 드라이버 및 그 데이터와 클럭 간 스큐 보정 방법을 제공하는 데 있다.
또한, 본 실시예들의 목적은, 데이터 구동부의 안정화 시간 동안 추가 작업없이 자동으로 스큐 보정 기능을 구현할 수 있는 표시장치, 데이터 드라이버 및 그 데이터와 클럭 간 스큐 보정 방법을 제공하는 데 있다. 이를 통해 표시장치의 양산 적용시 제조시간을 단축할 수 있다.
일 실시예는, 데이터와 클럭을 송신하는 컨트롤러 및 컨트롤러로부터 수신한 데이터와 클럭을 비교하고 데이터와 클럭의 스큐를 카운트한 데이터화값을 참조하여 데이터와 클럭의 스큐를 보정하는 데이터 구동부를 포함하는 표시장치를 제공할 수 있다.
다른 실시예는, 외부로부터 데이터와 클럭을 수신하는 입력부 및 송신한 데이터와 클럭을 비교하고, 데이터와 클럭의 스큐를 카운트한 데이터화값을 송신하는 스큐 보정부를 포함한다. 이때 입력부는 스큐 보정부로부터 데이터화값을 수신하고 데이터화값을 참조하여 데이터와 클럭의 스큐를 보정하 보정하고 스큐가 보정된 데이터와 클럭을 송신할 수 있다.
또 다른 실시예는, 외부로부터 데이터과 클럭을 수신하고 데이터와 클럭을 송신하는 단계, 데이터와 클럭을 비교하고 데이터와 클럭의 스큐를 카운트한 데이터화값을 송신하는 단계 및 데이터화값을 수신하고 데이터화값을 참조하여 데이터와 클럭의 스큐를 보정하는 단계를 포함하는 스큐 보정 방법을 제공할 수 있다.
이상에서 설명한 바와 같은 본 실시예들에 의하면, 데이터 구동부가 컨트롤러로부터 데이터를 수신하여 인식할 때, 클럭과 데이터 간 스큐를 보정하여 클럭과 데이터가 동기화되지 못하여 발생하는 데이터 인식 오류를 방지할 수 있는 표시장치, 데이터 드라이버 및 그 데이터와 클럭 간 스큐 보정 방법을 제공할 수 있다.
전술한 실시예에 따른 표시장치 및 스큐 보정 방법에 따르면, 고속 및 고주파 인터페이스의 전송라인에서 발생하는 클럭과 데이터 사이의 스큐를 최소화하여 표시장치의 성능을 개선할 수 있다.
전술한 실시예에 따른 표시장치 및 스큐 보정 방법에 따르면, 데이터 구동부의 안정화 시간 동안 추가 작업없이 자동으로 스큐 보정 기능을 구현할 수 있다. 이를 통해 표시장치의 양산 적용시 제조시간을 단축할 수 있다.
도 1은 본 실시예들에 따른 표시장치의 개략적인 시스템 구성의 예시도이다.
도 2는 도 1의 표시장치에서 데이터 및 클럭을 송수신하는 컨트롤러와 데이터 구동부의 블록도이다.
도 3은 데이터와 클럭 사이 동기화된 상태를 도시한 도면이다.
도 4는 데이터와 클럭 사이 비동기화된 상태를 도시한 도면이다.
도 5는 일 실시예에 따른 표시장치의 블록도이다.
도 6은 도 5의 스큐 보정부의 일예의 블록도이다.
도 7은 도 6의 위상 보정기의 동작을 도시한 도면이다.
도 8은 도 6의 카운터의 동작을 도시한 도면이다.
도 9는 도 5의 스큐 보정부의 다른 예의 블록도이다.
도 10은 도 5의 데이터 입력부의 블록도이다.
도 11은 도 10의 데이터 입력부의 일예의 블록도이다.
도 12는 도 10의 지연 레지스터의 구성도이다.
도 13은 도 5의 클럭 입력부의 블록도이다.
도 14는 도 5의 컨트롤러와 데이터 구동부의 일예를 도시한 블록도이다.
도 15는 다른 실시예들에 따른 표시장치의 스큐 보정 방법에 대한 흐름도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 실시예들에 따른 표시장치(100)의 개략적인 시스템 구성의 예시도이다.
도 1을 참조하면, 본 실시예들에 따른 표시장치(100)는, 표시패널(110), 데이터 구동부(120), 게이트 구동부(130), 컨트롤러(140) 등을 포함한다.
표시패널(110)에는, 제1방향으로 다수의 데이터 라인(DL: Data Line)이 배치되고, 제1방향과 교차하는 제2방향으로 다수의 게이트 라인(GL: Gate Line)이 배치되며, 다수의 서브픽셀(SP: Sub Pixel)이 매트릭스 타입으로 배치된다. 데이터 구동부(120)는, 데이터 라인들로 데이터전압을 공급하여 데이터 라인들을 구동한다. 게이트 구동부(130)는, 게이트 라인들로 스캔 신호를 순차적으로 공급하여 게이트 라인들을 순차적으로 구동한다. 컨트롤러(140)는, 데이터 구동부(120) 및 게이트 구동부(130)로 제어신호를 공급하여, 데이터 구동부(120) 및 게이트 구동부(130)를 제어한다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부(예: 호스트 시스템(미도시) 등)에서 입력되는 영상데이터를 데이터 구동부(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상데이터를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
게이트 구동부(130)는, 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 게이트 라인들로 순차적으로 공급하여 게이트 라인들을 순차적으로 구동한다.
데이터 구동부(120)는, 특정 게이트 라인이 열리면, 컨트롤러(140)로부터 수신한 영상데이터를 아날로그 형태의 데이터 전압으로 변환하여 데이터 라인들로 공급함으로써, 데이터 라인들을 구동한다.
컨트롤러(140)는, 호스트 시스템으로부터 입력된 영상데이터를 데이터 구동부(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상데이터를 출력하는 것 이외에, 데이터 구동부(120) 및 게이트 구동부(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 DE 신호, 클럭 신호 등의 타이밍 신호를 입력받아, 각종 제어 신호들을 생성하여 데이터 구동부(120) 및 게이트 구동부(130)로 출력한다.
도 1에 간략하게 도시된 표시장치(100)는, 일 예로, 액정표시장치(Liquid Crystal Display Device), 플라즈마 표시장치(Plasma Display Device), 유기발광표시장치(Organic Light Emitting Display Device) 등 중 하나일 수 있다.
한편, 특정 배선 구조를 통해, 컨트롤러(140) 및 데이터 구동부(120) 간의 효율적인 신호/데이터 전송이 가능해질 수 있다. 컨트롤러(140) 및 데이터 구동부(120) 간 사용되는 인터페이스는 다양할 수 있다.
아래에서는 컨트롤러(140) 및 데이터 구동부(120) 간 사용되는 인터페이스가 LVDS 인터페이스인 것으로 예시적으로 설명하나 이에 제한되지 않는다. 예를 들어 데이터 구동부(120)는, 데이터, 예를 들어 B-LVDS 데이터를 클럭(CLK)에 동기화시켜, 클럭(CLK)에 동기화된 데이터, 예를 들어 B-LVDS 데이터를 컨트롤러(140)로 버스-저전압 차등화 시그널링 라인 또는 전송매체를 통해 전송한다.
도 2는 도 1의 표시장치에서 데이터 및 클럭을 송수신하는 컨트롤러와 데이터 구동부의 블록도이다.
본 실시예들에 따른 표시장치(100)에 포함된 데이터 구동부(120)는, 컨트롤러(140)로부터 데이터와 클럭을 수신하고, 컨트롤러(140)로부터 수신한 클럭(CLK)을 이용하여 컨트롤러(140)으로부터 수신한 데이터(예: 영상 데이터)를 인식한다.
이러한 데이터 인식 시, 컨트롤러(140)에서 송신된 데이터가 클럭(CLK)과 동기가 맞아야만, 데이터 구동부(120)는, 컨트롤러(140)으로부터 수신한 데이터(예: 영상 데이터)를 정확하게 인식할 수 있다.
도 3은 데이터와 클럭 사이 동기화된 상태를 도시한 도면이다. 도 4는 데이터와 클럭 사이 비동기화된 상태를 도시한 도면이다.
컨트롤러(140)에서 송신된 데이터가 내부 클럭(CLK)과 동기가 맞는다는 것은, 도 2에 도시된 바와 같이, 클럭(CLK)이 하이 레벨로 바뀐 시점에서, 데이터가 하이 레벨 구간의 특정 위치, 예를 들어 정중앙에 위치하는 것을 의미한다.
하지만, 데이터 인식 시, 도 3에 도시된 바와 같이, 컨트롤러(140)에서 송신된 데이터가 클럭(CLK)과 동기가 맞지 않으면, 즉, 비동기화 현상이 발생하면, 데이터 구동부(120)는, 컨트롤러(140)으로부터 수신한 데이터(예: 영상 데이터)를 정확하게 인식할 수 없다.
도 3에 도시된 바와 같이, 비동기화 현상은, 클럭(CLK)이 하이 레벨로 바뀐 시점에서, 데이터가 하이 레벨 구간의 특정 위치, 예를 들어 정중앙에 위치하지 않는 것을 의미한다. 이러한 비동기화 현상은, 데이터 구동부(120)가 내부 클럭 없이 데이터(예: 영상 데이터)를 수신하기 때문에 발생한다.
즉, 컨트롤러(140)에서 데이터 구동부(120)로 클럭(CLK)과 함께 전송된 데이터(예: 영상 데이터)를 인식할 때, 외부 환경 요인에 따라, 데이터와 클럭(CLK) 간의 비동기화 현상이 발생할 수 있다. 여기서, 외부 환경 요인은, 일 예로, 온도, 전송선로의 길이, 버스-저전압 차등화 시그널 데이터 패턴, 컨트롤러(140)의 코드 등을 포함할 수 있다. 전술한 비동기화 현상을 스큐(Skew) 현상이라고도 한다.
현재 외부 환경 요인 등에 의해 클럭과 데이터 간 스큐가 발생한 경우 클럭-데이터 간 스큐를 보정할 때 데이터 구동부(120)에 포함된 데이터를 수신하는 수신부에서 스큐를 별도로 또는 인위적으로 보정해야 한다.
그런데, 클럭-데이터간 발생하는 스큐는 응용 시스템, 전송선로 및 PCB 상태에 따라서 다양한 외부 환경 요인에 따라 다양하게 발생하기 때문에, 인위적인 방법으로 스큐를 보정하기는 어렵다.
한편, 인위적인 방법으로 스큐를 보정할 경우 클럭 대비 데이터 버퍼 사이에서 발생하는 스큐를 각각 보정하기 어렵다. 또한, 초기에 적용된 지연 제어 설정으로는 양산시 발생하는 스큐를 보정하기가 어렵다.
본 실시예에 따른 표시장치(100)은 데이터와 클럭을 비교하고 데이터와 클럭의 스큐를 카운트한 데이터화값을 참조하여 데이터와 클럭의 스큐를 보정할 수 있다.
이로 인해, 표시장치(100)에서의 데이터 인식 시, 비동기 현상(스큐 현상)에 의한 데이터 인식 오류를 방지할 수 있다. 따라서, 비동기 현상(스큐 현상)에 의한 데이터 인식 오류에 따른 후속 프로세스가 잘못 수행되는 것을 방지할 수 있다.
아래에서는, 데이터와 클럭 간 스큐를 보정하는 표시장치 및 그 데이터 구동부, 스큐 보정 방법을 상세히 설명한다.
도 5는 일 실시예에 따른 표시장치의 블록도이다.
도 5를 참조하면, 일 실시예에 따른 표시장치(100)는 데이터와 클럭을 송신하는 컨트롤러(140) 및 컨트롤러(140)로부터 데이터와 클럭을 수신하고 데이터와 클럭을 비교하고 데이터와 클럭의 스큐를 카운트한 데이터화값을 참조하여 데이터와 클럭의 스큐를 보정하는 데이터 구동부(120)를 포함한다.
데이터 구동부(120)는, 컨트롤러로부터 데이터와 클럭을 수신하고 데이터와 클럭을 송신하는 입력부(120a)와, 송신한 데이터와 클럭을 비교하고, 데이터와 클럭의 스큐를 카운트한 데이터화값을 송신하는 스큐 보정부(125)를 포함한다.
입력부(120a)는 스큐 보정부(125)로부터 데이터화값을 수신하고 데이터화값을 참조하여 데이터와 클럭의 스큐를 보정하고 스큐가 보정된 데이터와 클럭을 송신한다.
입력부(120a)는, 데이터를 수신하고 데이터를 송신하는 데이터 입력부(121)와, 클럭을 수신하고 클럭을 송신하는 클럭 입력부(122)를 포함한다. 데이터 입력부(121)은 데이터를 데이터 구동부(120)의 하나의 기능 블록(123)으로 데이터를 송신한다. 클럭 입력부(122)도 데이터 구동부(120)의 다른 기능 블록(124)으로 클럭을 송신할 수 있다. 데이터 구동부(120)은 동기화된 데이터와 클럭을 이용하여 디지털 영상데이터를 아날로그 영상데이터로 변환할 수 있다.
전술한 바와 같이, 컨트롤러(140) 및 데이터 구동부(120) 간 사용되는 인터페이스가 LVDS 인터페이스인 경우, 데이터와 클럭은 각각 데이터 차등 신호쌍 및 클럭 차등 신호쌍을 포함할 수 있다.
이 경우 데이터 입력부(121)는 데이터 차등 신호쌍의 전압차를 데이터로 인식하고 데이터의 지연을 설정한다. 동일하게 클럭 입력부(122)는, 클럭 차등 신호쌍의 전압차를 클럭으로 인식하고 클럭의 지연을 설정한다.
도 6은 도 5의 스큐 보정부의 일예의 블록도이다. 도 7은 도 6의 위상 보정기의 동작을 도시한 도면이다. 도 8은 도 6의 카운터의 동작을 도시한 도면이다.
도 5 및 도 6을 참조하면, 스큐 보정부(125)는, 데이터와 클럭을 비교한 신호 파형을 출력하는 위상 비교기(125a) 또는 위상 주파수 검출기(Phase Frequency Detector (PFD))와, 신호 파형을 내부 클럭을 이용하여 카운트한 데이터화값을 송신하는 카운터(125b)를 포함한다.
도 7을 참조하면, 위상 비교기(125a)는 데이터와 클럭의 스큐 차이를 비교하여 그 차이만큼 업(UP) 또는 다운(DOWN) 신호를 발생시킨다. 즉, 위상 비교기(125a)는, 데이터와 클럭 중 클럭이 빠를 경우 업 신호(UP signal)를 출력하고 다운 신호는 "0"으로 출력한다. 위상 비교기(125a)는, 데이터가 빠를 경우 다운 신호(DOWN signal)를 출력하고 업 신호는 "0"으로 출력한다.
도 8을 참조하면, 카운터(125b)는 업 신호 또는 다운 신호의 하이 레벨 구간의 오실레이터 펄스(Oscillator pulse) 수를 카운트해서 이를 데이터화 한다. 카운터(125b)는 위상 비교기(125a)에서 발생된 업 또는 다운 신호파형의 폭을 외부 오실레이터의 클럭을 이용해 카운트하여 그 폭의 넓이만큼 데이터화값을 발생시켜 출력한다.
위상 비교기(125a)가 업 신호를 출력한 경우, 카운터(125b)는 업 신호에서 카운트된 오실레이터 펄스 수를 특정 비트수(예를 들어 4~5비트)로 변경하여 데이터 입력부(121) 또는 클럭 입력부(122)에 전달한다. 데이터 입력부(121) 또는 클럭 입력부(122)는 지연 레지스터를 증가시킨다.
카운터(125b)는 클럭과 데이터 사이의 타이밍 스큐를 비교하고 이 신호파형을 특정 비트수, 예를 들어 4-5비트로 데이터화한다. 예를 들어 클럭보다 데이터가 특정 시간(예를 들어 1.5ns 정도) 빨리 신호파형이 출력되어 데이터화값(d[4:0]=00111)으로 설정되며, 이 데이터화값(d[4:0])은 데이터 입력부(121) 또는 클럭 입력부(122)로 피드백 되어 데이터 또는 클럭을 늦게 출력되게 한다.
위상 비교기(125a)가 다운 신호를 출력한 경우, 카운터(125b)는 다운 신호에서 카운팅된 오실레이터 펄스 수를 특정 비트수(예를 들어 4~5비트)로 변경하여 데이터 입력부(121) 또는 클럭 입력부(122)에 전달한다. 데이터 입력부(121) 또는 클럭 입력부(122)는 지연 레지스터를 감소시킨다.
도 9는 도 5의 스큐 보정부의 다른 예의 블록도이다.
도 9을 참조하면, 스큐 보정부(125)는 도 6을 참조하여 설명한 스큐 보정부(125)와 동일하게 위상 비교기(125a)와 카운터(125b)를 포함한다.
스큐 보정부(125)는, 업 신호 또는 다운 신호 중 하나를 카운터(125b)로 스위칭하는 스위칭부(125c)와, 위상 비교기(125a)로부터 출력된 신호가 업 신호인지 다운 신호를 나타내는 지시자를 송신하는 업-다운 지시기(125d)를 추가로 포함할 수 있다.
스위칭부(125c)와 업-다운 지시기(125d)는 각각 위상 비교기(125a)와 연결되어 있다. 스위칭부(125c)와 업-다운 지시기(125d)는 각각 위상 비교기(125a)로부터 업 신호 또는 다운 신호를 수신한다. 업-다운 지시기(125d)는 전술한 지시자를 입력부(120a)에 전달한다.
입력부(120a)는 카운터(125b)로부터 수신한 데이터화값과 업-다운 지시기(125d)로부터 수신한 지시자를 참조하여 업 신호 및 다운 신호 여부와 동시에 데이터와 클럭의 스큐 정도를 판단하여 데이터와 클럭의 스큐를 보정할 수 있다.
도 10은 도 5의 데이터 입력부의 블록도이다. 도 11은 도 10의 데이터 입력부의 일예의 블록도이다. 도 12는 도 10의 지연 레지스터의 구성도이다.
도 10을 참조하면, 데이터 입력부(121)는, 데이터를 수신하고 스큐 보정부(125)로부터 데이터화값을 수신하고 데이터화값을 참조하여 지연 레지스터를 증가시키거나 감소시킬 수 있다. 클럭 입력부(122)는 클럭을 수신하고 클럭을 송신할 수 있다.
도 11을 참조하면, 데이터는 데이터 차등 신호쌍을 포함하고, 클럭은 클럭 차등 신호쌍을 포함하며, 데이터 입력부(121)는 데이터 차등 신호쌍의 전압차를 데이터로 인식하는 데이터 비교기(121a)와, 데이터의 지연을 설정하는 데이터 지연 레지스터(121b)를 포함할 수 있다.
도 12를 참조하면, 데이터 지연 레지스터(121a)는 스큐 보정부(125)로부터 데이터화값을 수신하고 데이터화값을 참조하여 지연 레지스터를 증가시키거나 감소시킬 수 있다.
즉, 데이터 지연 레지스터(121b)는 도 12에 도시한 바와 같이 지연 레지스터가 한 개, 두개,…,다수개가 병렬로 위치하는 둘 이상의 지연 레지스터열들을 포함하고 있다. 데이터 지연 레지스터(121b)는 데이터화값에 따라 둘 이상의 지연 레지스터열들 중 하나를 선택하여 출력단에 연결한다. 데이터 지연 레지스터(121a)는 선택된 지연 레지스터열에 의해 데이터의 출력을 늦추거나 앞당길 수 있다.
도 13은 도 5의 클럭 입력부의 블록도이다.
도 13을 참조하면, 클럭 입력부(122)는, 클럭을 수신하고 스큐 보정부(125)로부터 데이터화값을 수신하고 데이터화값을 참조하여 지연 레지스터를 증가시키거나 감소시킬 수도 있다. 데이터 입력부(121)는 데이터를 수신하고 지연 레지스터 데이터를 송신할 수 있다.
클럭 입력부(122)는, 클럭 차등 신호쌍의 전압차를 클럭으로 인식하는 클럭 비교기(122a)와, 클럭의 지연을 설정하는 클럭 지연 레지스터(122b)를 포함할 수 있다. 클럭 지연 레지스터(122b)의 구성이나 동작은 도 12를 참조하여 설명한 데이터 지연 레지스터(121a)와 동일할 수 있으나 이에 제한되지 않는다.
도 14는 도 5의 컨트롤러와 데이터 구동부의 일예를 도시한 블록도이다.
도 14를 참조하면, 표시장치(100)는 데이터 차등 신호쌍 및 클럭 차등 신호쌍을 이용하여 데이터와 클럭을 송수신하는 컨트롤러(140) 및 데이터 구동부(120)를 포함한다. 데이터 차등 신호쌍은 두개 이상, 예를 들어 도 14에 도시한 바와 같이 X개(X는 1보다 큰 자연수)일 수 있다.
컨트롤러(140)는 데이터 출력부(141)과 클럭 출력부(142)를 포함한다. 데이터 출력부(141)는 X개의 데이터 차등 신호쌍들(DOUTx_P, DOUTx_N)(x=1 내지 X의 자연수)을 출력하는 X개의 출력 버퍼들을 포함할 수 있다. 클럭 출력부(142)도 클럭 차등 신호쌍(DCLK_P, DCLK_N)을 출력하는 출력 버퍼를 포함할 수 있다.
데이터 구동부(120)는, X개의 데이터 차등 신호쌍들(DOUTx_P, DOUTx_N) 및 클럭 차등 신호쌍(DCLK_P, DCLK_N)을 수신하고 데이터(Datax)와 클럭(CLK)을 출력하는 입력부(120a)와, 송신한 데이터와 클럭을 비교하고, 데이터와 클럭의 스큐를 카운트한 데이터화값을 송신하는 스큐 보정부(125)를 포함한다.
입력부(120a)는, X개의 데이터 차등 신호쌍들(DOUTx_P, DOUTx_N)을 수신하고 X개의 데이터 차등 신호쌍들(DOUTx_P, DOUTx_N)의 전압차를 데이터(Datax)로 인식하고 데이터(Datax)의 지연을 설정하는 데이터 입력부(121)와, 클럭 차등 신호쌍(DCLK_P, DCLK_N)을 수신하고 클럭 차등 신호쌍(DCLK_P, DCLK_N)의 전압차를 클럭(CLK)로 인식하고 클럭(CLK)을 출력을 송신하는 클럭 입력부(122)를 포함한다.
데이터 입력부(121)은 X개의 데이터 차등 신호쌍들(DOUTx_P, DOUTx_N)을 수신하고 X개의 데이터 차등 신호쌍들(DOUTx_P, DOUTx_N)의 전압차를 데이터(Datax)로 인식하고 데이터(Datax)의 지연을 설정하는 X개의 데이터 버퍼들(Data Buffer)을 포함한다.
데이터 버퍼들(Data Buffer)은 각각 도 11 및 도 12를 참조하여 설명한 바와 같이 데이터 비교기(121a)와 데이터 지연 레지스터(121b)를 포함한다. 클럭 입력부(122)는 도 13을 참조하여 설명한 바와 같이 클럭 비교기(122a)와 클럭 지연 레지스터(122b)를 포함한다.
클럭 입력부(122)는 클럭 차등 신호쌍(DCLK_P, DCLK_N)을 수신하고 클럭 차등 신호쌍(DCLK_P, DCLK_N)의 전압차를 클럭(CLK)로 인식하고 클럭(CLK)을 출력을 송신하는 클럭 버퍼(Clock Buffer)를 포함한다.
클럭 버퍼(Clock Buffer)도 도 13을 참조하여 설명한 바와 같이 클럭 비교기(122a)와 클럭 지연 레지스터(122b)를 포함한다.
다시 말해 X개의 데이터 차등 신호쌍들(DOUTx_P, DOUTx_N)과 클럭 차등 신호쌍(DCLK_P, DCLK_N)이 컨트롤러(또는 응용 인터페이스부)의 송신단 출력 버퍼(141, 142)에서 전류를 흘리면 저항 사이의 전압차가 발생하며, 이 수신단 입력 버퍼(Data Buffer, clock Buffer)는 전압차를 각각 데이터 및 클럭으로 인식한다.
데이터 입력부(121)의 데이터 버퍼들(Data Buffer)은 데이터를 데이터 구동부(120)의 하나의 기능 블록, 예를 들어 디시리얼라이즈(123)로 데이터를 송신한다. 클럭 입력부(122)의 클럭 버퍼(Clock Buffer)도 데이터 구동부(120)의 다른 기능 블록, 예를 들어 DLL 블럭(124)으로 클럭을 송신할 수 있다.
스큐 보정부(125)는, 도 5 내지 도 7을 참조하여 설명한 위상 비교기(125a) 또는 위상 주파수 검출기(Phase Frequency Detector (PFD))와, 도 8을 참조하여 카운터(125b)를 포함한다.
이때, 전송선로 및 입출력 버퍼들의 특성의 변동 등에 따라서 클럭과 데이터 사이에 스큐가 발생하게 되며, 이를 보정하기 위하여 스큐 보정부(125)를 적용하여 스큐를 보정하게 된다.
스큐 보정부(125)는 데이터 입력부(121)의 출력단 및 클럭 입력부(122)의 출력단과 연결되어 데이터 입력부(121)와 클럭 입력부(122)로부터 출력되는 데이터와 클럭을 수신한다.
스큐 보정부(125)의 위상 비교기(125a)는 데이터와 클럭을 비교한 신호 파형을 출력하고, 카운터(125b)는 신호 파형을 외부 오실레이터(Oscillator) 로부터의 내부 클럭을 이용하여 카운트한 데이터화값을 송신한다.
카운터(125b)는 데이터화값을 데이터 입력부(121) 및 클럭 입력부(122) 에 송신하고 데이터 입력부(121) 및 클럭 입력부(122) 중 하나는 데이터 또는 클럭의 출력을 늦추거나 앞당겨 데이터와 클럭 간 스큐를 보정한다.
데이터 구동부(120)는 스큐 보정부(125)와 입력부(120a) 사이에 레지스터 제어부(126)을 포함할 수 있다. 레지스터 제어부(126)는 도 6 내지 9를 참조하여 설명한 바와 같이 카운터(125b)로부터 수신한 데이터화값과 업-다운 지시기(125d)로부터 수신한 지시자를 참조하여 데이터 입력부(121) 및 클럭 입력부(122)가 지연 레지스터의 지연을 조절할 수 있는 제어신호를 입력부(120a)에 제공한다. 레지스터 제어부(126)는 입력부(120a)에 포함될 수도 있고 스큐 보정부(125)에 포함될 수도 있고 이들과 별도로 구성될 수도 있다.
도 15는 다른 실시예들에 따른 표시장치의 스큐 보정 방법에 대한 흐름도이다.
도 15를 참조하면, 다른 실시예들에 따른 표시장치의 스큐 보정 방법(200)은 외부로부터 데이터과 클럭을 수신하고 데이터와 클럭을 송신하는 단계(S210), 송신한 데이터와 클럭을 비교하고, 데이터와 클럭의 스큐를 카운트한 데이터화값을 송신하는 단계(S220) 및 데이터화값을 수신하고 데이터화값을 참조하여 데이터와 클럭의 스큐를 보정하는 단계(S230)를 포함한다.
데이터화값을 송신하는 단계(S220)에서, 도 7 및 도 8을 참조하여 설명한 바와 같이, 데이터와 클럭을 비교한 신호 파형을 출력하고, 신호 파형을 내부 클럭을 이용하여 카운트하여 데이터화값을 송신한다.
데이터화값을 송신하는 단계(S220)에서, 데이터와 클럭 중 클럭이 빠를 경우 업 신호를 출력하고 데이터가 빠를 경우 다운 신호를 출력한다. 업 신호 또는 다운 신호 중 하나를 카운터로 스위칭하고, 출력된 신호가 업 신호인지 다운 신호를 나타내는 지시자를 송신한다.
데이터와 상기 클럭의 스큐를 보정하는 단계(S230)에서, 도 11 및 도 13을 참조하여 설명한 바와 같이, 데이터화값을 수신하고 데이터화값을 참조하여 지연 레지스터를 증가시키거나 감소시킨다.
데이터와 클럭은 각각 데이터 차등 신호쌍 및 클럭 차등 신호쌍을 포함할 경우, 데이터와 클럭을 송신하는 단계(S210)에서, 도 14를 참조하여 설명한 바와 같이, 데이터 차등 신호쌍의 전압차를 데이터로 인식하고, 클럭 차등 신호쌍의 전압차를 클럭으로 인식할 수 있다.
도 16은 도 14의 표시장치의 스큐 보정 방법에 대한 흐름도이다.
도 14 및 도 16을 참조하면, 표시장치(100)의 스큐 보정 방법(300)에서, 도 14에 도시한 클럭을 수신한 특정 클럭 기능 블록, 예를 들어 DLL(124)의 정상적인 구동을 위해서는 DLL 안정화 시간이 필요하게 되는데, 이 시간을 이용하여 스큐 보정 동작을 실행한다.
표시장치(100)의 스큐 보정 방법(300)에서, 먼저 클럭과 데이터1을 송신하는 송신 라인에 동일한 클럭을 입력한다(S310).
클럭과 데이터1의 스큐를 검출한다(S320).
검출된 클럭과 데이터1의 스큐를 데이터화하여 데이터화값을 출력한다(S330).
데이터화값을 참조하여 데이터1의 지연 레지스터로 설정하여 입력한다(S340).
클럭 대비 데이터 간 스큐가 발생한 경우, 클럭의 지연은 조절하지 않고 데이터의 지연만 조절할 수 있으나 이에 제한되지 않는다. 클럭 대비 데이터가 빠르면 레지스터 설정값을 키워서 데이터 입력부에서 데이터 출력을 지연시킨다. 반대로 클럭 대비 데이터가 느리면 레지스터 설정값을 줄여서 데이터 입력부에서 데이터 출력의 지연을 줄여 데이터 출력을 앞당긴다.
다음으로 데이터1의 스큐 보정이 끝나면 데이터2의 보정으로 넘어가고 다음 데이터와 클럭의 스큐를 보정한다(S350),
마지막 데이터의 보정이 끝나면 전체 보정 시스템이 종료하게 된다(S360).
이상에서 설명한 바와 같은 본 실시예들에 의하면, 데이터 구동부(120)가 컨트롤러(140)로부터 데이터를 수신하여 인식할 때, 클럭과 데이터 간 스큐를 보정하여 클럭과 데이터가 동기화되지 못하여 발생하는 데이터 인식 오류를 방지할 수 있는 표시장치(100), 데이터 드라이버(120) 및 그 데이터와 클럭 간 스큐 보정 방법을 제공할 수 있다.
전술한 실시예에 따른 표시장치 및 스큐 보정 방법에 따르면, 고속 및 고주파 인터페이스의 전송라인에서 발생하는 클럭과 데이터 사이의 스큐를 최소화하여 표시장치의 성능을 개선할 수 있다.
전술한 실시예에 따른 표시장치 및 스큐 보정 방법에 따르면, 데이터 구동부의 안정화 시간 동안 추가 작업없이 자동으로 스큐 보정 기능을 구현할 수 있다. 이를 통해 표시장치의 양산 적용시 제조시간을 단축할 수 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시장치 110: 표시패널
120: 데이터 구동부 120a: 입력부
121: 데이터 입력부 122: 클럭 입력부
125: 스큐 보정부 130: 게이트 구동부
140: 컨트롤러

Claims (16)

  1. 데이터와 클럭을 송신하는 컨트롤러; 및
    상기 컨트롤러로부터 수신한 상기 데이터와 상기 클럭을 비교하고 상기 데이터와 상기 클럭의 스큐를 카운트한 데이터화값을 참조하여 상기 데이터와 상기 클럭의 스큐를 보정하는 데이터 구동부를 포함하고,
    상기 데이터 구동부는,
    상기 컨트롤러로부터 상기 데이터와 상기 클럭을 수신하는 입력부와,
    상기 송신한 상기 데이터와 상기 클럭을 비교하고 상기 데이터와 상기 클럭의 스큐를 카운트한 데이터화값을 송신하는 스큐 보정부를 포함하고,
    상기 스큐 보정부는,
    상기 데이터와 상기 클럭을 비교한 신호 파형을 출력하는 위상 비교기와,
    상기 신호 파형을 내부 클럭을 이용하여 카운트한 데이터화값을 송신하는 카운터를 포함하며,
    상기 위상 비교기는, 상기 데이터와 상기 클럭 중 상기 클럭이 빠를 경우 업 신호를 출력하고 상기 데이터가 빠를 경우 다운 신호를 출력하고,
    상기 스큐 보정부는,
    상기 업 신호 또는 상기 다운 신호 중 하나를 상기 카운터로 스위칭하는 스위칭부와, 상기 위상 비교기로부터 출력된 신호가 업 신호인지 다운 신호인지를 나타내는 지시자를 송신하는 업-다운 지시기를 추가로 포함하는 표시장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 입력부는,
    상기 데이터를 수신하고 상기 스큐 보정부로부터 상기 데이터화값을 수신하고 상기 데이터화값을 참조하여 지연 레지스터를 증가시키거나 감소시키는 데이터 입력부와, 상기 클럭을 수신하고 상기 클럭을 송신하는 클럭 입력부를 포함하는 표시장치.
  6. 제5항에 있어서,
    상기 데이터는 데이터 차등 신호쌍을 포함하며, 상기 클럭은 클럭 차등 신호쌍을 포함하고,
    상기 데이터 입력부는 상기 데이터 차등 신호쌍의 전압차를 상기 데이터로 인식하는 데이터 비교기와, 상기 데이터의 지연을 설정하는 데이터 지연 레지스터를 포함하고,
    상기 클럭 입력부는, 상기 클럭 차등 신호쌍의 전압차를 상기 클럭으로 인식하는 클럭 비교기와, 상기 클럭의 지연을 설정하는 클럭 지연 레지스터를 포함하는 표시장치.
  7. 외부로부터 데이터와 클럭을 수신하는 입력부; 및
    상기 수신한 상기 데이터와 상기 클럭을 비교하고, 상기 데이터와 상기 클럭의 스큐를 카운트한 데이터화값을 송신하는 스큐 보정부를 포함하고,
    상기 입력부는 상기 스큐 보정부로부터 상기 데이터화값을 수신하고 상기 데이터화값을 참조하여 상기 데이터와 상기 클럭의 스큐를 보정하고 상기 스큐가 보정된 상기 데이터와 상기 클럭을 송신하며,
    상기 스큐 보정부는,
    상기 데이터와 상기 클럭을 비교한 신호 파형을 출력하는 위상 비교기와,
    상기 신호 파형을 내부 클럭을 이용하여 카운트한 데이터화값을 송신하는 카운터를 포함하고,
    상기 위상 비교기는, 상기 데이터와 상기 클럭 중 상기 클럭이 빠를 경우 업 신호를 출력하고 상기 데이터가 빠를 경우 다운 신호를 출력하고,
    상기 스큐 보정부는,
    상기 업 신호 또는 상기 다운 신호 중 하나를 상기 카운터로 스위칭하는 스위칭부와, 상기 위상 비교기로부터 출력된 신호가 업 신호인지 다운 신호인지를 나타내는 지시자를 송신하는 업-다운 지시기를 추가로 포함하는 데이터 구동부.
  8. 삭제
  9. 삭제
  10. 제7항에 있어서,
    상기 입력부는,
    상기 데이터를 수신하고 상기 스큐 보정부로부터 상기 데이터화값을 수신하고 상기 데이터화값을 참조하여 지연 레지스터를 증가시키거나 감소시키는 데이터 입력부와, 상기 클럭을 수신하고 상기 클럭을 송신하는 클럭 입력부를 포함하는 데이터 구동부.
  11. 제10항에 있어서,
    상기 데이터는 데이터 차등 신호쌍을 포함하며, 상기 클럭은 클럭 차등 신호쌍을 포함하고,
    상기 데이터 입력부는 상기 데이터 차등 신호쌍의 전압차를 상기 데이터로 인식하는 데이터 비교기와, 상기 데이터의 지연을 설정하는 데이터 지연 레지스터를 포함하고,
    상기 클럭 입력부는, 상기 클럭 차등 신호쌍의 전압차를 상기 클럭으로 인식하는 클럭 비교기와, 상기 클럭의 지연을 설정하는 클럭 지연 레지스터를 포함하는 데이터 구동부.
  12. 외부로부터 데이터과 클럭을 수신하고 상기 데이터와 상기 클럭을 송신하는 단계;
    상기 데이터와 상기 클럭을 비교하고, 상기 데이터와 상기 클럭의 스큐를 카운트한 데이터화값을 송신하는 단계; 및
    상기 데이터화값을 수신하고 상기 데이터화값을 참조하여 상기 데이터와 상기 클럭의 스큐를 보정하는 단계를 포함하며,
    상기 데이터화값을 송신하는 단계에서,
    상기 데이터와 상기 클럭을 비교한 신호 파형을 출력하고 상기 신호 파형을 내부 클럭을 이용하여 카운트하여 데이터화값을 송신하고,
    상기 데이터화값을 송신하는 단계에서,
    상기 데이터와 상기 클럭 중 상기 클럭이 빠를 경우 업 신호를 출력하고 상기 데이터가 빠를 경우 다운 신호를 출력하고,
    상기 업 신호 또는 상기 다운 신호 중 하나를 카운터로 스위칭하고, 출력된 신호가 업 신호인지 다운 신호인지를 나타내는 지시자를 송신하는 스큐 보정 방법.
  13. 삭제
  14. 삭제
  15. 제12항에 있어서,
    상기 데이터와 상기 클럭의 스큐를 보정하는 단계에서,
    상기 데이터화값을 수신하고 상기 데이터화값을 참조하여 지연 레지스터를 증가시키거나 감소시키는 스큐 보정 방법.
  16. 제15항에 있어서,
    상기 데이터는 데이터 차등 신호쌍을 포함하며, 상기 클럭은 클럭 차등 신호쌍을 포함하고,
    상기 데이터와 상기 클럭을 송신하는 단계에서, 상기 데이터 차등 신호쌍의 전압차를 상기 데이터로 인식하고, 상기 클럭 차등 신호쌍의 전압차를 상기 클럭으로 인식하는 스큐 보정 방법.
KR1020170171068A 2017-12-13 2017-12-13 표시장치, 데이터 구동부 및 스큐 보정 방법 KR102419352B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170171068A KR102419352B1 (ko) 2017-12-13 2017-12-13 표시장치, 데이터 구동부 및 스큐 보정 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170171068A KR102419352B1 (ko) 2017-12-13 2017-12-13 표시장치, 데이터 구동부 및 스큐 보정 방법

Publications (2)

Publication Number Publication Date
KR20190070504A KR20190070504A (ko) 2019-06-21
KR102419352B1 true KR102419352B1 (ko) 2022-07-11

Family

ID=67056618

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170171068A KR102419352B1 (ko) 2017-12-13 2017-12-13 표시장치, 데이터 구동부 및 스큐 보정 방법

Country Status (1)

Country Link
KR (1) KR102419352B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115100998B (zh) * 2022-08-24 2022-11-15 成都利普芯微电子有限公司 一种驱动电路、驱动ic、驱动设备、显示设备

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110094839A (ko) * 2010-02-18 2011-08-24 엘지디스플레이 주식회사 데이터 신호와 클럭 신호 간의 스큐 보정 장치와 이를 이용한 표시장치
KR101696469B1 (ko) * 2010-05-27 2017-01-16 엘지디스플레이 주식회사 액정표시장치
KR20120119021A (ko) * 2011-04-20 2012-10-30 엘지디스플레이 주식회사 디스플레이 장치

Also Published As

Publication number Publication date
KR20190070504A (ko) 2019-06-21

Similar Documents

Publication Publication Date Title
KR100937509B1 (ko) 타이밍 컨트롤러, 컬럼 드라이버 및 이를 갖는 표시 장치
KR102151949B1 (ko) 표시장치와 그 구동 방법
KR101808344B1 (ko) 표시장치와 그 구동 방법
JP6906911B2 (ja) 半導体装置、データ伝送システム及び半導体装置の動作方法
US20100231787A1 (en) Signal processing method and device
KR102140057B1 (ko) 디스큐 기능을 갖는 고속 데이터 인터페이스 방법 및 그 장치
US10727839B2 (en) Clock recovery device and source driver for recovering embedded clock from interface signal
KR102621926B1 (ko) 인터페이스신호에서 임베디드클럭을 복원하는 클럭복원장치 및 소스드라이버
US9196218B2 (en) Display device having driving control circuit operating as master or slave
US8305368B2 (en) Method for determining an optimum skew and adjusting a clock phase of a pixel clock signal and data driver utilizing the same
KR102288319B1 (ko) 표시 장치 및 그 제어 방법
KR20220064032A (ko) 디스플레이 장치, 구동 회로 및 구동 방법
US20100060557A1 (en) Data de-skew block device and method of de-skewing transmitted data
KR102293371B1 (ko) 표시장치
KR102419352B1 (ko) 표시장치, 데이터 구동부 및 스큐 보정 방법
KR102113618B1 (ko) 평판 표시 장치의 데이터 인터페이스 장치 및 방법
CN106952600B (zh) 时序控制器及其信号输出方法
KR20100129153A (ko) 액정표시장치
US10943560B2 (en) Clock recovery device and source driver for recovering embedded clock from interface signal
JP5987371B2 (ja) データ受信回路、電子機器、及びデータ受信方法
US20210125536A1 (en) Display device and micro-controller unit for data communication
US8411810B2 (en) Receiving circuit with adaptive synchronization and method thereof
US20130127813A1 (en) Display device
US7656203B2 (en) Receiving circuit and method thereof
US11622171B2 (en) Image sensor apparatus and corresponding method capable of automatically adjusting signal timing margins in response to different circuit routing designs

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant