JP2004053412A - 半導体集積回路試験装置 - Google Patents
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Abstract
【課題】高速動作するＩＣを、動作周波数の低い汎用テスタを用いて、その動作周波数を低減させることなく、実動作速度にて試験を行なうことが可能なＩＣ試験装置を提供する。
【解決手段】ビット幅ｎビットの出力信号ＤＩは、並列接続されたｎビットエッジトリガフリップフロップ回路に入力されると、基本クロック信号をＤＩの周期Ｔずつ段階的に遅延させて生成したサンプリングクロック信号Ａ〜Ｄに同期して周期が４Ｔであり、かつビット幅ｎビットの信号ＤＯ０’〜ＤＯ３’となる。出力信号ＤＯ０’〜ＤＯ３’は、さらに、後段のｎビットエッジトリガフリップフロップ回路において、サンプリングクロック信号ＡとはＤＩの周期Ｔ内で位相の異なる単相のサンプリングクロック信号Ｅに同期し、ビット幅４ｎビットの出力信号として、同一タイミングで汎用テスタ３の測定用端子３０に入力される。
【選択図】 図１
【解決手段】ビット幅ｎビットの出力信号ＤＩは、並列接続されたｎビットエッジトリガフリップフロップ回路に入力されると、基本クロック信号をＤＩの周期Ｔずつ段階的に遅延させて生成したサンプリングクロック信号Ａ〜Ｄに同期して周期が４Ｔであり、かつビット幅ｎビットの信号ＤＯ０’〜ＤＯ３’となる。出力信号ＤＯ０’〜ＤＯ３’は、さらに、後段のｎビットエッジトリガフリップフロップ回路において、サンプリングクロック信号ＡとはＤＩの周期Ｔ内で位相の異なる単相のサンプリングクロック信号Ｅに同期し、ビット幅４ｎビットの出力信号として、同一タイミングで汎用テスタ３の測定用端子３０に入力される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路試験装置に関し、特に、汎用テスタを用いて半導体集積回路の電気的特性を検査する半導体集積回路試験装置に関する。
【０００２】
【従来の技術】
従来、半導体集積回路（ＩＣ）の電気的特性を検査するにあたっては、一般に、図６に示す構成からなるＩＣ試験装置を用いて行なわれていた。
【０００３】
図６は、従来のＩＣ試験装置を機能的に説明する機能ブロック図である。
図６を参照して、汎用テスタ３は、測定用端子３０を被測定ＩＣ１が搭載されたパフォーマンスボード２上の入力端子２０および出力端子２１に、例えばケーブル等を介して接続することにより、被測定ＩＣ１に接続される。
【０００４】
この構成において、汎用テスタ３から出力されたテスト信号は、入力端子２０を介して被測定ＩＣ１内部に入力される。さらにテスタ３は、被測定ＩＣ１がテスト信号に応答して出力する出力信号を出力端子２１を介して受け取って、被測定ＩＣ１の電気的特性を検査することができる。
【０００５】
図７は、ＩＣ試験において汎用されているテスタの一例の構成を説明する概略ブロック図である。
【０００６】
図７を参照して、制御回路８の指示によりパターン生成回路９で生成されたテストパターンは、複数の入出力切り替え回路１１を経て、対応する測定用端子３０からテスタ３外部に出力される。出力されたテストパターンは、パフォーマンスボード２上の入出力端子２２（図６の入力端子２０に相当）を介して被測定ＩＣ１に入力される。
【０００７】
続いて、被測定ＩＣ１の出力信号は、パフォーマンスボード２上の入出力端子２２（図６の出力端子２１に相当）より出力される。出力信号は、さらに、テスタ３の測定用端子３０を介してテスタ３内部に入力され、対応する入出力切り替え回路１１を通過した後にコンパレータ１０に入力される。コンパレータ１０は、パターン生成回路９から送られた期待値と、被測定ＩＣ１の出力信号との比較を行ない、判定結果を制御回路８に出力する。
【０００８】
さらに、汎用テスタ３は、位相の異なる各種のクロック信号を生成するクロック生成回路１２を含み、生成したクロック信号を、必要に応じて測定用端子３０群を介して外部に供給することができる。
【０００９】
ここで、テスタ３はｍ個（ｍは２以上の自然数）の測定用端子３０を具備しており、各試験において必要とされるｎ個（ｎは自然数）の端子３０を選択して対応するパフォーマンスボード２上の入出力端子２２に接続することにより試験が行なわれる。
【００１０】
このように、汎用テスタ３を用いたＩＣ試験では、異なる仕様の被測定ＩＣ１においても、テスタ３の測定端子３０を、パフォーマンスボード２上の対応する入出力端子２２に変更して接続することで、テスタ３自体の仕様を変更することなく、試験を行なうことが可能であった。
【００１１】
しかしながら、一方では、単にテスタ３の複数の測定用端子３０のうちで選択される端子の変更を行なうだけであるために、テスタ３の有する入力負荷が大きいことから、被測定ＩＣ１の出力遅延が増大し、動作周波数が低下するというデメリットが生じていた。
【００１２】
また、近年、マイクロプロセッサの高速化に伴い、ＩＣにおいても高速化が急速に進んでいるが、従来のテスタは依然として動作周波数が低いために、被測定ＩＣの実使用速度に対応した試験を行なうことが困難であった。
【００１３】
かかる問題点を解決すべく、従来、例えば特開平８−２４８０９７号公報に記載のＩＣ試験装置が提案されている。
【００１４】
図８は、従来のＩＣ試験装置の一例において、動作速度の維持に関する部分を抽出して、その構成を説明する回路図である。
【００１５】
なお、図８に示すＩＣ試験装置１００の構成は、被測定ＩＣ（図示せず）の出力する高速パルスデータのパルス幅（例えば２ｎＳ）に対して、低速パルスデータのパルス幅が約４倍（８ｎＳ）の場合を仮定したものである。
【００１６】
図８を参照して、図示しない被測定ＩＣの有する複数の出力端子４０ａ〜４０ｄのうち、例えば、出力端子４０ａは、１組のアナログコンパレータ４１ａＨおよび４１ａＬに接続される。
【００１７】
アナログコンパレータ４１ａＨは、出力端子４０ａの出力するアナログ信号を第１の基準電圧ＶＯＨと比較して、比較結果であるデジタル信号を出力する。
【００１８】
一方、アナログコンパレータ４１ａＬは、出力端子４０ａの出力するアナログ信号を第２の基準電圧ＶＯＬと比較して、比較結果であるデジタル信号を出力する。
【００１９】
同様に、出力端子４０ｂは、１組のアナログコンパレータ４１ｂＨおよび４１ｂＬに接続される。アナログコンパレータ４１ｂＨは、出力端子４０ｂの出力するアナログ信号を第１の基準電圧ＶＯＨと比較して、比較結果であるデジタル信号を出力する。一方、アナログコンパレータ４１ｂＬは、出力端子４０ｂの出力するアナログ信号を第２の基準電圧ＶＯＬと比較して、比較結果であるデジタル信号を出力する。
【００２０】
また、出力端子４０ｃは、１組のアナログコンパレータ４１ｃＨおよび４１ｃＬに接続される。アナログコンパレータ４１ｃＨは、出力端子４０ｃの出力するアナログ信号を第１の基準電圧ＶＯＨと比較して、比較結果であるデジタル信号を出力する。一方、アナログコンパレータ４１ｃＬは、出力端子４０ｃの出力するアナログ信号を第２の基準電圧ＶＯＬと比較して、比較結果であるデジタル信号を出力する。
【００２１】
また、出力端子４０ｄは、１組のアナログコンパレータ４１ｄＨおよび４１ｄＬに接続される。アナログコンパレータ４１ｄＨは、出力端子４０ｄの出力するアナログ信号を第１の基準電圧ＶＯＨと比較して、比較結果であるデジタル信号を出力する。アナログコンパレータ４１ｄＬは、出力端子４０ｄの出力するアナログ信号を第２の基準電圧ＶＯＬと比較して、比較結果であるデジタル信号を出力する。
【００２２】
次に、各アナログコンパレータから出力されたデジタル信号は、モード選択手段５０に入力される。モード選択手段５０は、図８に示すように、被測定ＩＣ（図示せず）の４個の出力端子４０ａ〜４０ｄにつき１個設けられている。したがって、ＩＣ試験装置１００内には、図８に示すモード選択手段５０が、４個の出力端子を一単位として複数個設けられることとなる。
【００２３】
図８に示す１個のモード選択手段５０は、Ｄ型フリップフロップ回路４２ａ〜４２ｄと、Ｄ型フリップフロップ回路４３ａ〜４３ｄと、セレクタ４４ａ〜４４ｄと、セレクタ４５ａ〜４５ｄとで構成される。例えば、アナログコンパレータ４１ａＨの出力端子は、セレクタ４４ａの端子Ａに接続されるとともに、４個のＤ型フリップフロップ回路４２ａ〜４２ｄのＤ端子に接続される。さらに、４個のＤ型フリップフロップ回路４２ａ〜４２ｄの出力端子は、セレクタ４４ａ〜４４ｄの端子Ｂにそれぞれ接続される。
【００２４】
ここで、図示しない被測定ＩＣが出力端子４０ａより低速のパルスデータ（パルス幅が約８ｎＳ）を出力する場合は、モード選択信号ＭＳをセレクタ４４ａの選択端子ＳＥＬに入力することにより低速モードが選択される。これにより、アナログコンパレータ４１ａＨの出力するデジタル信号は、セレクタ４４ａの端子Ａに入力されて、そのままケーブル４６ａを通過し、判定回路４７ａのＨ（論理ハイ）端子またはＬ（論理ロー）端子に入力される。さらに、判定回路４７ａにおいて、ＨレベルおよびＬレベルの２つの状態の間で変化する期待値データＰａに応じて、Ｈ端子またはＬ端子のいずれかの入力信号が選択され、負論理の３入力アンド回路４８ａの第１の負論理端子に入力される。
【００２５】
一方、被測定ＩＣが高速パルスデータ（パルス幅が約２ｎＳ）を出力する場合は、モード選択信号ＭＳをセレクタ４４ａの選択端子ＳＥＬに入力することにより、高速モードが選択される。高速モード時においては、アナログコンパレータ４１ａＨから出力された高速のデジタル信号は、４組のＤ型フリップフロップ回路４２ａ〜４２ｄのＤ端子に並列して入力される。
【００２６】
ここで、Ｄ型フリップフロップ回路４２ａ〜４２ｄのそれぞれのＣＫ端子には、デジタル信号のパルス幅の整数倍だけ位相の異なる４個のクロック信号Ｃａ〜Ｃｄが入力される。これにより、アナログコンパレータ４１ａＨの出力するパルス幅が２ｎＳのデジタル信号は、位相の異なるクロック信号Ｃａ〜Ｃｄのそれぞれに同期することで、パルス幅の整数倍だけ位相の異なり、かつパルス幅が８ｎｓの４個のデジタル信号に分配される。
【００２７】
さらに、パルス幅が４倍に伸長された４個のデジタル信号は、対応するセレクタ４４ａ〜４４ｄの端子Ｂを介してケーブル４６ａ〜４６ｄを通過し、判定回路４７ａ〜４７ｄのＨ端子に並列して入力される。
【００２８】
アナログコンパレータ４１ａＬから出力されるデジタル信号も、同様に、４個のＤ型フリップフロップ回路４３ａ〜４３ｄに並列入力されると、クロック信号Ｃａ〜Ｃｄに同期して、パルス幅の整数倍だけ位相の異なり、かつパルス幅が８ｎＳの４個のデジタル信号に分配され、ケーブル４６ａ〜４６ｄを介して判定回路４７ａ〜４７ｄのＬ端子に並列して入力される。
【００２９】
続いて、判定回路４７ａ〜４７ｄにおいて、それぞれの期待値Ｐａ〜Ｐｄに基づき、Ｈ端子またはＬ端子の出力が選択的に３入力アンド回路４８ａ〜４８ｄの第１の負論理入力端子に入力される。
【００３０】
最後に、４個に分配されたデジタル信号は、互いにパルス幅の整数倍だけ位相が異なることから、３入力アンド回路４８ａ〜４８ｄの第２の負論理入力端子には、パルス幅の整数倍だけ位相の異なる判定タイミング信号Ｔ１〜Ｔ４が入力され、各タイミング信号に応じた判定結果ＦＤａ〜ＦＤｄが出力される。
【００３１】
以上のように、従来のＩＣ試験装置においては、高速パルスデータは、そのパルス幅の整数倍だけ位相の異なる複数のクロック信号により、パルス幅が伸張された複数の信号に分配されて、信号毎に用意された判定回路に供給されることから、高速パルスを出力する被測定ＩＣであっても実動作速度において試験することが可能となる。
【００３２】
【発明が解決しようとする課題】
しかしながら、従来のＩＣ試験装置では、例えば、図８に示すように、４個に分配されたパルスデータは互いに位相が異なることから、パルスデータ毎に異なる判定タイミング信号Ｔ１〜Ｔ４で判定する必要が生じる。したがって、ＩＣ試験装置は、分配されたパルスデータに相当する数の判定タイミング信号を設定しなければならない。このため、設定可能な判定タイミング信号の数に限界がある汎用テスタには対応できないという問題があった。
【００３３】
また、ＩＣ試験装置の入力負荷は依然として大きいことから、出力遅延による動作周波数の低下は改善されていない。
【００３４】
それゆえ、この発明の目的は、汎用テスタを用いて、高速動作するＩＣについて、その動作周波数を低減させることなく、実動作速度にて試験を行なうことが可能なＩＣ試験装置を提供することにある。
【００３５】
【課題を解決するための手段】
この発明は、被測定半導体集積回路の電気的特性を汎用テスタを用いて検査するための半導体集積回路試験装置であって、被測定半導体集積回路に汎用テスタで発生したテスト信号を入力するためのテスト信号入力手段と、テスト信号に応答して被測定半導体集積回路から出力される出力信号のビット幅を拡張し、かつ同一タイミングで汎用テスタに入力するためのビット幅拡張手段とを備える。
【００３６】
好ましくは、所定の位相の基本クロック信号を出力信号の周期分ずつ段階的に遅延させて得られるｍ（ｍは２以上の自然数）相のサンプリングクロック信号と、ｍ相のサンプリングクロック信号のうち第１相目のサンプリングクロック信号に対して、出力信号の周期内で位相の異なる単相のサンプリングクロック信号とをビット幅拡張手段に供給するサンプリングクロック信号供給手段を備える。
【００３７】
好ましくは、ビット幅拡張手段は、ｎ（ｎは自然数）ビットのビット幅を有する出力信号を、ｍ相のサンプリングクロック信号に同期して、ビット幅がｎビットであり、かつ周期がｍ倍に拡張されたｍ個の信号に分配し、ビット幅ｎビットからなるｍ個の信号を単相のサンプリングクロック信号に同期して、同一タイミングで汎用テスタに入力する。
【００３８】
好ましくは、サンプリングクロック信号供給手段は、汎用テスタあるいは被測定半導体集積回路で発生したサンプリングクロック信号を入力するためのサンプリングクロック信号入力手段を含む。
【００３９】
この発明の別の局面によれば、サンプリングクロック信号供給手段は、汎用テスタで発生した基本クロック信号を入力するためのクロック信号入力手段と、基本クロック信号に基づいてサンプリングクロック信号を生成するサンプリングクロック生成手段とを備える。
【００４０】
したがって、この発明によれば、動作周波数の低い汎用テスタにおいても、高速動作する半導体集積回路を、その動作周波数を低減させることなく、実動作速度にて試験を行なうことが可能となる。
【００４１】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１におけるＩＣ試験装置の構成を示す回路図である。
【００４２】
図１を参照して、実施の形態１のＩＣ試験装置は、図６に示す従来のＩＣ試験装置に対して、被測定ＩＣ１の図示しないテスタピンとパフォーマンスボード２上の出力端子２１との間にワイドビット化回路４を備える点で相違しており、共通する部分については、説明を繰り返さない。
【００４３】
この構成において、被測定ＩＣ１が入力されたテスト信号に応答して出力する出力信号ＤＩは、図示しないテスタピンを介してワイドビット化回路４に入力されると、ビット幅が拡張された出力信号となって、パフォーマンスボード２上の出力端子２１より出力され、測定用端子３０を介して、汎用テスタ３内部に入力される。
【００４４】
今回は、被測定ＩＣ１のビット幅ｎ（ｎは自然数）ビットの出力信号ＤＩが、ワイドビット化回路４においてビット幅がｎビットの４個の出力信号ＤＯ０〜ＤＯ３に分配されて、合計のビット幅が４ｎビットに拡張された出力信号として汎用テスタ３の測定用端子３０に入力される場合を例として説明する。
【００４５】
図２は、この発明の実施の形態１のＩＣ試験装置におけるワイドビット化回路４の構成を示す回路図である。
【００４６】
図２を参照して、ワイドビット化回路４は、入力バッファ回路７と、入力バッファ回路に並列接続された４個のｎビットエッジトリガフリップフロップ回路５ａ〜５ｄと、各ｎビットエッジトリガフリップフロップ回路の後段に直列接続された、合計４個のｎビットエッジトリガフリップフロップ回路６ａ〜６ｄとで構成される。
【００４７】
この構成において、被測定ＩＣ１の出力信号ＤＩは、入力バッファ回路７を介して、前段のｎビットエッジトリガフリップフロップ回路５ａ〜５ｄのそれぞれのＤ端子に並列して入力される。
【００４８】
ｎビットエッジトリガフリップフロップ回路５ａ〜５ｄのＣＫ端子には、サンプリングクロック信号Ａ〜Ｄが入力される。これにより、ｎビットエッジトリガフリップフロップ回路５ａ〜５ｄのＱ端子からは、それぞれのサンプリングクロック信号に同期した信号ＤＯ０’〜ＤＯ３’が出力されることとなる。
【００４９】
ここで、サンプリングクロック信号Ａ〜Ｄは、図７に示す汎用テスタ３内部のクロック生成回路１２において、所定の位相の基本クロック信号を出力信号ＤＩの周期Ｔずつ段階的に遅延させて生成された信号であり、汎用テスタ３の外部端子３０を介して出力され、パフォーマンスボード２上の入力端子２０を介してワイドビット化回路４内のｎビットエッジトリガフリップフロップ回路５ａ〜５ｄの各ＣＫ端子に供給される。
【００５０】
次に、出力信号ＤＯ０’〜ＤＯ３’は、それぞれ後段のｎビットエッジトリガフリップフロップ回路６ａ〜６ｄに入力される。このとき、ｎビットエッジトリガフリップフロップ回路６ａ〜６ｄの各ＣＫ端子には、単相のサンプリングクロック信号Ｅが汎用テスタ３より供給される。
【００５１】
ここで、サンプリングクロック信号Ｅは、サンプリングクロック信号Ａとは出力信号ＤＩの周期Ｔ内で位相の異なる信号であり、汎用テスタ３内部のクロック生成回路１２にて生成出力される。
【００５２】
この結果、出力信号ＤＯ０’〜ＤＯ３’は、サンプリングクロック信号Ｅに同期し、ｎビットエッジトリガフリップフロップ回路６ａ〜６ｄのそれぞれのＱ端子より位相の揃った出力信号ＤＯ０〜ＤＯ３が出力される。
【００５３】
最後に、出力信号ＤＯ０〜ＤＯ３は、パフォーマンスボード２上の出力端子２１を介して出力され、さらに測定端子３０を介して同一のタイミングで汎用テスタ３の測定用端子３０に入力される。続いて、出力信号ＤＯ０〜ＤＯ３は、図７に示すように、入出力切り替え回路１１を経てコンパレータ１０に入力され、被測定ＩＣ１の電気的特性が検査される。
【００５４】
図３は、この発明の実施の形態１のＩＣ試験装置における出力信号の動作を説明する動作波形図である。
【００５５】
図３を参照して、出力信号ＤＩ、サンプリングクロック信号Ａ〜Ｄ、ｎビットエッジトリガフリップフロップ回路５ａ〜５ｄ通過後の出力信号ＤＯ０’〜ＤＯ３’、サンプリングクロック信号Ｅおよびｎビットエッジトリガフリップフロップ回路６ａ〜６ｄの出力信号ＤＯ０〜ＤＯ３の動作波形を示す。
【００５６】
最初に、被測定ＩＣ１が出力する出力信号ＤＩは、ビット幅がｎビットであり、かつ周期Ｔの信号である。
【００５７】
サンプリングクロック信号Ａ〜Ｄは、サンプリングクロック信号Ａに対して、出力信号ＤＩの周期Ｔだけ段階的に遅延させて生成した、周期４Ｔのクロック信号である。
【００５８】
また、サンプリングクロック信号Ｅは、サンプリングクロック信号Ａとは周期Ｔ内で位相の異なる周期４Ｔのクロック信号である。
【００５９】
図３に示すように、出力信号ＤＩは、ｎビットエッジトリガフリップフロップ回路５ａ〜５ｄに入力されると、サンプリングクロック信号Ａ〜Ｄに同期して、周期Ｔずつ段階的に遅延した出力信号ＤＯ０’〜ＤＯ３’に分配される。
【００６０】
ここで、出力信号ＤＯ０’〜ＤＯ３’は、出力信号ＤＩと比較して、ビット幅がｎビットであり、かつ周期がＴから４Ｔに拡張される。したがって、出力信号ＤＯ０’〜ＤＯ３’の動作周波数は、出力信号ＤＩの動作周波数の４分の１に低減される。
【００６１】
次に、出力信号ＤＯ０’〜ＤＯ３’は、後段のｎビットエッジトリガフリップフロップ回路６ａ〜６ｄのＤ端子に並列して入力されると、それぞれサンプリングクロック信号Ｅに同期し、位相の揃ったビット幅がｎビットの出力信号ＤＯ０〜ＤＯ３として、ｎビットエッジトリガフリップフロップ回路６ａ〜６ｄのＱ端子より同一のタイミングで出力される。
【００６２】
さらに、出力信号ＤＯ０〜ＤＯ３は、合計のビット幅が４ｎビットであり、かつ周期が４倍に拡張された出力信号として、パフォーマンスボード２上の出力端子２１より出力される。したがって、汎用テスタ３の測定用端子３０には、ビット幅が４ｎビットであり、かつ周期４Ｔの出力信号ＤＯ０〜ＤＯ３が同一のタイミングで入力されることとなる。
【００６３】
なお、汎用テスタ３は、図７にて述べたように、複数の測定用端子３０を有しているため、試験に使用されている端子以外の端子を用れば、同一のタイミングで入力された出力信号ＤＯ０〜ＤＯ３の電気的特性を検査することが可能である。
【００６４】
また、実施の形態１のワイドビット化回路は、ｎビットエッジトリガフリップフロップ回路で構成されているが、レベルセンスラッチ回路に置き換えても同様の効果を得ることができる。
【００６５】
したがって、この発明の実施の形態１によれば、被測定ＩＣの出力信号は、ビット幅がｎビットから４ｎビットに拡張されると同時に動作周波数は４分の１に低減されることから、被測定ＩＣよりも動作周波数の低い汎用テスタにおいても、被測定ＩＣを実動作速度で試験することが可能となる。
【００６６】
また、ビット幅が４ｎビットに拡張された出力信号を同一のタイミングでテスタに入力することから、複数の判定タイミング信号を必要とせず、設定可能な判定タイミング数に制限のある汎用テスタにおいても試験を行なうことが可能である。
【００６７】
さらに、ワイドビット化回路を被測定ＩＣと同じパフォーマンスボード上に設置することにより、従来の汎用テスタに直結する場合の配線長を短縮することができるため、ケーブルの有する寄生容量が軽減される。これにより、ワイドビット化回路の入力負荷は、汎用テスタの入力負荷よりも小さくなるため、被測定ＩＣの動作周波数の低下を防ぐことができる。
【００６８】
なお、実施の形態１では、出力信号のビット幅を４倍に拡張する場合について説明したが、生成するサンプリングクロック信号の数に応じて所望の倍数に拡張することができる。
【００６９】
［実施の形態２］
図４は、この発明の実施の形態２のＩＣ試験装置を機能的に説明する機能ブロック図である。
【００７０】
図４に示す構成において、実施の形態２の半導体試験装置は、実施の形態１の半導体装置に対して、サンプリングクロック信号Ａ〜Ｅを被測定ＩＣ１にて生成してワイドビット化回路４に供給する点で相違し、共通する部分については説明を繰り返さない。
【００７１】
この場合、サンプリングクロック信号Ａ〜Ｄは、被測定ＩＣ１の発生するクロック信号に基づき、段階的に周期Ｔずつ遅延させて生成される。また、サンプリングクロック信号Ｅは、サンプリングクロック信号Ａを周期Ｔ内で位相をずらすことにより生成される。
【００７２】
したがって、この発明の実施の形態２によれば、汎用テスタにおいてサンプリングクロック信号出力のために用いていた測定用端子を新たに有効とすることができ、ワイドビット化により増加した出力信号に対しても汎用テスタにて同時に処理することが可能となる。
【００７３】
［実施の形態３］
図５は、この発明の実施の形態３のＩＣ試験装置を機能的に説明する機能ブロック図である。
【００７４】
図５に示す構成において、実施の形態３の半導体試験装置は、実施の形態１の半導体装置に対して、サンプリングクロック信号Ａ〜Ｅをパフォーマンスボード２上に設置されたクロック生成回路１２にて生成してワイドビット化回路４に供給する点で相違し、共通する部分については説明を繰り返さない。
【００７５】
この構成において、汎用テスタ３が発生する基本クロック信号は、パフォーマンスボード２上のクロック生成回路１２に送られ、基本クロック信号を段階的に周期Ｔずつ遅延させてサンプリングクロック信号Ａ〜Ｄが生成される。また、サンプリングクロック信号Ｅは、サンプリングクロック信号Ａを周期Ｔ内で位相をずらすことにより生成される。
【００７６】
さらに、クロック生成回路１２は、生成したサンプリングクロック信号Ａ〜Ｅをワイドビット化回路４に供給する。
【００７７】
したがって、この発明の実施の形態３によれば、汎用テスタにおいてサンプリングクロック信号出力のために用いていた測定用端子を新たに有効とすることができ、ワイドビット化により増加した出力信号に対しても汎用テスタにて同時に処理することが可能となる。
【００７８】
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
【００７９】
【発明の効果】
以上のように、この発明によれば、被測定ＩＣが搭載されたパフォーマンスボード上にワイドビット化回路を設けることにより、被測定ＩＣの出力信号のビット幅が拡張されるとともに動作周波数は低減されることから、動作周波数の低い汎用テスタにおいても、高速で動作する被測定ＩＣを動作周波数を落とすことなく、実動作速度で試験することが可能となる。
【００８０】
また、ビット幅が拡張された出力信号をさらに単相のサンプリングクロック信号に同期し、同一のタイミングでテスタに入力することから、複数の判定タイミング信号を必要とせず、設定可能な判定タイミング信号の数に制限のある汎用テスタにおいても試験を行なうことが可能である。
【００８１】
さらに、ワイドビット化回路の入力負荷は、汎用テスタの入力負荷よりも小さくなるため、被測定ＩＣの動作周波数の低下を防ぐことができる。
【００８２】
また、サンプリングクロック信号を被測定ＩＣにおいて発生させてワイドビット化回路に供給することにより、汎用テスタにおいてサンプリングクロック信号出力のために用いていた測定用端子を新たに有効とすることができ、ワイドビット化により増加した出力信号に対しても汎用テスタにて同時に処理することが可能となる。
【００８３】
また、サンプリングクロック信号をパフォーマンスボード上に設置したクロック生成回路において生成し、ワイドビット化回路に供給することによっても、汎用テスタにおいてサンプリングクロック信号出力のために用いていた測定用端子を新たに有効とすることができ、ワイドビット化により増加した出力信号に対しても汎用テスタにて同時に処理することが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１におけるＩＣ試験装置の構成を示す回路図である。
【図２】この発明の実施の形態１のＩＣ試験装置におけるワイドビット化回路の構成を示す回路図である。
【図３】この発明の実施の形態１のＩＣ試験装置における出力信号の動作波形図である。
【図４】この発明の実施の形態２のＩＣ試験装置を機能的に説明する機能ブロック図である。
【図５】この発明の実施の形態３のＩＣ試験装置を機能的に説明する機能ブロック図である。
【図６】従来のＩＣ試験装置を機能的に説明する機能ブロック図である。
【図７】ＩＣ試験において汎用されているテスタの一例の構成を説明する概略ブロック図である。
【図８】従来のＩＣ試験装置の一例における動作速度の維持に関する部分を抽出して、その構成を説明する回路図である。
【符号の説明】
１ 被測定ＩＣ、２ パフォーマンスボード、３ 汎用テスタ、４ ワイドビット化回路、５ａ，５ｂ，５ｃ，５ｄ ｎビットエッジトリガフリップフロップ回路、６ａ，６ｂ，６ｃ，６ｄ ｎビットエッジトリガフリップフロップ回路、７ 入力バッファ、８ 制御回路、９ パターン生成回路、１０ コンパレータ、１１ 入出力切り替え回路、１２ クロック生成回路、２０ 入力端子、２１出力端子、２２ 入出力端子、３０ 測定用端子、４０ａ，４０ｂ，４０ｃ，４０ｄ 出力端子、４１ａＨ，４１ｂＨ，４１ｃＨ，４１ｄＨ，４１ａＬ，４１ｂＬ，４１ｃＬ，４１ｄＬ アナログコンパレータ、４２ａ，４２ｂ，４２ｃ，４２ｄ，４３ａ，４３ｂ，４３ｃ，４３ｄ Ｄ型フリップフロップ回路、４４ａ，４４ｂ，４４ｃ，４４ｄ，４５ａ，４５ｂ，４５ｃ，４５ｄ セレクタ、４６ａ，４６ｂ，４６ｃ，４６ｄ ケーブル、４７ａ，４７ｂ，４７ｃ，４７ｄ 判定回路、４８ａ，４８ｂ，４８ｃ，４８ｄ ３入力アンド回路、１００ ＩＣ試験装置。
【発明の属する技術分野】
この発明は、半導体集積回路試験装置に関し、特に、汎用テスタを用いて半導体集積回路の電気的特性を検査する半導体集積回路試験装置に関する。
【０００２】
【従来の技術】
従来、半導体集積回路（ＩＣ）の電気的特性を検査するにあたっては、一般に、図６に示す構成からなるＩＣ試験装置を用いて行なわれていた。
【０００３】
図６は、従来のＩＣ試験装置を機能的に説明する機能ブロック図である。
図６を参照して、汎用テスタ３は、測定用端子３０を被測定ＩＣ１が搭載されたパフォーマンスボード２上の入力端子２０および出力端子２１に、例えばケーブル等を介して接続することにより、被測定ＩＣ１に接続される。
【０００４】
この構成において、汎用テスタ３から出力されたテスト信号は、入力端子２０を介して被測定ＩＣ１内部に入力される。さらにテスタ３は、被測定ＩＣ１がテスト信号に応答して出力する出力信号を出力端子２１を介して受け取って、被測定ＩＣ１の電気的特性を検査することができる。
【０００５】
図７は、ＩＣ試験において汎用されているテスタの一例の構成を説明する概略ブロック図である。
【０００６】
図７を参照して、制御回路８の指示によりパターン生成回路９で生成されたテストパターンは、複数の入出力切り替え回路１１を経て、対応する測定用端子３０からテスタ３外部に出力される。出力されたテストパターンは、パフォーマンスボード２上の入出力端子２２（図６の入力端子２０に相当）を介して被測定ＩＣ１に入力される。
【０００７】
続いて、被測定ＩＣ１の出力信号は、パフォーマンスボード２上の入出力端子２２（図６の出力端子２１に相当）より出力される。出力信号は、さらに、テスタ３の測定用端子３０を介してテスタ３内部に入力され、対応する入出力切り替え回路１１を通過した後にコンパレータ１０に入力される。コンパレータ１０は、パターン生成回路９から送られた期待値と、被測定ＩＣ１の出力信号との比較を行ない、判定結果を制御回路８に出力する。
【０００８】
さらに、汎用テスタ３は、位相の異なる各種のクロック信号を生成するクロック生成回路１２を含み、生成したクロック信号を、必要に応じて測定用端子３０群を介して外部に供給することができる。
【０００９】
ここで、テスタ３はｍ個（ｍは２以上の自然数）の測定用端子３０を具備しており、各試験において必要とされるｎ個（ｎは自然数）の端子３０を選択して対応するパフォーマンスボード２上の入出力端子２２に接続することにより試験が行なわれる。
【００１０】
このように、汎用テスタ３を用いたＩＣ試験では、異なる仕様の被測定ＩＣ１においても、テスタ３の測定端子３０を、パフォーマンスボード２上の対応する入出力端子２２に変更して接続することで、テスタ３自体の仕様を変更することなく、試験を行なうことが可能であった。
【００１１】
しかしながら、一方では、単にテスタ３の複数の測定用端子３０のうちで選択される端子の変更を行なうだけであるために、テスタ３の有する入力負荷が大きいことから、被測定ＩＣ１の出力遅延が増大し、動作周波数が低下するというデメリットが生じていた。
【００１２】
また、近年、マイクロプロセッサの高速化に伴い、ＩＣにおいても高速化が急速に進んでいるが、従来のテスタは依然として動作周波数が低いために、被測定ＩＣの実使用速度に対応した試験を行なうことが困難であった。
【００１３】
かかる問題点を解決すべく、従来、例えば特開平８−２４８０９７号公報に記載のＩＣ試験装置が提案されている。
【００１４】
図８は、従来のＩＣ試験装置の一例において、動作速度の維持に関する部分を抽出して、その構成を説明する回路図である。
【００１５】
なお、図８に示すＩＣ試験装置１００の構成は、被測定ＩＣ（図示せず）の出力する高速パルスデータのパルス幅（例えば２ｎＳ）に対して、低速パルスデータのパルス幅が約４倍（８ｎＳ）の場合を仮定したものである。
【００１６】
図８を参照して、図示しない被測定ＩＣの有する複数の出力端子４０ａ〜４０ｄのうち、例えば、出力端子４０ａは、１組のアナログコンパレータ４１ａＨおよび４１ａＬに接続される。
【００１７】
アナログコンパレータ４１ａＨは、出力端子４０ａの出力するアナログ信号を第１の基準電圧ＶＯＨと比較して、比較結果であるデジタル信号を出力する。
【００１８】
一方、アナログコンパレータ４１ａＬは、出力端子４０ａの出力するアナログ信号を第２の基準電圧ＶＯＬと比較して、比較結果であるデジタル信号を出力する。
【００１９】
同様に、出力端子４０ｂは、１組のアナログコンパレータ４１ｂＨおよび４１ｂＬに接続される。アナログコンパレータ４１ｂＨは、出力端子４０ｂの出力するアナログ信号を第１の基準電圧ＶＯＨと比較して、比較結果であるデジタル信号を出力する。一方、アナログコンパレータ４１ｂＬは、出力端子４０ｂの出力するアナログ信号を第２の基準電圧ＶＯＬと比較して、比較結果であるデジタル信号を出力する。
【００２０】
また、出力端子４０ｃは、１組のアナログコンパレータ４１ｃＨおよび４１ｃＬに接続される。アナログコンパレータ４１ｃＨは、出力端子４０ｃの出力するアナログ信号を第１の基準電圧ＶＯＨと比較して、比較結果であるデジタル信号を出力する。一方、アナログコンパレータ４１ｃＬは、出力端子４０ｃの出力するアナログ信号を第２の基準電圧ＶＯＬと比較して、比較結果であるデジタル信号を出力する。
【００２１】
また、出力端子４０ｄは、１組のアナログコンパレータ４１ｄＨおよび４１ｄＬに接続される。アナログコンパレータ４１ｄＨは、出力端子４０ｄの出力するアナログ信号を第１の基準電圧ＶＯＨと比較して、比較結果であるデジタル信号を出力する。アナログコンパレータ４１ｄＬは、出力端子４０ｄの出力するアナログ信号を第２の基準電圧ＶＯＬと比較して、比較結果であるデジタル信号を出力する。
【００２２】
次に、各アナログコンパレータから出力されたデジタル信号は、モード選択手段５０に入力される。モード選択手段５０は、図８に示すように、被測定ＩＣ（図示せず）の４個の出力端子４０ａ〜４０ｄにつき１個設けられている。したがって、ＩＣ試験装置１００内には、図８に示すモード選択手段５０が、４個の出力端子を一単位として複数個設けられることとなる。
【００２３】
図８に示す１個のモード選択手段５０は、Ｄ型フリップフロップ回路４２ａ〜４２ｄと、Ｄ型フリップフロップ回路４３ａ〜４３ｄと、セレクタ４４ａ〜４４ｄと、セレクタ４５ａ〜４５ｄとで構成される。例えば、アナログコンパレータ４１ａＨの出力端子は、セレクタ４４ａの端子Ａに接続されるとともに、４個のＤ型フリップフロップ回路４２ａ〜４２ｄのＤ端子に接続される。さらに、４個のＤ型フリップフロップ回路４２ａ〜４２ｄの出力端子は、セレクタ４４ａ〜４４ｄの端子Ｂにそれぞれ接続される。
【００２４】
ここで、図示しない被測定ＩＣが出力端子４０ａより低速のパルスデータ（パルス幅が約８ｎＳ）を出力する場合は、モード選択信号ＭＳをセレクタ４４ａの選択端子ＳＥＬに入力することにより低速モードが選択される。これにより、アナログコンパレータ４１ａＨの出力するデジタル信号は、セレクタ４４ａの端子Ａに入力されて、そのままケーブル４６ａを通過し、判定回路４７ａのＨ（論理ハイ）端子またはＬ（論理ロー）端子に入力される。さらに、判定回路４７ａにおいて、ＨレベルおよびＬレベルの２つの状態の間で変化する期待値データＰａに応じて、Ｈ端子またはＬ端子のいずれかの入力信号が選択され、負論理の３入力アンド回路４８ａの第１の負論理端子に入力される。
【００２５】
一方、被測定ＩＣが高速パルスデータ（パルス幅が約２ｎＳ）を出力する場合は、モード選択信号ＭＳをセレクタ４４ａの選択端子ＳＥＬに入力することにより、高速モードが選択される。高速モード時においては、アナログコンパレータ４１ａＨから出力された高速のデジタル信号は、４組のＤ型フリップフロップ回路４２ａ〜４２ｄのＤ端子に並列して入力される。
【００２６】
ここで、Ｄ型フリップフロップ回路４２ａ〜４２ｄのそれぞれのＣＫ端子には、デジタル信号のパルス幅の整数倍だけ位相の異なる４個のクロック信号Ｃａ〜Ｃｄが入力される。これにより、アナログコンパレータ４１ａＨの出力するパルス幅が２ｎＳのデジタル信号は、位相の異なるクロック信号Ｃａ〜Ｃｄのそれぞれに同期することで、パルス幅の整数倍だけ位相の異なり、かつパルス幅が８ｎｓの４個のデジタル信号に分配される。
【００２７】
さらに、パルス幅が４倍に伸長された４個のデジタル信号は、対応するセレクタ４４ａ〜４４ｄの端子Ｂを介してケーブル４６ａ〜４６ｄを通過し、判定回路４７ａ〜４７ｄのＨ端子に並列して入力される。
【００２８】
アナログコンパレータ４１ａＬから出力されるデジタル信号も、同様に、４個のＤ型フリップフロップ回路４３ａ〜４３ｄに並列入力されると、クロック信号Ｃａ〜Ｃｄに同期して、パルス幅の整数倍だけ位相の異なり、かつパルス幅が８ｎＳの４個のデジタル信号に分配され、ケーブル４６ａ〜４６ｄを介して判定回路４７ａ〜４７ｄのＬ端子に並列して入力される。
【００２９】
続いて、判定回路４７ａ〜４７ｄにおいて、それぞれの期待値Ｐａ〜Ｐｄに基づき、Ｈ端子またはＬ端子の出力が選択的に３入力アンド回路４８ａ〜４８ｄの第１の負論理入力端子に入力される。
【００３０】
最後に、４個に分配されたデジタル信号は、互いにパルス幅の整数倍だけ位相が異なることから、３入力アンド回路４８ａ〜４８ｄの第２の負論理入力端子には、パルス幅の整数倍だけ位相の異なる判定タイミング信号Ｔ１〜Ｔ４が入力され、各タイミング信号に応じた判定結果ＦＤａ〜ＦＤｄが出力される。
【００３１】
以上のように、従来のＩＣ試験装置においては、高速パルスデータは、そのパルス幅の整数倍だけ位相の異なる複数のクロック信号により、パルス幅が伸張された複数の信号に分配されて、信号毎に用意された判定回路に供給されることから、高速パルスを出力する被測定ＩＣであっても実動作速度において試験することが可能となる。
【００３２】
【発明が解決しようとする課題】
しかしながら、従来のＩＣ試験装置では、例えば、図８に示すように、４個に分配されたパルスデータは互いに位相が異なることから、パルスデータ毎に異なる判定タイミング信号Ｔ１〜Ｔ４で判定する必要が生じる。したがって、ＩＣ試験装置は、分配されたパルスデータに相当する数の判定タイミング信号を設定しなければならない。このため、設定可能な判定タイミング信号の数に限界がある汎用テスタには対応できないという問題があった。
【００３３】
また、ＩＣ試験装置の入力負荷は依然として大きいことから、出力遅延による動作周波数の低下は改善されていない。
【００３４】
それゆえ、この発明の目的は、汎用テスタを用いて、高速動作するＩＣについて、その動作周波数を低減させることなく、実動作速度にて試験を行なうことが可能なＩＣ試験装置を提供することにある。
【００３５】
【課題を解決するための手段】
この発明は、被測定半導体集積回路の電気的特性を汎用テスタを用いて検査するための半導体集積回路試験装置であって、被測定半導体集積回路に汎用テスタで発生したテスト信号を入力するためのテスト信号入力手段と、テスト信号に応答して被測定半導体集積回路から出力される出力信号のビット幅を拡張し、かつ同一タイミングで汎用テスタに入力するためのビット幅拡張手段とを備える。
【００３６】
好ましくは、所定の位相の基本クロック信号を出力信号の周期分ずつ段階的に遅延させて得られるｍ（ｍは２以上の自然数）相のサンプリングクロック信号と、ｍ相のサンプリングクロック信号のうち第１相目のサンプリングクロック信号に対して、出力信号の周期内で位相の異なる単相のサンプリングクロック信号とをビット幅拡張手段に供給するサンプリングクロック信号供給手段を備える。
【００３７】
好ましくは、ビット幅拡張手段は、ｎ（ｎは自然数）ビットのビット幅を有する出力信号を、ｍ相のサンプリングクロック信号に同期して、ビット幅がｎビットであり、かつ周期がｍ倍に拡張されたｍ個の信号に分配し、ビット幅ｎビットからなるｍ個の信号を単相のサンプリングクロック信号に同期して、同一タイミングで汎用テスタに入力する。
【００３８】
好ましくは、サンプリングクロック信号供給手段は、汎用テスタあるいは被測定半導体集積回路で発生したサンプリングクロック信号を入力するためのサンプリングクロック信号入力手段を含む。
【００３９】
この発明の別の局面によれば、サンプリングクロック信号供給手段は、汎用テスタで発生した基本クロック信号を入力するためのクロック信号入力手段と、基本クロック信号に基づいてサンプリングクロック信号を生成するサンプリングクロック生成手段とを備える。
【００４０】
したがって、この発明によれば、動作周波数の低い汎用テスタにおいても、高速動作する半導体集積回路を、その動作周波数を低減させることなく、実動作速度にて試験を行なうことが可能となる。
【００４１】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１におけるＩＣ試験装置の構成を示す回路図である。
【００４２】
図１を参照して、実施の形態１のＩＣ試験装置は、図６に示す従来のＩＣ試験装置に対して、被測定ＩＣ１の図示しないテスタピンとパフォーマンスボード２上の出力端子２１との間にワイドビット化回路４を備える点で相違しており、共通する部分については、説明を繰り返さない。
【００４３】
この構成において、被測定ＩＣ１が入力されたテスト信号に応答して出力する出力信号ＤＩは、図示しないテスタピンを介してワイドビット化回路４に入力されると、ビット幅が拡張された出力信号となって、パフォーマンスボード２上の出力端子２１より出力され、測定用端子３０を介して、汎用テスタ３内部に入力される。
【００４４】
今回は、被測定ＩＣ１のビット幅ｎ（ｎは自然数）ビットの出力信号ＤＩが、ワイドビット化回路４においてビット幅がｎビットの４個の出力信号ＤＯ０〜ＤＯ３に分配されて、合計のビット幅が４ｎビットに拡張された出力信号として汎用テスタ３の測定用端子３０に入力される場合を例として説明する。
【００４５】
図２は、この発明の実施の形態１のＩＣ試験装置におけるワイドビット化回路４の構成を示す回路図である。
【００４６】
図２を参照して、ワイドビット化回路４は、入力バッファ回路７と、入力バッファ回路に並列接続された４個のｎビットエッジトリガフリップフロップ回路５ａ〜５ｄと、各ｎビットエッジトリガフリップフロップ回路の後段に直列接続された、合計４個のｎビットエッジトリガフリップフロップ回路６ａ〜６ｄとで構成される。
【００４７】
この構成において、被測定ＩＣ１の出力信号ＤＩは、入力バッファ回路７を介して、前段のｎビットエッジトリガフリップフロップ回路５ａ〜５ｄのそれぞれのＤ端子に並列して入力される。
【００４８】
ｎビットエッジトリガフリップフロップ回路５ａ〜５ｄのＣＫ端子には、サンプリングクロック信号Ａ〜Ｄが入力される。これにより、ｎビットエッジトリガフリップフロップ回路５ａ〜５ｄのＱ端子からは、それぞれのサンプリングクロック信号に同期した信号ＤＯ０’〜ＤＯ３’が出力されることとなる。
【００４９】
ここで、サンプリングクロック信号Ａ〜Ｄは、図７に示す汎用テスタ３内部のクロック生成回路１２において、所定の位相の基本クロック信号を出力信号ＤＩの周期Ｔずつ段階的に遅延させて生成された信号であり、汎用テスタ３の外部端子３０を介して出力され、パフォーマンスボード２上の入力端子２０を介してワイドビット化回路４内のｎビットエッジトリガフリップフロップ回路５ａ〜５ｄの各ＣＫ端子に供給される。
【００５０】
次に、出力信号ＤＯ０’〜ＤＯ３’は、それぞれ後段のｎビットエッジトリガフリップフロップ回路６ａ〜６ｄに入力される。このとき、ｎビットエッジトリガフリップフロップ回路６ａ〜６ｄの各ＣＫ端子には、単相のサンプリングクロック信号Ｅが汎用テスタ３より供給される。
【００５１】
ここで、サンプリングクロック信号Ｅは、サンプリングクロック信号Ａとは出力信号ＤＩの周期Ｔ内で位相の異なる信号であり、汎用テスタ３内部のクロック生成回路１２にて生成出力される。
【００５２】
この結果、出力信号ＤＯ０’〜ＤＯ３’は、サンプリングクロック信号Ｅに同期し、ｎビットエッジトリガフリップフロップ回路６ａ〜６ｄのそれぞれのＱ端子より位相の揃った出力信号ＤＯ０〜ＤＯ３が出力される。
【００５３】
最後に、出力信号ＤＯ０〜ＤＯ３は、パフォーマンスボード２上の出力端子２１を介して出力され、さらに測定端子３０を介して同一のタイミングで汎用テスタ３の測定用端子３０に入力される。続いて、出力信号ＤＯ０〜ＤＯ３は、図７に示すように、入出力切り替え回路１１を経てコンパレータ１０に入力され、被測定ＩＣ１の電気的特性が検査される。
【００５４】
図３は、この発明の実施の形態１のＩＣ試験装置における出力信号の動作を説明する動作波形図である。
【００５５】
図３を参照して、出力信号ＤＩ、サンプリングクロック信号Ａ〜Ｄ、ｎビットエッジトリガフリップフロップ回路５ａ〜５ｄ通過後の出力信号ＤＯ０’〜ＤＯ３’、サンプリングクロック信号Ｅおよびｎビットエッジトリガフリップフロップ回路６ａ〜６ｄの出力信号ＤＯ０〜ＤＯ３の動作波形を示す。
【００５６】
最初に、被測定ＩＣ１が出力する出力信号ＤＩは、ビット幅がｎビットであり、かつ周期Ｔの信号である。
【００５７】
サンプリングクロック信号Ａ〜Ｄは、サンプリングクロック信号Ａに対して、出力信号ＤＩの周期Ｔだけ段階的に遅延させて生成した、周期４Ｔのクロック信号である。
【００５８】
また、サンプリングクロック信号Ｅは、サンプリングクロック信号Ａとは周期Ｔ内で位相の異なる周期４Ｔのクロック信号である。
【００５９】
図３に示すように、出力信号ＤＩは、ｎビットエッジトリガフリップフロップ回路５ａ〜５ｄに入力されると、サンプリングクロック信号Ａ〜Ｄに同期して、周期Ｔずつ段階的に遅延した出力信号ＤＯ０’〜ＤＯ３’に分配される。
【００６０】
ここで、出力信号ＤＯ０’〜ＤＯ３’は、出力信号ＤＩと比較して、ビット幅がｎビットであり、かつ周期がＴから４Ｔに拡張される。したがって、出力信号ＤＯ０’〜ＤＯ３’の動作周波数は、出力信号ＤＩの動作周波数の４分の１に低減される。
【００６１】
次に、出力信号ＤＯ０’〜ＤＯ３’は、後段のｎビットエッジトリガフリップフロップ回路６ａ〜６ｄのＤ端子に並列して入力されると、それぞれサンプリングクロック信号Ｅに同期し、位相の揃ったビット幅がｎビットの出力信号ＤＯ０〜ＤＯ３として、ｎビットエッジトリガフリップフロップ回路６ａ〜６ｄのＱ端子より同一のタイミングで出力される。
【００６２】
さらに、出力信号ＤＯ０〜ＤＯ３は、合計のビット幅が４ｎビットであり、かつ周期が４倍に拡張された出力信号として、パフォーマンスボード２上の出力端子２１より出力される。したがって、汎用テスタ３の測定用端子３０には、ビット幅が４ｎビットであり、かつ周期４Ｔの出力信号ＤＯ０〜ＤＯ３が同一のタイミングで入力されることとなる。
【００６３】
なお、汎用テスタ３は、図７にて述べたように、複数の測定用端子３０を有しているため、試験に使用されている端子以外の端子を用れば、同一のタイミングで入力された出力信号ＤＯ０〜ＤＯ３の電気的特性を検査することが可能である。
【００６４】
また、実施の形態１のワイドビット化回路は、ｎビットエッジトリガフリップフロップ回路で構成されているが、レベルセンスラッチ回路に置き換えても同様の効果を得ることができる。
【００６５】
したがって、この発明の実施の形態１によれば、被測定ＩＣの出力信号は、ビット幅がｎビットから４ｎビットに拡張されると同時に動作周波数は４分の１に低減されることから、被測定ＩＣよりも動作周波数の低い汎用テスタにおいても、被測定ＩＣを実動作速度で試験することが可能となる。
【００６６】
また、ビット幅が４ｎビットに拡張された出力信号を同一のタイミングでテスタに入力することから、複数の判定タイミング信号を必要とせず、設定可能な判定タイミング数に制限のある汎用テスタにおいても試験を行なうことが可能である。
【００６７】
さらに、ワイドビット化回路を被測定ＩＣと同じパフォーマンスボード上に設置することにより、従来の汎用テスタに直結する場合の配線長を短縮することができるため、ケーブルの有する寄生容量が軽減される。これにより、ワイドビット化回路の入力負荷は、汎用テスタの入力負荷よりも小さくなるため、被測定ＩＣの動作周波数の低下を防ぐことができる。
【００６８】
なお、実施の形態１では、出力信号のビット幅を４倍に拡張する場合について説明したが、生成するサンプリングクロック信号の数に応じて所望の倍数に拡張することができる。
【００６９】
［実施の形態２］
図４は、この発明の実施の形態２のＩＣ試験装置を機能的に説明する機能ブロック図である。
【００７０】
図４に示す構成において、実施の形態２の半導体試験装置は、実施の形態１の半導体装置に対して、サンプリングクロック信号Ａ〜Ｅを被測定ＩＣ１にて生成してワイドビット化回路４に供給する点で相違し、共通する部分については説明を繰り返さない。
【００７１】
この場合、サンプリングクロック信号Ａ〜Ｄは、被測定ＩＣ１の発生するクロック信号に基づき、段階的に周期Ｔずつ遅延させて生成される。また、サンプリングクロック信号Ｅは、サンプリングクロック信号Ａを周期Ｔ内で位相をずらすことにより生成される。
【００７２】
したがって、この発明の実施の形態２によれば、汎用テスタにおいてサンプリングクロック信号出力のために用いていた測定用端子を新たに有効とすることができ、ワイドビット化により増加した出力信号に対しても汎用テスタにて同時に処理することが可能となる。
【００７３】
［実施の形態３］
図５は、この発明の実施の形態３のＩＣ試験装置を機能的に説明する機能ブロック図である。
【００７４】
図５に示す構成において、実施の形態３の半導体試験装置は、実施の形態１の半導体装置に対して、サンプリングクロック信号Ａ〜Ｅをパフォーマンスボード２上に設置されたクロック生成回路１２にて生成してワイドビット化回路４に供給する点で相違し、共通する部分については説明を繰り返さない。
【００７５】
この構成において、汎用テスタ３が発生する基本クロック信号は、パフォーマンスボード２上のクロック生成回路１２に送られ、基本クロック信号を段階的に周期Ｔずつ遅延させてサンプリングクロック信号Ａ〜Ｄが生成される。また、サンプリングクロック信号Ｅは、サンプリングクロック信号Ａを周期Ｔ内で位相をずらすことにより生成される。
【００７６】
さらに、クロック生成回路１２は、生成したサンプリングクロック信号Ａ〜Ｅをワイドビット化回路４に供給する。
【００７７】
したがって、この発明の実施の形態３によれば、汎用テスタにおいてサンプリングクロック信号出力のために用いていた測定用端子を新たに有効とすることができ、ワイドビット化により増加した出力信号に対しても汎用テスタにて同時に処理することが可能となる。
【００７８】
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
【００７９】
【発明の効果】
以上のように、この発明によれば、被測定ＩＣが搭載されたパフォーマンスボード上にワイドビット化回路を設けることにより、被測定ＩＣの出力信号のビット幅が拡張されるとともに動作周波数は低減されることから、動作周波数の低い汎用テスタにおいても、高速で動作する被測定ＩＣを動作周波数を落とすことなく、実動作速度で試験することが可能となる。
【００８０】
また、ビット幅が拡張された出力信号をさらに単相のサンプリングクロック信号に同期し、同一のタイミングでテスタに入力することから、複数の判定タイミング信号を必要とせず、設定可能な判定タイミング信号の数に制限のある汎用テスタにおいても試験を行なうことが可能である。
【００８１】
さらに、ワイドビット化回路の入力負荷は、汎用テスタの入力負荷よりも小さくなるため、被測定ＩＣの動作周波数の低下を防ぐことができる。
【００８２】
また、サンプリングクロック信号を被測定ＩＣにおいて発生させてワイドビット化回路に供給することにより、汎用テスタにおいてサンプリングクロック信号出力のために用いていた測定用端子を新たに有効とすることができ、ワイドビット化により増加した出力信号に対しても汎用テスタにて同時に処理することが可能となる。
【００８３】
また、サンプリングクロック信号をパフォーマンスボード上に設置したクロック生成回路において生成し、ワイドビット化回路に供給することによっても、汎用テスタにおいてサンプリングクロック信号出力のために用いていた測定用端子を新たに有効とすることができ、ワイドビット化により増加した出力信号に対しても汎用テスタにて同時に処理することが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１におけるＩＣ試験装置の構成を示す回路図である。
【図２】この発明の実施の形態１のＩＣ試験装置におけるワイドビット化回路の構成を示す回路図である。
【図３】この発明の実施の形態１のＩＣ試験装置における出力信号の動作波形図である。
【図４】この発明の実施の形態２のＩＣ試験装置を機能的に説明する機能ブロック図である。
【図５】この発明の実施の形態３のＩＣ試験装置を機能的に説明する機能ブロック図である。
【図６】従来のＩＣ試験装置を機能的に説明する機能ブロック図である。
【図７】ＩＣ試験において汎用されているテスタの一例の構成を説明する概略ブロック図である。
【図８】従来のＩＣ試験装置の一例における動作速度の維持に関する部分を抽出して、その構成を説明する回路図である。
【符号の説明】
１ 被測定ＩＣ、２ パフォーマンスボード、３ 汎用テスタ、４ ワイドビット化回路、５ａ，５ｂ，５ｃ，５ｄ ｎビットエッジトリガフリップフロップ回路、６ａ，６ｂ，６ｃ，６ｄ ｎビットエッジトリガフリップフロップ回路、７ 入力バッファ、８ 制御回路、９ パターン生成回路、１０ コンパレータ、１１ 入出力切り替え回路、１２ クロック生成回路、２０ 入力端子、２１出力端子、２２ 入出力端子、３０ 測定用端子、４０ａ，４０ｂ，４０ｃ，４０ｄ 出力端子、４１ａＨ，４１ｂＨ，４１ｃＨ，４１ｄＨ，４１ａＬ，４１ｂＬ，４１ｃＬ，４１ｄＬ アナログコンパレータ、４２ａ，４２ｂ，４２ｃ，４２ｄ，４３ａ，４３ｂ，４３ｃ，４３ｄ Ｄ型フリップフロップ回路、４４ａ，４４ｂ，４４ｃ，４４ｄ，４５ａ，４５ｂ，４５ｃ，４５ｄ セレクタ、４６ａ，４６ｂ，４６ｃ，４６ｄ ケーブル、４７ａ，４７ｂ，４７ｃ，４７ｄ 判定回路、４８ａ，４８ｂ，４８ｃ，４８ｄ ３入力アンド回路、１００ ＩＣ試験装置。
Claims (5)
- 被測定半導体集積回路の電気的特性を汎用テスタを用いて検査するための半導体集積回路試験装置であって、
前記被測定半導体集積回路に前記汎用テスタで発生したテスト信号を入力するためのテスト信号入力手段と、
前記テスト信号に応答して前記被測定半導体集積回路から出力される出力信号のビット幅を拡張し、かつ同一タイミングで前記汎用テスタに入力するためのビット幅拡張手段とを備える、半導体集積回路試験装置。 - 所定の位相の基本クロック信号を前記出力信号の周期分ずつ段階的に遅延させて得られるｍ（ｍは２以上の自然数）相のサンプリングクロック信号と、
前記ｍ相のサンプリングクロック信号のうち第１相目のサンプリングクロック信号に対して、出力信号の周期内で位相の異なる単相のサンプリングクロック信号とを前記ビット幅拡張手段に供給するサンプリングクロック信号供給手段を備える、請求項１に記載の半導体集積回路試験装置。 - 前記ビット幅拡張手段は、
ｎ（ｎは自然数）ビットのビット幅を有する前記出力信号を、前記ｍ相のサンプリングクロック信号に同期して、ビット幅がｎビットであり、かつ周期がｍ倍に拡張されたｍ個の信号に分配し、
前記ビット幅ｎビットからなるｍ個の信号を前記単相のサンプリングクロック信号に同期して、同一タイミングで前記汎用テスタに入力する、請求項１および２に記載の半導体集積回路試験装置。 - 前記サンプリングクロック信号供給手段は、
前記汎用テスタあるいは前記被測定半導体集積回路で発生した前記サンプリングクロック信号を入力するためのサンプリングクロック信号入力手段を含む、請求項１および２に記載の半導体集積回路試験装置。 - 前記サンプリングクロック信号供給手段は、
前記汎用テスタで発生した前記基本クロック信号を入力するためのクロック信号入力手段と、
前記基本クロック信号に基づいて前記サンプリングクロック信号を生成するサンプリングクロック生成手段とを備える、請求項１および２に記載の半導体集積回路試験装置。
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