JP5066076B2 - 試験装置及びパフォーマンスボード - Google Patents

Description

本発明は、被試験デバイスを試験する試験装置、及び試験装置に用いるパフォーマンスボードに関する。特に本発明は、高周波数の信号を用いて被試験デバイスを試験する試験装置及びパフォーマンスボードに関する。本出願は、下記の日本特許出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
出願番号 特願２００６−０７４５８７ 出願日 ２００６年３月１７日

半導体回路等の被試験デバイスを試験する方法として、被試験デバイスに所定の試験信号を入力する方法が知られている。例えば、試験信号に応じて被試験デバイスが出力する出力信号が、所定の期待値パターンと一致するか否かにより、被試験デバイスに試験を行っている。また、近年の半導体回路の高速化に伴い、より高周波数の試験信号を用いて試験を行うことが要求されている。

図７は、従来の試験装置３００の構成を示す図である。試験装置３００は、パターン発生回路３１０、波形成形器３２０、及びドライバ３３０を備える。パターン発生回路３１０は、被試験デバイス２００に入力すべき試験信号のデータパターンを生成する。波形成形器３２０は、パターン発生回路３１０が生成したデータパターンに基づいて試験信号を成形する。ドライバ３３０は、波形成形器３２０が成形した試験信号を、被試験デバイス２００に入力する。

この場合、試験装置３００が生成できる試験信号の最大周波数は、パターン発生回路３１０、波形成形器３２０、及びドライバ３３０の最大動作周波数により定まる。例えば、パターン発生回路３１０の最大動作周波数が２５０ＭＨｚ、波形成形器３２０及びドライバ３３０の最大動作周波数が１ＧＨｚである場合、試験信号の最大周波数は２５０ＭＨｚとなる。

係る場合に、より高速の試験信号を生成する方法として、図７に示すように、複数のパターン発生回路３１０を波形成形器３２０に接続する形態が知られている。この場合、複数のパターン発生回路３１０は、波形成形器３２０に入力すべきデータパターンをインターリーブして生成する。例えば、図７に示すように２つのパターン発生回路３１０をそれぞれ２５０ＭＨｚの最大動作周波数で動作させた場合、５００ＭＨｚの試験信号を生成することができる。

尚、関連する先行技術文献として、以下の特許文献がある。
特開２００２−３５０５０８号公報

従来の試験装置３００において、更に高速な試験信号を生成する場合、より多数のパターン発生回路３１０を波形成形器３２０に接続する必要がある。しかし、パターン発生回路３１０と波形成形器３２０との間で信号を伝送するピン数、又は波形成形器３２０の入力ピン数より多くの波形成形器３２０を接続することはできない。このため、試験信号の最大周波数は制限されてしまう。

また、波形成形器３２０に多数のパターン発生回路３１０を接続した場合であっても、波形成形器３２０及びドライバ３３０の最大動作周波数より高速の試験信号は生成することができない。このため、試験信号の最大周波数は制限されてしまう。

このため本発明の一つの側面においては上記の課題を解決する試験装置及びパフォーマンスボードを提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、被試験デバイスを試験する試験装置であって、互いに異なるタイミングで試験信号を出力する複数のドライバと、それぞれのドライバが出力する試験信号を伝送するそれぞれの個別配線を互いに接続して、被試験デバイスの入力端子に接続し、複数の試験信号を重畳して入力端子に入力する接続部とを備える試験装置を提供する。

本発明の第２の形態においては、被試験デバイスを試験する試験装置であって、入力される信号の電圧値を参照電圧と比較した比較結果を、互いに異なるタイミングで検出する複数のコンパレータと、被試験デバイスの出力信号を、それぞれのコンパレータに分岐して入力する個別配線が設けられた接続部とを備える試験装置を提供する。

本発明の第３の形態においては、被試験デバイスを載置して、試験装置に用いられるパフォーマンスボードであって、試験装置の複数のドライバが出力する試験信号を受け取る複数の端子と、複数の端子をパフォーマンスボード上で互いに接続する個別配線と、それぞれの個別配線と、被試験デバイスの入力端子とを接続し、複数の試験信号を重畳して入力端子に入力する共通配線とを備えるパフォーマンスボードを提供する。

被試験デバイスを載置して、試験装置に用いられるパフォーマンスボードであって、試験装置の複数のコンパレータに、被試験デバイスの出力信号を供給する複数の端子と、複数の端子をパフォーマンスボード上で互いに接続する個別配線と、それぞれの個別配線と、被試験デバイスの出力端子とを接続し、被試験デバイスの出力信号を、それぞれの個別配線を介して複数のコンパレータに分岐して入力する共通配線とを備えるパフォーマンスボードを提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の実施形態に係る試験装置１００の構成の一例を示す図である。 試験装置１００の動作の一例を示すタイミングチャートである。 それぞれのドライバ３０が出力するそれぞれの試験信号の波形の一例を示す図である。 パフォーマンスボード４０上の配線の一例を示す図である。 試験装置１００の他の構成例を示す図である。 試験装置１００の他の構成例を示す図である。 従来の試験装置３００の構成を示す図である。

符号の説明

１０・・・パターン発生部、１２・・・パターン発生回路、２０・・・波形成形器、３０・・・ドライバ、４０・・・パフォーマンスボード、４２・・・端子、４４・・・個別配線、４６・・・共通配線、４８・・・端子、５０・・・コンパレータ、５２・・・配線、５４・・・終端抵抗、５６・・・終端電源、５８・・・スイッチ、６０・・・タイミング制御部、６２・・・論理比較部、７０・・・判定部、８０・・・入出力回路、１００・・・試験装置、２００・・・被試験デバイス、３００・・・従来の試験装置、３１０・・・パターン発生回路、３２０・・・波形成形器、３３０・・・ドライバ

以下、発明の実施の形態を通じて本発明の一つの側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、半導体回路等の被試験デバイス２００を試験する装置であって、複数のパターン発生部（１０−１、１０−２、以下１０と総称する）、複数の波形成形器（２０−１、２０−２、以下２０と総称する）、複数のドライバ（３０−１、３０−２、以下３０と総称する）、及びパフォーマンスボード４０を備える。

パフォーマンスボード４０は、被試験デバイス２００を載置し、被試験デバイス２００の入力ピンと、複数のドライバ３０とを電気的に接続する。パフォーマンスボード４０は、端子４２、個別配線４４及び共通配線４６を有する。端子４２は、複数の個別配線４４と一対一に対応して設けられる。端子４２は、接続されるドライバ３０の出力端と、対応する個別配線４４とを接続する中継端子、中継コネクタ等であってよい。

それぞれの個別配線４４の一端は、対応する端子４２に接続される。また、それぞれの個別配線４４の他端は、パフォーマンスボード４０上で互いに接続され、被試験デバイス２００の入出力端子と電気的に接続される。

本例のパフォーマンスボード４０は、複数の個別配線４４と、被試験デバイス２００の一つの入出力端子とを接続する共通配線４６を有する。つまり、複数のドライバ３０に接続される個別配線４４は、パフォーマンスボード４０上で接続されて、共通配線４６により被試験デバイス２００の入力端子に接続される。また、共通配線４６の線路長は、できるだけ短いことが望ましい。つまり、それぞれの個別配線４４は、被試験デバイス２００の入出力端子の直近で、共通配線４６に接続される。

例えば共通配線４６の線路長は、少なくとも個別配線４４のパフォーマンスボード４０上における線路長より短くてよい。また、それぞれの個別配線４４のパフォーマンスボード４０上における線路長は、それぞれ略等しいことが好ましい。

また、パフォーマンスボード４０は、一つ又は複数の被試験デバイス２００を係止する一つ又は複数のソケットが設けられたソケットボードであってよい。ソケットは、パフォーマンスボード４０上の配線と、被試験デバイス２００の入出力端子とを接続する。例えばソケットは、複数の個別配線４４と、被試験デバイス２００の一つの入出力端子とを接続する共通配線４６が内部に設けられてよい。また、複数のドライバ３０は、例えばパフォーマンスボード４０とは分離したピンエレクトロニクスカードに設けられる。

パターン発生部１０は、それぞれの波形成形器２０毎に設けられ、対応する波形成形器２０にパターンデータを供給する。それぞれのパターン発生部１０は、複数のパターン発生回路（１２−１、１２−２、以下１２と総称する）を有する。

それぞれのパターン発生回路１２は、対応する波形成形器２０に与えるべきパターンデータを、インターリーブして生成する。パターン発生回路１２のインターリーブ動作は、図２において後述する。

波形成形器２０は、それぞれのドライバ３０毎に設けられ、対応するパターン発生部１０から与えられるパターンデータに基づいて、それぞれ対応するドライバ３０に供給すべき試験信号を生成する。それぞれのドライバ３０は、受け取った試験信号を互いに異なるタイミングで出力する。例えば、それぞれのドライバ３０は、所定の周期分の試験信号を交互に出力する。

それぞれのドライバ３０が出力する試験信号は、例えば同軸ケーブル等の配線を介してパフォーマンスボード４０の対応する端子４２に伝送される。個別配線４４及び共通配線４６は、例えばパフォーマンスボード４０の表面に形成されるパターン配線であってよい。上述したように、それぞれの個別配線４４は、パフォーマンスボード４０上で、対応する端子４２に接続される。また、共通配線４６は、パフォーマンスボード４０上で互いに接続された複数の個別配線４４を、被試験デバイス２００の入出力端子に接続する。つまり、個別配線４４は、対応する端子４２に入力される試験信号を被試験デバイス２００の直近まで伝送する。そして、共通配線４６は、個別配線４４が伝送したそれぞれの試験信号を重畳して、被試験デバイス２００の入力端子に入力する。これにより、パフォーマンスボード４０は、それぞれのドライバ３０が出力する試験信号を、被試験デバイス２００の近傍で重畳して被試験デバイス２００に入力する接続部として機能する。

また、ドライバ３０及び端子４２を接続する配線の特性インピーダンスは、ドライバ３０の出力インピーダンスと略同一であることが好ましい。また、当該配線、個別配線４４、及び共通配線４６の特性インピーダンスは、略同一であることが好ましい。ここで略同一とは、例えばそれぞれの接続点で生じる反射波の振幅が、許容される範囲となる程度に、特性インピーダンス又は出力インピーダンスが近似していることを指してよい。

図２は、試験装置１００の動作の一例を示すタイミングチャートである。本例においては、４ｎｓの間に８サイクルのデータ（Ａ、Ｂ、Ｃ、・・・Ｈ）を有する試験信号を被試験デバイス２００に入力する場合を説明する。また、本例におけるそれぞれのパターン発生回路１２の最高動作周期を、２ｎｓ（以下、試験周期と称する）として説明する。また、それぞれの波形成形器２０に、２つのパターン発生回路１２を接続した場合を説明する。即ち、本例における試験装置１００は、所定の周期内で波形成形器２０が出力できる最大パターン数の２倍のパターン数を有する試験信号を生成する。

また、本例では、試験装置１００が、図１に示したように、４つのパターン発生回路（１２−１〜１２−４）を備える場合を説明する。第１のパターン発生回路１２−１及び第２のパターン発生回路１２−２は、第１の波形成形器２０−１に接続され、第３のパターン発生回路１２−３及び第４のパターン発生回路１２−４は、第２の波形成形器２０−２に接続される。つまり本例では、図１に示したように、２つのドライバ３０に対応する２つの端子４２が、パフォーマンスボード４０上で接続される。

それぞれのパターン発生回路１２には、被試験デバイス２００に入力すべき試験信号（合成波）の各データを順番に割り当てたデータパターンが設定される。例えば、試験装置１００がｎ個のパターン発生回路１２を有する場合、ｍ番目のパターン発生回路１２には、生成すべき試験信号のｍ番目、ｍ＋ｎ番目、ｍ＋２ｎ番目、・・・のデータを割り当てたデータパターンが設定される。本例においては、第１のパターン発生回路１２−１には、生成すべき試験信号の１番目のデータ（Ａ）及び５番目のデータ（Ｅ）が割り当てられ、第２パターン発生回路１２−２には、２番目のデータ（Ｂ）及び６番目のデータ（Ｆ）が割り当てられる。また、第３のパターン発生回路１２−３には、３番目のデータ（Ｃ）及び７番目のデータ（Ｇ）が割り当てられ、第４のパターン発生回路１２−４には、４番目のデータ（Ｄ）及び８番目のデータ（Ｈ）が割り当てられる。

それぞれのデータパターンは、それぞれのパターン発生回路１２に対して使用者が予め設定してよい。また使用者は、試験装置１００に対して、被試験デバイス２００に入力すべき試験信号のデータパターンを予め設定してもよい。この場合、試験装置１００は、設定される試験信号のデータパターンに基づいて、それぞれのパターン発生回路１２に設定すべきデータパターンを生成するパターン設定部を更に備えてよい。

パターン設定部は、それぞれの波形成形器２０に与えるべきパターンデータを、対応するパターン発生回路１２がインターリーブして生成するように、それぞれのパターン発生回路１２が生成すべきパターンを設定してよい。

それぞれのパターン発生回路１２は、設定されたデータパターンを同期して出力してよい。本例においてそれぞれのパターン発生回路１２は、所定の試験周期において、それぞれのデータパターンのデータ（Ａ、Ｂ、Ｃ、Ｄ）を出力し、次の試験周期において、それぞれのデータパターンの次のデータ（Ｅ、Ｆ、Ｇ、Ｈ）を出力する。

それぞれの波形成形器２０は、それぞれ試験周期に同期して、対応するパターン発生回路１２が出力するデータパターンに基づいて試験信号を生成する。本例における波形成形器２０は、それぞれの試験周期毎に与えられるクロック信号に応じて、当該試験周期における試験信号を生成する。また、それぞれの波形成形器２０及びドライバ３０は、被試験デバイス２００に入力すべき試験信号の周期と略同一の周期の信号を出力できることが好ましい。

第１の波形成形器２０−１には、それぞれの試験周期の前半において、クロック信号が与えられる。第１の波形成形器２０−１は、それぞれの試験周期の前半において２つのデータ（Ａ、Ｂ）、（Ｃ、Ｄ）を示す試験信号を出力するので、当該クロック信号は、例えば図２に示すように、それぞれの試験周期の前半において３つのエッジを有することが好ましい。本例においてクロック信号は、試験周期の前半における、先頭、中央、及び末尾のそれぞれのタイミングでエッジを有する。同様に、第２の波形成形器２０−２に供給されるクロック信号は、それぞれの試験周期の後半において略等間隔に３つのエッジを有することが好ましい。本例において当該クロック信号は、試験周期の後半における、先頭、中央、及び末尾のそれぞれのタイミングでエッジを有する。試験装置１００は、当該クロック信号をそれぞれの波形成形器２０に供給するタイミング制御部を更に備えてよい。

それぞれの波形成形器２０が出力する試験信号は、ドライバ３０を介してパフォーマンスボード４０上において合成される。これにより、波形成形器２０がそれぞれの試験周期で出力できるパターン数（本例においては２つ）の２倍のパターン数を有する試験信号を被試験デバイス２００へ供給することができる。

図３は、それぞれのドライバ３０が出力するそれぞれの試験信号の波形の一例を示す図である。本例において、第１のドライバ３０−１は、０〜１ｎｓ（データパターン１、０）及び２〜３ｎｓ（データパターン１、１）の期間、試験信号を出力し、第２のドライバ３０−２は、１〜２ｎｓ（データパターン１、０）及び３〜４ｎｓ（データパターン０、１）の期間、試験信号を出力する。ここで、それぞれのドライバ３０の出力端から、被試験デバイス２００の入出力端子までの伝送線路における遅延時間は、略同一であることが好ましい。

それぞれのドライバ３０は、他のドライバ３０が試験信号を出力する間、予め定められた電圧値に固定された信号を出力してよい。つまり、それぞれのドライバ３０は、他のドライバ３０が試験信号を出力する間、所定の電圧値で配線を終端する回路として機能する。例えば、第１のドライバ３０−１は、第２のドライバ３０−２が試験信号を出力する期間（１〜２ｎｓ、３〜４ｎｓ）、電圧値がＬレベル（例えば０Ｖ）に固定された信号を出力してよい。また、第２のドライバ３０−２は、第１のドライバ３０−１が試験信号を出力する期間（０〜１ｎｓ、２〜３ｎｓ）、電圧値がＬレベルに固定された信号を出力してよい。

これにより、第１のドライバ３０−１が出力する試験信号は、第２のドライバ３０−２の出力インピーダンスで終端される。同様に、第２のドライバ３０−２が出力する試験信号は、第１のドライバ３０−１の出力インピーダンスで終端される。それぞれのドライバ３０が出力するＨレベル（例えば２Ｖ）の信号が、被試験デバイス２００の入力端子において合成されて重畳加算されないように、それぞれドライバ３０がＨレベルの信号を出力するタイミングを調整することが好ましい。タイミングの調整は、例えば上述したデータパターンを生成するパターンプログラムにより行ってよい。例えば、データパターンをそれぞれのドライバ３０に入力するタイミングを、パターンプログラムにより調整してよい。それぞれのパターン発生部１０は、対応する波形成形器２０が出力すべき試験信号のパターンデータを、当該パターンプログラムに基づいて生成して、対応するドライバ３０に出力すべき順に格納してよい。

このような制御により、ドライバ３０が出力するそれぞれの試験信号のデータパターンに影響を与えずに、試験信号を合成することができる。また、それぞれのドライバ３０における固定電圧値が０Ｖである場合、試験信号がＨ論理を示す場合にドライバ３０が出力すべき電圧値は、被試験デバイス２００に入力される試験信号がＨ論理を示す場合の電圧値の略２倍であることが好ましい。つまり、被試験デバイス２００に入力される試験信号の振幅が１Ｖである場合、ドライバ３０が出力する試験信号の振幅は２Ｖであることが好ましい。

ドライバ３０の出力端から端子４２までの配線、パフォーマンスボード４０上において接続される個別配線４４、共通配線４６、それぞれのドライバ３０の出力端、及び被試験デバイス２００の入力端が、インピーダンス整合されている場合、ドライバ３０が出力する試験信号の振幅に対して、被試験デバイス２００に入力される試験信号の振幅は、略半分となる。例えば、図３に示すようにドライバ３０の駆動電圧が２Ｖのとき、被試験デバイス２００に入力される試験信号の振幅は１Ｖとなる。このため、上述したようにドライバ３０の駆動電圧を、被試験デバイス２００に入力すべき試験信号の略２倍とする制御を行うことにより、被試験デバイス２００に対して所望の振幅の試験信号を入力することができる。

また、それぞれのドライバ３０は、固定電圧値（基準電圧値）として０Ｖ以外の電圧を出力してもよい。当該電圧に基づいて、被試験デバイス２００に入力される試験信号の基準電位が定まる。例えば被試験デバイス２００に対して、過電圧ストレスを印加したい場合、それぞれのドライバ３０は、固定電圧値として、当該過電圧ストレスに応じた電圧値を出力してよい。過電圧ストレスは、例えば被試験デバイス２００の仕様等により定まる、試験信号が有するべき電圧値の範囲より、大きな電圧の試験信号を入力することを指してよい。

図４は、パフォーマンスボード４０上の配線の一例を示す図である。パフォーマンスボード４０は、被試験デバイス２００のそれぞれの入出力端子（Ｄ０、Ｄ１、Ｄ２、・・・Ｄｎ、ＣＬＫ）と、試験装置１００のそれぞれのドライバ３０とを電気的に接続する個別配線４４、共通配線４６、及び配線５２を有する。上述したように、被試験デバイス２００のひとつの入出力端子に対し、例えば２つのドライバ３０の出力端を接続することにより、当該入出力端子に例えば２倍のデータ数の試験信号を入力することができる。

例えば図１から図３において説明したように、２つのドライバ３０の出力を、パフォーマンスボード４０上で接続して、被試験デバイス２００の一つの入出力端子に接続することにより、当該入出力端子に対して、２倍の周波数の試験信号を入力することができる。ここで２倍の周波数とは、一つのドライバ３０が出力する信号の上限の周波数の２倍を指してよい。また、２倍の周波数とは、被試験デバイス２００に入力されるデータパターンが、従来の２倍のデータ数を有することを指してよい。

本例においては、パフォーマンスボード４０は、被試験デバイス２００のクロック入力ピン（ＣＬＫ）に対して、２つのドライバ３０を接続して接続する個別配線４４及び共通配線４６を有する。これにより、被試験デバイス２００に対して高周波数のクロックを入力することができる。また、被試験デバイス２００のそれぞれのデータ入力ピン（Ｄ０、Ｄ１、・・・Ｄｎ）と、対応する端子４８を接続する配線５２を有してよい。端子４８は、一つのドライバ３０と接続される。クロックのパルスは一定の周期を有するので、図１から図３において説明したように、２つのドライバ３０の出力をインターリーブするように、パターンプログラムを生成することにより、容易に２倍速のクロックを生成することができる。

図５は、試験装置１００の他の構成例を示す図である。図１においては、被試験デバイス２００に試験信号を入力する構成を説明したが、図５においては、被試験デバイス２００の出力信号を測定する構成を説明する。試験装置１００は、図１及び図５に示した構成を組み合わせた装置であってよい。

本例における試験装置１００は、パフォーマンスボード４０、複数のコンパレータ（５０−１、５０−２、以下５０と総称する）、複数のタイミング制御部（６０−１、６０−２、以下６０と総称する）、及び判定部７０を備える。パフォーマンスボード４０は、被試験デバイス２００を載置し、被試験デバイス２００の出力ピンと、複数のコンパレータ５０とを電気的に接続する。複数のコンパレータ５０は、例えばパフォーマンスボード４０とは分離したピンエレクトロニクスカードに設けられる。

それぞれのコンパレータ５０は、入力される信号（以下、応答信号と称する）の電圧値を、所定の参照電圧（例えば、被試験デバイス２００の応答信号の論理状態を判別するためのハイレベル電圧値、ローレベル電圧値）と比較した比較結果を示す論理信号を出力する。また、コンパレータ５０は、タイミング制御部６０から与えられるストローブ信号に応じて、入力信号のタイミングの比較を行ってよい。ここで、タイミングの比較とは、上述した比較結果を示す論理信号の論理値を、ストローブ信号のタイミングで順次取得したタイミング判定信号を生成する処理であってよく、また、取得したタイミング判定信号を、所定の期待値パターンと比較する処理を更に含む処理であってもよい。それぞれのコンパレータ５０は、互いに異なるタイミングで、上述した論理信号の論理値を取得して、それぞれタイミング判定信号を生成する。

コンパレータ５０は、被試験デバイス２００から出力されるアナログの応答信号を、所定の参照電圧と比較して論理信号に変換するレベルコンパレータを有してよい。またコンパレータ５０は、与えられるストローブ信号のタイミングで、タイミング判定した（論理信号の論理値を取得した）タイミング判定信号を出力するタイミングコンパレータを更に有してよい。

また、コンパレータ５０は、ハイレベル電圧値が参照電圧として与えられるレベルコンパレータと、ローレベル電圧値が参照電圧として与えられるレベルコンパレータとを並列に有して、ハイレベル電圧値及びローレベル電圧値を用いた測定を同時に行ってよい。この場合、２つのレベルコンパレータに対応して、２つのタイミングコンパレータを有してよい。

本例において、それぞれのコンパレータ５０には、被試験デバイス２００の出力信号が分岐して入力される。例えば、被試験デバイス２００の入出力端子に接続される共通配線４６と、それぞれのコンパレータ５０の入力端子とは、パフォーマンスボード４０上において個別配線４４で接続される。つまり、コンパレータ５０の入力端子に接続されるパフォーマンスボード４０の端子４２は、個別配線４４を介して一つの共通配線４６に接続されて、被試験デバイス２００の入出力端子に接続される。これにより、被試験デバイス２００及びコンパレータ５０を接続する配線は、パフォーマンスボード４０上で分岐して、複数の端子４２に接続される。そして、それぞれの端子４２は、対応するコンパレータ５０に、被試験デバイス２００の出力信号を供給する。試験装置１００は、２分岐する個別配線４４を駆動できる被試験デバイス２００を試験対象としてよい。

また、第１のコンパレータ５０−１に入力されるストローブ信号は、図２において説明したクロック信号と同様に、所定の周期の前半でエッジを有してよい。第２のコンパレータ５０−２に入力されるストローブ信号は、図２において説明したクロック信号と同様に、所定の周期の後半でエッジを有してよい。タイミング制御部６０は、係るエッジを有するストローブ信号を生成してよい。それぞれのコンパレータ５０は、ストローブ信号のエッジのタイミングで、上述したタイミング判定信号を出力してよい。

また、それぞれのコンパレータ５０の入力端子の近傍には、図６に示すような終端抵抗５４が設けられてよい。終端抵抗５４は、コンパレータ５０の入力端子と基準電位との間に設けられる。終端抵抗５４の抵抗値、コンパレータ５０の入力インピーダンス、端子４２からコンパレータ５０までの配線の特性インピーダンス、個別配線４４の特性インピーダンス、及び共通配線４６の特性インピーダンスは略同一であってよい。端子４２からコンパレータ５０までの配線は、同軸ケーブル等であってよい。また、共通配線４６の線路長は、できるだけ短いことが好ましい。

また、終端抵抗５４は、コンパレータ５０の入力端子と、終端電源５６との間に設けられてよい。終端電源５６は、可変直流電圧源であって、終端抵抗５４及び接地電位の間に設けられる。終端電源５６は、コンパレータ５０に入力される信号の終端電圧を、予め定められる電圧に規定する。

第１のタイミング制御部６０−１は、第１のコンパレータ５０−１に入力するストローブ信号を生成し、第２のタイミング制御部６０−２は、第２のコンパレータ５０−２に入力するストローブ信号を生成する。本例においては、タイミング制御部６０がそれぞれのコンパレータ５０毎に設けられているが、他の例においては、ひとつのタイミング制御部６０がそれぞれのストローブ信号を生成してもよい。また、タイミング制御部６０は、図２において説明したクロック信号を更に生成してもよい。

判定部７０は、それぞれのコンパレータ５０が出力する比較結果に基づいて、被試験デバイス２００の良否を判定する。例えば判定部７０は、当該比較結果と、与えられる期待値パターンとを比較することにより、被試験デバイス２００の良否を判定してよい。

本例における試験装置１００によれば、ひとつのコンパレータ５０の最大動作周波数より高い周波数の被試験信号を測定することができる。例えば、２つのコンパレータ５０に対して被試験信号を分岐して入力する場合、１つのコンパレータ５０の動作速度の上限の２倍の速度で、被試験信号を測定することができる。このため、高速に動作する被試験デバイス２００の試験を行うことができる。被試験信号を分岐する数に応じて、それぞれのコンパレータ５０に入力される信号の品質は劣化するので、被試験信号を分岐して入力するコンパレータ５０の個数は、１つのコンパレータ５０に入力される信号が有するべき波形品質に応じて定めてよい。例えばパフォーマンスボード４０は、パフォーマンスボード４０上において、それぞれの個別配線４４を共通配線４６に接続するか否かを切り替える切替部を有してよい。パフォーマンスボード４０は、図１から図３において説明したように、ドライバ３０の出力を接続する場合においても、同様に切替部を有してよい。

図６は、試験装置１００の構成の他の例を示す図である。本例における試験装置１００は、複数の入出力回路８０、パフォーマンスボード４０、及び判定部７０を備える。パフォーマンスボード４０及び判定部７０は、図１から図５において説明したパフォーマンスボード４０及び判定部７０と同一であってよい。また、本例では、２つの入出力回路８０を備える場合を説明する。

それぞれの入出力回路８０は、パターン発生部１０、波形成形器２０、ドライバ３０、コンパレータ５０、タイミング制御部６０、論理比較部６２、スイッチ５８、終端抵抗５４、及び終端電源５６を有する。パターン発生部１０、波形成形器２０、ドライバ３０、コンパレータ５０、タイミング制御部６０、終端抵抗５４、及び終端電源５６は、図１から図５において同一の符号を用いて説明した構成要素と同一であってよい。

スイッチ５８は、コンパレータ５０の入力端と、終端抵抗５４との間に設けられる。スイッチ５８は、コンパレータ５０の入力端に、終端抵抗５４を接続するか否かを切り替えることにより、コンパレータ５０の入力端を終端抵抗５４の抵抗値で終端するか否かを切り替える。尚、終端抵抗５４をコンパレータ５０の入力端に接続しない場合、コンパレータ５０の入力端は、ドライバ３０の出力インピーダンスにより終端されてよい。

例えばスイッチ５８をオン状態にする場合、ドライバ３０は、インアクティブ状態に制御されてよい。この場合、コンパレータ５０の入力端は、終端抵抗５４により終端される。尚、インアクティブ状態とは、ドライバ３０の出力がハイインピーダンスとなる状態であってよい。

また、スイッチ５８をオフ状態にする場合、ドライバ３０は、アクティブ状態に制御されてよい。この場合、コンパレータ５０の入力端は、ドライバ３０の出力インピーダンスにより終端される。尚、アクティブ状態とは、ドライバ３０の出力インピーダンスが、伝送線路と同程度となり、ドライバ３０が信号を出力できる状態であってよい。

また、２つの入出力回路８０のそれぞれのスイッチ５８は、同期して動作することが好ましい。例えばそれぞれのスイッチ５８は、被試験デバイス２００に試験信号を入力するか、又は被試験デバイス２００の出力信号を測定するかに応じて、オン状態又はオフ状態に制御されてよい。

また、論理比較部６２は、タイミング制御部６０が発生するストローブ信号に応じてタイミング判定した被試験信号の論理パターンと、パターン発生部１０が発生する期待値パターンとを比較してよい。判定部７０は、それぞれの論理比較部６２における比較結果に基づいて、被試験デバイス２００の良否を判定する。例えば判定部７０は、全ての論理比較部６２において、被試験信号の論理パターンと期待値パターンとが一致した場合に、被試験デバイス２００を良品と判定してよい。

また、タイミング制御部６０は、波形成形に用いるタイミング信号を、波形成形器２０に供給してよい。またタイミング制御部６０は、タイミング判定に用いるストローブ信号を、コンパレータ５０に供給してよい。またタイミング制御部６０は、ドライバ３０をアクティブ状態又はインアクティブ状態に制御するドライバイネーブル信号を、ドライバ３０に供給してよく、また波形成形器２０を介してドライバ３０に供給してよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

以上から明らかなように、本発明の実施形態によれば、試験装置の各ピンの最大動作周波数より高周波数の試験信号を、被試験デバイスに入力することができる。このため、より高速な被試験デバイスを試験することができる。例えば、図１のドライバ３０接続構成と、図５のコンパレータ５０接続構成を、被試験デバイス２００の全ピンに適用する接続構成とし、対応する試験パターンが発生できるようにパターンプログラムを作成してパターン発生部１０へ格納することで、同測試験個数は半減するものの、当該試験装置の試験限界周波数の２倍の周波数で、それぞれの被試験デバイス２００を試験することができる。これによれば、従来では試験できなかった高速な被試験デバイス２００が、本発明の実施例により試験できるという利点が得られる。

また、図１では、それぞれのパターン発生部１０が２つのパターン発生回路１２を有する構成を示した。但し、パターン発生部１０は、１つのパターン発生回路１２を有する構成でもよい。何れの構成であっても、図１のドライバ３０の接続構成、及び／又は、図５のコンパレータ５０の接続構成を、被試験デバイス２００の試験対象の入出力端子に適用することにより、試験装置１００の試験限界周波数の例えば２倍の周波数で、被試験デバイス２００を試験することができる。

Claims (14)

1. 被試験デバイスを試験する試験装置であって、
   互いに異なるタイミングで試験信号を出力する複数のドライバと、
   それぞれの前記ドライバが出力する前記試験信号を伝送するそれぞれの個別配線を互いに接続して、前記被試験デバイスの入力端子に接続し、複数の前記試験信号を重畳して前記入力端子に入力する接続部と
   それぞれの前記ドライバ毎に設けられ、与えられるパターンデータに基づいて、それぞれ対応する前記ドライバに供給すべき前記試験信号を生成する複数の波形成形器と、
   それぞれの前記波形成形器毎に設けられ、それぞれ対応する前記波形成形器に前記パターンデータを供給するパターン発生部と
   を備え、
   前記接続部は、前記被試験デバイスを載置するパフォーマンスボードを有し、
   それぞれの前記個別配線は、前記パフォーマンスボード上において互いに接続され、前記被試験デバイスの入力端子に接続され、
   それぞれの前記パターン発生部は、対応する前記波形成形器に与えるべき前記パターンデータを、インターリーブして生成する複数のパターン発生回路を有する試験装置。
2. 前記接続部は、前記パフォーマンスボード上に設けられ、一端が前記被試験デバイスの前記入力端子に接続される共通配線を更に有し、
   それぞれの前記個別配線は、前記共通配線の他端に接続される
   請求項１に記載の試験装置。
3. 前記共通配線の線路長は、前記パフォーマンスボード上における、それぞれの前記個別配線の線路長より短い
   請求項２に記載の試験装置。
4. 前記パフォーマンスボード上における、それぞれの前記個別配線の線路長は、それぞれ略等しい
   請求項２又は３に記載の試験装置。
5. それぞれの前記ドライバは、他の前記ドライバが前記試験信号を出力する間、予め定められた電圧値に固定された信号を出力する
   請求項１から４のいずれか一項に記載の試験装置。
6. それぞれの前記ドライバは、固定電圧値として、過電圧ストレスに応じた電圧値を出力する請求項５に記載の試験装置。
7. それぞれの前記ドライバの出力インピーダンスは、前記個別配線の特性インピーダンスと略等しい
   請求項１から６のいずれか一項に記載の試験装置。
8. 前記試験装置は、予め定められた試験周期に同期して動作する第１の前記波形成形器及び第２の前記波形成形器を備え、
   前記第１の波形成形器は、それぞれの前記試験周期の前半で前記試験信号を出力し、
   前記第２の波形成形器は、それぞれの前記試験周期の後半で前記試験信号を出力する
   請求項１から７のいずれか一項に記載の試験装置。
9. それぞれの前記パターン発生部は、対応する前記波形成形器が出力すべき前記試験信号のパターンデータを、出力すべき順に格納する
   請求項１から８のいずれか一項に記載の試験装置。
10. 前記第１の波形成形器及び前記第２の波形成形器は、与えられるクロック信号に応じて前記試験信号を出力し、
    前記試験装置は、前記第１の波形成形器に対して、前記試験周期の前半で前記クロック信号を供給し、前記第２の波形成形器に対して、前記試験周期の後半で前記クロック信号を供給するタイミング制御部を更に備える
    請求項８に記載の試験装置。
11. 前記パフォーマンスボードは、前記被試験デバイスのクロック入力端子に接続される前記共通配線を有する
    請求項２に記載の試験装置。
12. それぞれの前記波形成形器に与えるべき前記パターンデータを、対応する前記パターン発生回路がインターリーブして生成するように、それぞれの前記パターン発生回路が生成すべきパターンを設定するパターン設定部を更に備える
    請求項１から１１のいずれか一項に記載の試験装置。
13. 第１の前記ドライバ及び第２の前記ドライバを備え、
    前記第１のドライバ及び前記第２のドライバは、前記被試験デバイスに入力すべき信号の振幅の略２倍の振幅を有する前記試験信号を生成する
    請求項１から１２のいずれか一項に記載の試験装置。
14. 被試験デバイスを載置して、請求項１に記載の試験装置に用いられるパフォーマンスボード。

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