JP2011038966A - 半導体試験装置 - Google Patents

Abstract

【課題】試験信号波形の劣化を抑えながら、複数のＤＵＴの試験を同時に高速で行える半導体試験装置を提供すること。
【解決手段】
複数のＤＵＴの入力端子を並列接続して試験信号を同時に印加するように構成された半導体試験装置において、
前記複数のＤＵＴは共通のＤＵＴインタフェースボードに実装され、前記複数のＤＵＴに分岐配線する配線パターンは１箇所の分岐点で分岐され、この分岐点から各ＤＵＴ点までが等しい長さになるように形成されていることを特徴とするもの。
【選択図】 図１

Description

本発明は、半導体試験装置に関し、詳しくは、被測定半導体（以下ＤＵＴという）へのテスト信号の印加方式に関し、特に並列に接続された複数のＤＵＴにテスト信号を同時に印加する方式に関するものである。

半導体試験装置の一種に、ＤＵＴに試験信号を印加するドライバＤＲＶと、ＤＵＴの出力信号の良否を判定するコンパレータＣＭＰからなるテストピンを備えたものがある。このテストピンは、測定するＤＵＴの端子数および同時に測定するＤＵＴの数に応じて必要なだけ備えられている。

テストピンには、ＤＵＴの入力端子に接続されるＤＲＶ機能を備えるＤＲＶピンと、ＤＵＴの出力端子または入出力端子に接続されるＤＲＶおよびＣＭＰの機能を備えるＩ／Ｏピンがある。これらのテストピンはＤＵＴの端子に対して１対１で接続され、ＤＵＴの試験が行われる。

ところで、近年の半導体試験装置では、ＤＵＴの端子数の増加や同時に測定するＤＵＴ数の増加に対してテストピン数の増加を抑制するために、１つのテストピンを複数個のＤＵＴの同じ端子に並列接続し、同一のテスト信号を複数個のＤＵＴに同時に印加して並列測定することが行われるようになっている。

図５は従来の半導体試験装置で用いられているテストピンのうちのＤＲＶピンの説明図であり、（Ａ）は１ピンに複数のＤＵＴが並列接続された構成例を示し、（Ｂ）はＤＵＴ１の入力点における試験信号ＶＤ１のシミュレーション波形を示している。

テストピンＴＰは、試験信号をＤＵＴが必要とする電圧で出力するＤＲＶと、その出力抵抗Ｒ１とで構成されている。テストピンＴＰには、伝送線路Ｌ１を介して、ＤＵＴ１〜ＤＵＴｎが搭載されたＤＵＴインタフェースボードＤＩＢに接続されている。

ＤＵＴインタフェースボードＤＩＢは半導体試験装置とＤＵＴを電気的に接続するインタフェース機能を搭載した回路基板であり、パッケージされたＤＵＴを測定する場合にはＤＵＴを搭載するソケットを備えたＤＵＴボードを指し、ウェハ上のＤＵＴを測定する場合にはウェハ上のコンタクトポイントに電気的に接続するプローブを備えたプローブカードを指す。

ＤＵＴインタフェースボードＤＩＢ上には伝送線路Ｌ１を複数ｎの系統に分岐する配線パターンＷＰ１〜ＷＰｎが形成されていて、これら配線パターンＷＰ１〜ＷＰｎにはＤＵＴ１〜ＤＵＴｎの端子が接続されている。

具体的には、（Ａ）におけるテストピンＴＰの出力抵抗Ｒ１を５０Ω、伝送線路Ｌの特性インピーダンスＺ０は５０Ωで線路長が１０００ｍｍ、並列接続ＤＵＴ数が４個、ＤＵＴインタフェースボードＤＩＢ上の配線パターンＷＰの特性インピーダンスが５０Ωで分岐点からＤＵＴ１までの配線パターンＷＰ１の配線長を１０ｍｍ、分岐点からＤＵＴ４までの配線パターンＷＰ４の配線長を１００ｍｍとする。

このような構成において、試験信号は、テストピンＴＰのＤＲＶ→出力抵抗Ｒ１→伝送線路Ｌ１の経路を通ってＤＵＴインタフェースボードＤＩＢに入力され、さらに配線パターンＷＰ１〜ＷＰｎを通って各ＤＵＴ１〜ＤＵＴｎに印加される。

ここで、テストピンＴＰから出力される試験信号は、各ＤＵＴ１〜ＤＵＴｎの端子に１対１で接続した形を基本に、伝送線路Ｌ１や配線パターンＷＰ１〜ＷＰｎなどの経路の伝送特性を含んだ状態で、ＤＵＴが必要とする所定の特性の試験信号波形が得られるように調整されている。

特許文献１には、測定精度の低下を防止するとともに同時に測定可能な被試験デバイスの数を増やすことができる半導体試験装置が記載されている。

再公表特許ＷＯ２００７／０１８０２０号公報

しかし、２個以上のＤＵＴを１つのテストピンに接続した場合、ＤＵＴインタフェースボードＤＩＢにおける各ＤＵＴ１〜ＤＵＴｎへの分岐配線部分にインピーダンスの不整合が生じる。これにより、たとえば試験信号波形の立ち上りエッジには、（Ｂ）のシミュレーション波形図に示すように、波形を劣化させる段付部が発生してしまう。この立ち上りエッジの段付部は分岐点からＤＵＴ４までの配線パターンＷＰ４の配線長の往復電気長に応じて発生するものである。

本発明は、このような課題を解決するものであり、その目的は、試験信号波形の劣化を抑えながら、複数のＤＵＴの試験を同時に高速で行える半導体試験装置を提供することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
複数のＤＵＴの入力端子を並列接続して試験信号を同時に印加するように構成された半導体試験装置において、
前記複数のＤＵＴは共通のＤＵＴインタフェースボードに実装され、前記複数のＤＵＴに分岐配線する配線パターンは１箇所の分岐点で分岐され、この分岐点から各ＤＵＴ点までが等しい長さになるように形成されていることを特徴とする。

請求項２記載の発明は、請求項１記載の半導体試験装置において、
前記分岐点には、終端抵抗を介して終端電源が接続されていることを特徴とする。

請求項３記載の発明は、請求項１または請求項２記載の半導体試験装置において、
前記ＤＵＴインタフェースボードは、ＤＵＴに試験信号を印加するドライバとＤＵＴの出力信号の良否を判定するコンパレータからなるテストピンと接続されていることを特徴とする。

請求項４記載の発明は、請求項２または請求項３記載の半導体試験装置において、
前記終端電源は、テストピンであることを特徴とする。

本発明によれば、インピーダンス不整合による反射の影響を軽減でき、試験信号波形の歪を少なくできる半導体試験装置が得られる。

本発明の半導体試験装置で用いるテストピンの一実施例を示す説明図である。 図１の具体例を示す説明図である。 本発明の他の実施例を示す説明図である。 本発明の他の実施例を示す説明図である。 従来の半導体試験装置で用いられているテストピンの説明図である。

以下、本発明について、図面を用いて詳細に説明する。図１は本発明の半導体試験装置で用いるテストピンの１ピン分の一実施例を示す構成図であり、図５と共通する部分には同一の符号を付けている。

図１において、ＤＵＴインタフェースボードＤＩＢ上でＤＵＴ１〜ＤＵＴｎに分岐配線する配線パターンＷＰ１〜ＷＰｎは、１箇所の分岐点ＳＰで分岐されていて、この分岐点ＳＰから各ＤＵＴ点までは等しい長さになるように形成されている。

そして、この分岐点ＳＰは終端抵抗Ｒ２とコンデンサＣの直列回路を介して共通電位点に接続され、これら終端抵抗Ｒ２とコンデンサＣの接続点には伝送線路Ｌ２を介して終端電源ＴＳが接続されている。

なお、コンデンサＣは終端電圧を交流的に共通電位点にショートさせるものであり、終端電源ＴＳから終端抵抗Ｒ２までの経路のインピーダンスがほぼ０に等しい場合は省略できる。

図２は図１の具体例を示す説明図であり、（Ａ）は１ピンに４個のＤＵＴ１〜ＤＵＴ４を並列に接続して試験する場合の構成例を示し、（Ｂ）〜（Ｄ）は（Ａ）の各測定点における信号波形を示している。

（Ａ）では、テストピンＴＰの出力抵抗Ｒ１を５０Ω、伝送線路Ｌ１の特性インピーダンスＺ０は５０Ωで線路長を１０００ｍｍ、ＤＵＴインタフェースボードＤＩＢ上の配線パターンの特性インピーダンスは５０Ωで分岐点からＤＵＴ１〜ＤＵＴ４までの配線パターンＷＰ１〜ＷＰ４の配線長をそれぞれ１００ｍｍ、終端抵抗Ｒ２の抵抗値を１６．６７Ω、終端電源ＴＳにより印加する終端電圧ＶＴ＝０Ｖとしている。

（Ｂ）はテストピンＴＰの出力点における試験信号Ｖｏのシミュレーション波形を示している。

（Ｃ）はＤＵＴインタフェースボードＤＩＢ上の分岐点における試験信号Ｖ１のシミュレーション波形を示している。

（Ｄ）はＤＵＴインタフェースボードＤＩＢ上のＤＵＴ１の入力点における試験信号ＶＤ１のシミュレーション波形を示している。分岐点から各ＤＵＴまでの配線パターンは等しい長さに設定されているので、ＤＵＴ２〜ＤＵＴ４の入力点においても（Ｄ）と同じ波形が得られる。

（Ａ）において、配線パターンＷＰ１〜ＷＰ４の特性インピーダンスと伝送線路Ｌ１の特性インピーダンスに基づき、終端抵抗Ｒ２をある値に設定することで、（Ｄ）のシミュレーション波形に示すように、あたかもＤＵＴ端子点での波形を反射のないものにすることが可能となる。図２の例では、Ｒ２＝１６．６７Ωに設定すると反射の影響のない波形が得られる。なお、Ｒ２の値を前記理想値に設定しない場合においても、Ｒ２が無い場合と比較して、反射波の影響の少ない波形が得られる。

また、分岐点からＤＵＴ１〜ＤＵＴ４への配線パターンＷＰ１〜ＷＰ４を１点で分岐してこれらの長さを等しくすることで、分岐点と各ＤＵＴ点間の反射波は同じタイミングで発生することからＤＵＴ間で多重反射が起こることがなく、前記分圧値に収束する時間を短くできる。

このように構成することにより、インピーダンス不整合による反射の影響を軽減でき、試験信号波形の歪を少なくすることができる。

そして、分岐点を１点として各ＤＵＴまでの配線パターンの長さを等しくすることにより、各ＤＵＴ点で反射した波形が同じタイミングで分岐点に戻ってくるためにＤＵＴ点からの反射波に対する分岐点での反射のタイミングが同じになり、反射のタイミングのずれによるリンギングを抑えることができる。

図３は本発明の他の実施例を示す説明図であって、（Ａ）は構成例を示し、（Ｂ）〜（Ｄ）は（Ａ）の各部のパラメータを変更した場合の信号波形を示している。

（Ａ）において、テストピンユニットＴＰＵにはテストピンＴＰの回路が実装されていて、同軸ケーブルＣＣ１、ＣＣ２を介してＤＵＴインタフェースボードＤＩＢと接続するのにあたり、ＤＵＴインタフェースボードＤＩＢに実装されたコネクタＣＮに一括して効率よく接続するために、同軸ケーブルＣＣ１、ＣＣ２を変換用基板ＣＶＢでまとめて着脱するように構成されている。

ここで、変換用基板ＣＶＢには、図２の具体例ではテストピンＴＰの経路の分岐点に接続されている終端抵抗Ｒ２とコンデンサＣの直列回路が実装されている。これにより、ＤＵＴインタフェースボードＤＩＢ上に終端抵抗Ｒ２とコンデンサＣの直列回路)を実装するための領域を確保する必要がなくなり、ＤＵＴインタフェースボードＤＩＢの小型化を図ることができる。

ただし、この場合、終端抵抗Ｒ２を分岐点の直近に配置できないので、分岐点と終端抵抗Ｒ２の配線Ｌｔの特性インピーダンスにより、反射による試験信号波形の歪が発生することになる。そこで、配線Ｌｔの特性インピーダンスを終端抵抗Ｒ２の抵抗値に近づけて短く配線し、波形の歪を抑えるようにする。

（Ｂ）は終端抵抗Ｒ２の配線Ｌｔの特性インピーダンスが３０Ωで長さ２０ｍｍの場合における試験信号のシミュレーション波形を示し、（Ｃ）は終端抵抗Ｒ２の配線Ｌｔの特性インピーダンスが５０Ωで長さ２０ｍｍの場合における試験信号のシミュレーション波形を示し、（Ｄ）は終端抵抗Ｒ２の配線Ｌｔの特性インピーダンスが３０Ωで長さ５０ｍｍの場合における試験信号のシミュレーション波形を示している。

これらから、終端抵抗Ｒ２の配線Ｌｔの特性インピーダンスを３０Ωにして長さを２０ｍｍ以内で配線することにより、反射によるオーバーシュートを振幅の１０％以内に抑えることができ、ＤＵＴの測定に影響の少ない試験信号を印加できる。

図４も本発明の他の実施例を示す説明図であり、図２と共通する部分には同一の符号を付けている。図４と図２の相違点は、図４では図２の終端電源ＴＳに代えて、テストピンＴＰｍを用いていることである。これにより、専用の終端電源ＴＳを設けることなく、本発明の半導体試験装置を実現できる。

以上説明したように、本発明によれば、試験信号波形の劣化を抑えながら、複数のＤＵＴの試験を同時に高速で行える半導体試験装置が実現できる。

ＴＰ テストピン
ＤＲＶ ドライバ
ＤＩＢ ＤＵＴインタフェースボード
ＷＰ１〜ＷＰｎ 配線パターン
ＤＵＴ 被測定半導体
ＳＰ 分岐点
Ｒ２ 終端抵抗
Ｃ コンデンサ
ＴＳ 終端電源
ＴＰＵ テストピンユニット
ＣＣ１、ＣＣ２ 同軸ケーブル
ＣＮ コネクタ
ＣＶＢ 変換用基板

Claims (4)

1. 複数のＤＵＴの入力端子を並列接続して試験信号を同時に印加するように構成された半導体試験装置において、
   前記複数のＤＵＴは共通のＤＵＴインタフェースボードに実装され、前記複数のＤＵＴに分岐配線する配線パターンは１箇所の分岐点で分岐され、この分岐点から各ＤＵＴ点までが等しい長さになるように形成されていることを特徴とする半導体試験装置。
2. 前記分岐点には、終端抵抗を介して終端電源が接続されていることを特徴とする請求項１記載の半導体試験装置。
3. 前記ＤＵＴインタフェースボードは、ＤＵＴに試験信号を印加するドライバとＤＵＴの出力信号の良否を判定するコンパレータからなるテストピンと接続されていることを特徴とする請求項１または請求項２記載の半導体試験装置。
4. 前記終端電源は、テストピンであることを特徴とする請求項２または請求項３記載の半導体試験装置。

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