JP2002196048A - 半導体試験装置のデバイスインタフェース - Google Patents
半導体試験装置のデバイスインタフェースInfo
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- JP2002196048A JP2002196048A JP2000398940A JP2000398940A JP2002196048A JP 2002196048 A JP2002196048 A JP 2002196048A JP 2000398940 A JP2000398940 A JP 2000398940A JP 2000398940 A JP2000398940 A JP 2000398940A JP 2002196048 A JP2002196048 A JP 2002196048A
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Abstract
(57)【要約】
【課題】 本発明は、従来の半導体試験装置の各ドライ
バ側の振幅と立ち上がりと立ち下がり時間の性能でも、
低インピーダンスのデバイス試験が容易できる半導体試
験装置のデバイスインタフェースを提供する。 【解決手段】 複数のドライバ出力ラインを被試験デバ
イス入力端側で接続し、各ドライバ出力ラインの特性イ
ンピーダンスよりも等価的に低いインピーダンスに変換
し、各ドライバ出力ラインの特性インピーダンスよりも
低い被試験デバイスの特性インピーダンスに整合させ
る。
バ側の振幅と立ち上がりと立ち下がり時間の性能でも、
低インピーダンスのデバイス試験が容易できる半導体試
験装置のデバイスインタフェースを提供する。 【解決手段】 複数のドライバ出力ラインを被試験デバ
イス入力端側で接続し、各ドライバ出力ラインの特性イ
ンピーダンスよりも等価的に低いインピーダンスに変換
し、各ドライバ出力ラインの特性インピーダンスよりも
低い被試験デバイスの特性インピーダンスに整合させ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体試験装置の
各ドライバ出力ラインよりも低い特性インピーダンスの
被試験デバイスを高速試験する半導体試験装置のデバイ
スインタフェースに関する。
各ドライバ出力ラインよりも低い特性インピーダンスの
被試験デバイスを高速試験する半導体試験装置のデバイ
スインタフェースに関する。
【０００２】
【従来の技術】従来技術の例について、図５〜図９を参
照して構成例と動作例について説明する。最初に、半導
体試験装置の全体構成例の概要について説明する。図５
に示すように、半導体試験装置は、ワークステーション
１０と、メインフレーム２０と、テストヘッド３０と、
デバイスインタフェース８０とで構成している。そし
て、半導体試験装置は、被試験デバイスのＤＵＴ９１を
試験する。
照して構成例と動作例について説明する。最初に、半導
体試験装置の全体構成例の概要について説明する。図５
に示すように、半導体試験装置は、ワークステーション
１０と、メインフレーム２０と、テストヘッド３０と、
デバイスインタフェース８０とで構成している。そし
て、半導体試験装置は、被試験デバイスのＤＵＴ９１を
試験する。
【０００３】ワークステーション１０は、半導体試験装
置と人とのインタフェースとなる入出力手段である。
置と人とのインタフェースとなる入出力手段である。
【０００４】メインフレーム２０は、半導体試験装置の
電源部と、電源ユニットと、コンピュータと、試験信号
の生成部と、論理比較器等を内蔵している。
電源部と、電源ユニットと、コンピュータと、試験信号
の生成部と、論理比較器等を内蔵している。
【０００５】テストヘッド３０は、ピンエレクトロニク
ス３１の回路基板を試験チャンネル数に対応して多数内
蔵している。
ス３１の回路基板を試験チャンネル数に対応して多数内
蔵している。
【０００６】デバイスインタフェース８０は、被試験デ
バイスのＤＵＴ９１を試験する為のテストフィクスチャ
であり、ピンエレクトロニクス３１の電子回路と電気接
続する伝送ラインやコネクタ等を搭載している。
バイスのＤＵＴ９１を試験する為のテストフィクスチャ
であり、ピンエレクトロニクス３１の電子回路と電気接
続する伝送ラインやコネクタ等を搭載している。
【０００７】次に、半導体試験装置の論理試験例の概要
について、図６のブロック図を参照して説明する。但
し、ドライバＤＲとコンパレータＣＰとは、ＤＵＴ９１
の各ピンに対応して多数あるが、図を簡明とするためそ
れぞれ１つを示している。
について、図６のブロック図を参照して説明する。但
し、ドライバＤＲとコンパレータＣＰとは、ＤＵＴ９１
の各ピンに対応して多数あるが、図を簡明とするためそ
れぞれ１つを示している。
【０００８】パターン発生器５は、タイミング発生器４
から出力された基本クロック信号に同期して論理データ
を発生する。
から出力された基本クロック信号に同期して論理データ
を発生する。
【０００９】波形整形器６は、パターン発生器５からの
論理データと、タイミング発生器４からのクロック信号
とで試験パターンを生成する。
論理データと、タイミング発生器４からのクロック信号
とで試験パターンを生成する。
【００１０】ピンエレクトロニクス３１において、ドラ
イバＤＲは試験パターンを所定の論理電圧（ＶＩＨ、Ｖ
ＩＬ）に設定し、デバイスインタフェース８０を介して
ＤＵＴ９１の入力ピンに出力する。
イバＤＲは試験パターンを所定の論理電圧（ＶＩＨ、Ｖ
ＩＬ）に設定し、デバイスインタフェース８０を介して
ＤＵＴ９１の入力ピンに出力する。
【００１１】ＤＵＴ９１の出力信号は、ピンエレクトロ
ニクス３１のコンパレータＣＰの比較電圧（ＶＯＨ、Ｖ
ＯＬ）により電圧比較した後、論理信号として論理比較
器７へ出力する。
ニクス３１のコンパレータＣＰの比較電圧（ＶＯＨ、Ｖ
ＯＬ）により電圧比較した後、論理信号として論理比較
器７へ出力する。
【００１２】論理比較器７は、タイミング発生器４から
のストローブ信号のタイミングで、コンパレータＣＰの
論理出力信号と、パターン発生器５からの期待値とを、
論理比較してパス／フェイル判定をおこなう。
のストローブ信号のタイミングで、コンパレータＣＰの
論理出力信号と、パターン発生器５からの期待値とを、
論理比較してパス／フェイル判定をおこなう。
【００１３】次に、被試験デバイスの特性インピーダン
スが試験信号系の特性インピーダンス５０Ωよりも低い
場合のデバイスインタフェース８０の従来回路について
図７〜図９を参照して説明する。
スが試験信号系の特性インピーダンス５０Ωよりも低い
場合のデバイスインタフェース８０の従来回路について
図７〜図９を参照して説明する。
【００１４】図７に示すように、デバイスインタフェー
ス８０は、伝送ライン４１、４２、５１と、抵抗Ｒ５、
Ｒ６と、コンデンサＣとで構成している。但し、抵抗と
コンデンサとは集中定数表記とし、同じ抵抗値の抵抗
と、同じ容量のコンデンサとは、それぞれ同じ記号／番
号としている。また、信号ラインに介在するコネクタや
ＤＵＴ９１の接続コネクタなどの機構部品は、説明と図
を簡明とするため省略している。なお、図７に示すよう
に、ＤＵＴ９１側の各ピンから信号の入出力側を見たイ
ンピーダンスを、それぞれＺ１、Ｚ２、Ｚ３、Ｚ４とす
る。
ス８０は、伝送ライン４１、４２、５１と、抵抗Ｒ５、
Ｒ６と、コンデンサＣとで構成している。但し、抵抗と
コンデンサとは集中定数表記とし、同じ抵抗値の抵抗
と、同じ容量のコンデンサとは、それぞれ同じ記号／番
号としている。また、信号ラインに介在するコネクタや
ＤＵＴ９１の接続コネクタなどの機構部品は、説明と図
を簡明とするため省略している。なお、図７に示すよう
に、ＤＵＴ９１側の各ピンから信号の入出力側を見たイ
ンピーダンスを、それぞれＺ１、Ｚ２、Ｚ３、Ｚ４とす
る。
【００１５】伝送ライン４１、４２、５１は、例えば、
特性インピーダンス５０Ωの伝送ラインで、同軸ケーブ
ルやストリップライン等で構成している。
特性インピーダンス５０Ωの伝送ラインで、同軸ケーブ
ルやストリップライン等で構成している。
【００１６】抵抗Ｒ５は、ＤＵＴ９１側の各ピンから信
号の入出力側を見たときのインピーダンスＺ１、Ｚ２、
Ｚ３、Ｚ４がＤＵＴ９１の特性インピーダンスとなるよ
うに整合させるインピーダンス変換用の抵抗である。抵
抗Ｒ６は、ＤＵＴ９１の特性インピーダンスＺｏで終端
する抵抗である。
号の入出力側を見たときのインピーダンスＺ１、Ｚ２、
Ｚ３、Ｚ４がＤＵＴ９１の特性インピーダンスとなるよ
うに整合させるインピーダンス変換用の抵抗である。抵
抗Ｒ６は、ＤＵＴ９１の特性インピーダンスＺｏで終端
する抵抗である。
【００１７】コンデンサＣは、高周波信号のバイパスコ
ンデンサで、例えば０．１μＦである。
ンデンサで、例えば０．１μＦである。
【００１８】特性インピーダンスが試験信号系の特性イ
ンピーダンス５０Ωよりも低い被試験デバイスのＤＵＴ
９１としては、例えばデータ書き込み／読み出しピンと
アドレス／クロック入力ピンの特性インピーダンスＺｏ
がそれぞれ２８Ωの高速メモリモジュールがある。
ンピーダンス５０Ωよりも低い被試験デバイスのＤＵＴ
９１としては、例えばデータ書き込み／読み出しピンと
アドレス／クロック入力ピンの特性インピーダンスＺｏ
がそれぞれ２８Ωの高速メモリモジュールがある。
【００１９】但し、図６のＤＵＴ９１の内部は、データ
ラインと、アドレス／クロックラインとの特性インピー
ダンスのラインとして簡略表示している。また、アドレ
スラインとクロックラインとは同じ回路構成となるので
１本のラインとして省略表示している。
ラインと、アドレス／クロックラインとの特性インピー
ダンスのラインとして簡略表示している。また、アドレ
スラインとクロックラインとは同じ回路構成となるので
１本のラインとして省略表示している。
【００２０】そして、ドライバＤＲ１から書き込みデー
タと、ドライバＤＲ２からアドレス／クロック信号とを
ＤＵＴ９１に与え、ＤＵＴ９１の読み出し出力をコンパ
レータＣＰ１で受けて試験する。
タと、ドライバＤＲ２からアドレス／クロック信号とを
ＤＵＴ９１に与え、ＤＵＴ９１の読み出し出力をコンパ
レータＣＰ１で受けて試験する。
【００２１】次に、図７に示す各部の具体的数値例につ
いて説明する。信号側の入出力の各特性インピーダンス
を５０Ωとする場合、抵抗Ｒ１は５０Ωとなる。インピ
ーダンス変換するために抵抗Ｒ１、Ｒ５の並列抵抗値
は、ＤＵＴ９１側から信号側を見たインピーダンスＺ
１、Ｚ２、Ｚ３がそれぞれ２８Ωとなるようにすると下
記式（１）となる。 Ｒ１×Ｒ５／（Ｒ１＋Ｒ５）＝２８Ω ・・・・・・（１） つまり、Ｒ１＝５０Ωのとき、Ｒ５＝６４Ωとなる。そ
して、抵抗Ｒ６は、ＤＵＴ９１のアドレス／クロック出
力をＤＵＴ９１の特性インピーダンスＺｏで終端するの
でＲ６＝２８Ωとなる。また、バイアス電圧ＶＴは、Ｄ
ＵＴ９１の試験仕様からＶＴ＝−１．８Ｖとしている。
以上により得られた結果の具体的数値例の回路を図８に
示す。
いて説明する。信号側の入出力の各特性インピーダンス
を５０Ωとする場合、抵抗Ｒ１は５０Ωとなる。インピ
ーダンス変換するために抵抗Ｒ１、Ｒ５の並列抵抗値
は、ＤＵＴ９１側から信号側を見たインピーダンスＺ
１、Ｚ２、Ｚ３がそれぞれ２８Ωとなるようにすると下
記式（１）となる。 Ｒ１×Ｒ５／（Ｒ１＋Ｒ５）＝２８Ω ・・・・・・（１） つまり、Ｒ１＝５０Ωのとき、Ｒ５＝６４Ωとなる。そ
して、抵抗Ｒ６は、ＤＵＴ９１のアドレス／クロック出
力をＤＵＴ９１の特性インピーダンスＺｏで終端するの
でＲ６＝２８Ωとなる。また、バイアス電圧ＶＴは、Ｄ
ＵＴ９１の試験仕様からＶＴ＝−１．８Ｖとしている。
以上により得られた結果の具体的数値例の回路を図８に
示す。
【００２２】次に、図８に示すＤＵＴ９１を試験する信
号例について図８を参照して説明する。図９の（ａ）に
示すように、ＤＵＴ９１に与えるデータ、アドレス、ク
ロックの信号の振幅は、１．４Ｖ±０．３Ｖ（０．６
Ｖ）で、最小周期は１ｎｓであるここで、クロックは、
例えば、周波数５００ＭＨｚ、デューティ５０％の２つ
のチャンネルのクロックの１方を反転して合成し、立ち
上がりと立ち下がりのエッジを使用して周期１ｎｓとし
ている。
号例について図８を参照して説明する。図９の（ａ）に
示すように、ＤＵＴ９１に与えるデータ、アドレス、ク
ロックの信号の振幅は、１．４Ｖ±０．３Ｖ（０．６
Ｖ）で、最小周期は１ｎｓであるここで、クロックは、
例えば、周波数５００ＭＨｚ、デューティ５０％の２つ
のチャンネルのクロックの１方を反転して合成し、立ち
上がりと立ち下がりのエッジを使用して周期１ｎｓとし
ている。
【００２３】上記０．６Ｖの振幅と１ｎｓ周期の信号を
ＤＵＴ９１の入力端に与えるためには、下記式（２）の
振幅Ｖpp、立ち上がり（０−１００％）１ｎｓ以下の信
号をドライバＤＲ１、ＤＲ２側から出力する必要があ
る。
ＤＵＴ９１の入力端に与えるためには、下記式（２）の
振幅Ｖpp、立ち上がり（０−１００％）１ｎｓ以下の信
号をドライバＤＲ１、ＤＲ２側から出力する必要があ
る。
【００２４】ここで、ドライバＤＲ１、ＤＲ２側からＤ
ＵＴ９１の入力ピン側をみた抵抗値は２８Ωなので、抵
抗６４Ωと抵抗２８Ωとの並列抵抗値を６４Ω／／２８
Ωと表記すると、ドライバＤＲ１、ＤＲ２側の各振幅Ｖ
ppは下記式（２）となる。 Ｖpp＝０．６Ｖ×（６４Ω／／２８Ω）／（５０Ω＋６４Ω／／２８Ω） ≒０．６Ｖ×３．５７≒２．１４Ｖ ・・・・・（２） つまり、ＤＵＴ９１に与える信号の振幅の約３．６倍の
振幅の信号をドライバＤＲ１、ＤＲ２側からそれぞれ出
力する必要がある。ここで、ドライバＤＲ１、ＤＲ２側
の出力振幅電圧２．１４Ｖは、ドライバＤＲ１、ＤＲ２
の出力をオープンしたときに得られる出力電圧と同じで
ある。
ＵＴ９１の入力ピン側をみた抵抗値は２８Ωなので、抵
抗６４Ωと抵抗２８Ωとの並列抵抗値を６４Ω／／２８
Ωと表記すると、ドライバＤＲ１、ＤＲ２側の各振幅Ｖ
ppは下記式（２）となる。 Ｖpp＝０．６Ｖ×（６４Ω／／２８Ω）／（５０Ω＋６４Ω／／２８Ω） ≒０．６Ｖ×３．５７≒２．１４Ｖ ・・・・・（２） つまり、ＤＵＴ９１に与える信号の振幅の約３．６倍の
振幅の信号をドライバＤＲ１、ＤＲ２側からそれぞれ出
力する必要がある。ここで、ドライバＤＲ１、ＤＲ２側
の出力振幅電圧２．１４Ｖは、ドライバＤＲ１、ＤＲ２
の出力をオープンしたときに得られる出力電圧と同じで
ある。
【００２５】しかし、図９の（ａ）に示すように、従来
の半導体試験装置の各ドライバ側の出力は、振幅１．６
Ｖで立ち上がり、立ち下がり（０−１００％）ともに１
ｎｓ以下の性能であった。また、立ち上がり時間と立ち
下がり時間と振幅とは比例関係にあるので、従来の半導
体試験装置のドライバＤＲ出力のインピーダンス変換に
よる方法では低インピーダンスのデバイスを試験する場
合に、所望の立ち上がり時間と立ち下がり時間の振幅を
得られない。
の半導体試験装置の各ドライバ側の出力は、振幅１．６
Ｖで立ち上がり、立ち下がり（０−１００％）ともに１
ｎｓ以下の性能であった。また、立ち上がり時間と立ち
下がり時間と振幅とは比例関係にあるので、従来の半導
体試験装置のドライバＤＲ出力のインピーダンス変換に
よる方法では低インピーダンスのデバイスを試験する場
合に、所望の立ち上がり時間と立ち下がり時間の振幅を
得られない。
【００２６】
【発明が解決しようとする課題】上記説明のように、従
来の半導体試験装置の各ドライバ側の出力は、振幅１．
６Ｖで立ち上がり（０−１００％）１ｎｓの性能であっ
た。また、立ち上がり時間と振幅とは比例関係にあるの
で、従来の半導体試験装置のドライバ側のインピーダン
ス変換による方法では低インピーダンスデバイスを試験
する所望の立ち上がり時間と立ち下がり時間の振幅を得
られない実用上の問題があった。そこで、本発明は、こ
うした問題に鑑みなされたもので、その目的は、従来の
半導体試験装置のドライバ側の振幅と立ち上がりと立ち
下がり時間の性能でも、低インピーダンスのデバイス試
験ができる半導体試験装置のデバイスインタフェースを
提供することにある。
来の半導体試験装置の各ドライバ側の出力は、振幅１．
６Ｖで立ち上がり（０−１００％）１ｎｓの性能であっ
た。また、立ち上がり時間と振幅とは比例関係にあるの
で、従来の半導体試験装置のドライバ側のインピーダン
ス変換による方法では低インピーダンスデバイスを試験
する所望の立ち上がり時間と立ち下がり時間の振幅を得
られない実用上の問題があった。そこで、本発明は、こ
うした問題に鑑みなされたもので、その目的は、従来の
半導体試験装置のドライバ側の振幅と立ち上がりと立ち
下がり時間の性能でも、低インピーダンスのデバイス試
験ができる半導体試験装置のデバイスインタフェースを
提供することにある。
【００２７】
【課題を解決するための手段】即ち、上記目的を達成す
るためになされた本発明の第１は、複数のドライバ出力
ラインを被試験デバイス入力端側で接続して設け、各ド
ライバ出力ラインの特性インピーダンスよりも等価的に
低いインピーダンスに変換し、各ドライバ出力ラインの
特性インピーダンスよりも低い被試験デバイスの特性イ
ンピーダンスに整合させることを特徴とした半導体試験
装置のデバイスインタフェースを要旨としている。
るためになされた本発明の第１は、複数のドライバ出力
ラインを被試験デバイス入力端側で接続して設け、各ド
ライバ出力ラインの特性インピーダンスよりも等価的に
低いインピーダンスに変換し、各ドライバ出力ラインの
特性インピーダンスよりも低い被試験デバイスの特性イ
ンピーダンスに整合させることを特徴とした半導体試験
装置のデバイスインタフェースを要旨としている。
【００２８】また、上記目的を達成するためになされた
本発明の第２は、複数のドライバ出力ラインを被試験デ
バイス入力端側で接続して設け、各ドライバ出力ライン
の特性インピーダンスよりも低い被試験デバイスの特性
インピーダンスに整合させ、該複数のドライバ出力信号
の遅延時間を同じにして各ドライバから同じ位相と振幅
の信号を出力することを特徴とした半導体試験装置のデ
バイスインタフェースを要旨としている。
本発明の第２は、複数のドライバ出力ラインを被試験デ
バイス入力端側で接続して設け、各ドライバ出力ライン
の特性インピーダンスよりも低い被試験デバイスの特性
インピーダンスに整合させ、該複数のドライバ出力信号
の遅延時間を同じにして各ドライバから同じ位相と振幅
の信号を出力することを特徴とした半導体試験装置のデ
バイスインタフェースを要旨としている。
【００２９】また、上記目的を達成するためになされた
本発明の第３は、複数のドライバ出力ラインは２つのド
ライバ出力ラインである本発明の第１又は２記載の半導
体試験装置のデバイスインタフェースを要旨としてい
る。
本発明の第３は、複数のドライバ出力ラインは２つのド
ライバ出力ラインである本発明の第１又は２記載の半導
体試験装置のデバイスインタフェースを要旨としてい
る。
【００３０】また、上記目的を達成するためになされた
本発明の第４は、複数のドライバ出力ラインを被試験デ
バイス入力端側で接続し、該接続端と被試験デバイス入
力端との間にインピーダンス整合する抵抗を設けた本発
明の第１又は２記載の半導体試験装置のデバイスインタ
フェースを要旨としている。
本発明の第４は、複数のドライバ出力ラインを被試験デ
バイス入力端側で接続し、該接続端と被試験デバイス入
力端との間にインピーダンス整合する抵抗を設けた本発
明の第１又は２記載の半導体試験装置のデバイスインタ
フェースを要旨としている。
【００３１】
【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。
施例において説明する。
【００３２】
【実施例】本発明の実施例について、図１〜図４を参照
して構成例と動作例について説明する。半導体試験装置
の全体構成例の概要と、半導体試験装置の論理試験例の
概要については従来技術と同じであり、従来技術におい
て説明したので省略する。
して構成例と動作例について説明する。半導体試験装置
の全体構成例の概要と、半導体試験装置の論理試験例の
概要については従来技術と同じであり、従来技術におい
て説明したので省略する。
【００３３】次に、被試験デバイスの特性インピーダン
スが試験信号系の特性インピーダンス５０Ωよりも低い
場合の半導体試験装置のデバイスインタフェース８０の
本発明の回路について説明する。
スが試験信号系の特性インピーダンス５０Ωよりも低い
場合の半導体試験装置のデバイスインタフェース８０の
本発明の回路について説明する。
【００３４】図１に示すように、デバイスインタフェー
ス８０の本発明の回路は、伝送ライン４１、４２、４
３、４４、５１と、抵抗Ｒ２、Ｒ３と、コンデンサＣと
で構成している。但し、抵抗とコンデンサとは集中定数
表記とし、同じ抵抗値の抵抗と、同じ容量のコンデンサ
とは、それぞれ同じ記号／番号としている。また、信号
ラインの途中に介在するコネクタやＤＵＴ９１の接続コ
ネクタなどの機構部品は、説明と図を簡明とするため省
略している。
ス８０の本発明の回路は、伝送ライン４１、４２、４
３、４４、５１と、抵抗Ｒ２、Ｒ３と、コンデンサＣと
で構成している。但し、抵抗とコンデンサとは集中定数
表記とし、同じ抵抗値の抵抗と、同じ容量のコンデンサ
とは、それぞれ同じ記号／番号としている。また、信号
ラインの途中に介在するコネクタやＤＵＴ９１の接続コ
ネクタなどの機構部品は、説明と図を簡明とするため省
略している。
【００３５】伝送ライン４１、４２、４３、４４、５１
は、例えば、特性インピーダンス５０Ωの信号ライン
で、同軸ケーブルやストリップライン等で構成してい
る。そして、伝送ライン４１と伝送ライン４３、及び伝
送ライン４２と伝送ライン４４とはそれぞれ端末におい
て信号接続している。なお、図１に示すように、ＤＵＴ
９１側から信号の入出力側を見たインピーダンスをそれ
ぞれＺ１、Ｚ２、Ｚ３、Ｚ４とする。
は、例えば、特性インピーダンス５０Ωの信号ライン
で、同軸ケーブルやストリップライン等で構成してい
る。そして、伝送ライン４１と伝送ライン４３、及び伝
送ライン４２と伝送ライン４４とはそれぞれ端末におい
て信号接続している。なお、図１に示すように、ＤＵＴ
９１側から信号の入出力側を見たインピーダンスをそれ
ぞれＺ１、Ｚ２、Ｚ３、Ｚ４とする。
【００３６】抵抗Ｒ２、Ｒ３は、ＤＵＴ９１側から信号
の入出力側を見たときのインピーダンスＺ１、Ｚ２、Ｚ
３、Ｚ４がＤＵＴ９１の特性インピーダンスＺｏとなる
ように整合させるインピーダンス変換用の抵抗である。
抵抗Ｒ６は、アドレス／クロック出力をＤＵＴ９１の特
性インピーダンスＺｏで終端する抵抗である。
の入出力側を見たときのインピーダンスＺ１、Ｚ２、Ｚ
３、Ｚ４がＤＵＴ９１の特性インピーダンスＺｏとなる
ように整合させるインピーダンス変換用の抵抗である。
抵抗Ｒ６は、アドレス／クロック出力をＤＵＴ９１の特
性インピーダンスＺｏで終端する抵抗である。
【００３７】コンデンサＣは、高周波信号のバイパスコ
ンデンサで、例えば０．１μＦである。
ンデンサで、例えば０．１μＦである。
【００３８】従来同様に、特性インピーダンスが試験信
号系の特性インピーダンス５０Ωよりも低い被試験デバ
イスのＤＵＴ９１として、例えばデータ書き込み／読み
出しピンとアドレス／クロック入力ピンの特性インピー
ダンスＺｏがそれぞれ２８Ωの高速メモリモジュールを
試験する場合の具体的回路例で説明する。但し、図１の
ＤＵＴ９１の内部は、データピンと、アドレス／クロッ
クピンの特性インピーダンスのラインとして簡略表示し
ている。また、アドレスラインとクロックラインとは同
じ回路構成であるので１本の伝送ラインとして省略表示
している。
号系の特性インピーダンス５０Ωよりも低い被試験デバ
イスのＤＵＴ９１として、例えばデータ書き込み／読み
出しピンとアドレス／クロック入力ピンの特性インピー
ダンスＺｏがそれぞれ２８Ωの高速メモリモジュールを
試験する場合の具体的回路例で説明する。但し、図１の
ＤＵＴ９１の内部は、データピンと、アドレス／クロッ
クピンの特性インピーダンスのラインとして簡略表示し
ている。また、アドレスラインとクロックラインとは同
じ回路構成であるので１本の伝送ラインとして省略表示
している。
【００３９】本実施例では、２つのドライバ出力ライン
を被試験デバイス入力端側で接続して設け、各ドライバ
出力ラインの特性インピーダンスと等価的に低いインピ
ーダンスに変換している。そして、ドライバＤＲ１とド
ライバＤＲ２から出力する位相と振幅が同じ書き込みデ
ータをＤＵＴ９１に与え、ドライバＤＲ３とドライバＤ
Ｒ４から出力する位相と振幅が同じアドレス／クロック
信号をそれぞれＤＵＴ９１に与え、ＤＵＴ９１からの読
み出し出力をコンパレータＣＰ１で受けて試験する。
を被試験デバイス入力端側で接続して設け、各ドライバ
出力ラインの特性インピーダンスと等価的に低いインピ
ーダンスに変換している。そして、ドライバＤＲ１とド
ライバＤＲ２から出力する位相と振幅が同じ書き込みデ
ータをＤＵＴ９１に与え、ドライバＤＲ３とドライバＤ
Ｒ４から出力する位相と振幅が同じアドレス／クロック
信号をそれぞれＤＵＴ９１に与え、ＤＵＴ９１からの読
み出し出力をコンパレータＣＰ１で受けて試験する。
【００４０】次に、図１に示す各部の具体的数値例につ
いて説明する。信号側の入出力の各特性インピーダンス
Ｚｏを５０Ωとする場合、抵抗Ｒ１は５０Ωとなる。イ
ンピーダンス変換する抵抗Ｒ２は、ＤＵＴ９１側から信
号側を見たインピーダンスＺ１、Ｚ２、Ｚ３がそれぞれ
２８Ωとなるように下記式（３）となる。 Ｒ２＋Ｒ１×Ｒ１／（Ｒ１＋Ｒ１）＝２８Ω ・・・・・・（３） つまり、Ｒ１＝５０Ωのとき、Ｒ２＝３Ωとなる。ま
た、抵抗Ｒ６は、ＤＵＴ９１の特性インピーダンスＺｏ
で終端するのでＲ６＝２８Ωとなる。
いて説明する。信号側の入出力の各特性インピーダンス
Ｚｏを５０Ωとする場合、抵抗Ｒ１は５０Ωとなる。イ
ンピーダンス変換する抵抗Ｒ２は、ＤＵＴ９１側から信
号側を見たインピーダンスＺ１、Ｚ２、Ｚ３がそれぞれ
２８Ωとなるように下記式（３）となる。 Ｒ２＋Ｒ１×Ｒ１／（Ｒ１＋Ｒ１）＝２８Ω ・・・・・・（３） つまり、Ｒ１＝５０Ωのとき、Ｒ２＝３Ωとなる。ま
た、抵抗Ｒ６は、ＤＵＴ９１の特性インピーダンスＺｏ
で終端するのでＲ６＝２８Ωとなる。
【００４１】以上により得られた結果の具体的数値例の
回路を図２に示す。本発明では、ドライバＤＲ１とドラ
イバＤＲ２から出力する位相と振幅が同じ書き込みデー
タをＤＵＴ９１に与えているので、各ドライバＤＲ１と
ドライバＤＲ２との出力は常に同電位となり、同電位の
出力点は互いに接続して等価的に考えることが出来るの
で、１つのラインとして表示したデータラインの等価回
路は図３に示すようになる。また、ドライバＤＲ３とド
ライバＤＲ４も同様にしてアドレス／クロックラインも
それぞれ等価表示できる。
回路を図２に示す。本発明では、ドライバＤＲ１とドラ
イバＤＲ２から出力する位相と振幅が同じ書き込みデー
タをＤＵＴ９１に与えているので、各ドライバＤＲ１と
ドライバＤＲ２との出力は常に同電位となり、同電位の
出力点は互いに接続して等価的に考えることが出来るの
で、１つのラインとして表示したデータラインの等価回
路は図３に示すようになる。また、ドライバＤＲ３とド
ライバＤＲ４も同様にしてアドレス／クロックラインも
それぞれ等価表示できる。
【００４２】次に、図３に示す等価回路のＤＵＴ９１を
試験するドライバ側の信号例について図４を参照して説
明する。図４の（ａ）に示すように、従来同様にＤＵＴ
９１に与えるデータ、アドレス、クロックの信号の振幅
は、１．４Ｖ±０．３Ｖ（０．６Ｖ）で、最小周期は１
ｎｓとする。上記０．６Ｖの振幅のローレベル１．１Ｖ
とハイレベル１．７Ｖとの信号をＤＵＴ９１の入力ピン
に与えるために、ドライバ側のローレベルＶＬは下記式
（４）から、ドライバ側のハイレベルＶＨは下記式
（５）から求められる。 （１．８Ｖ−ＶＬ）×２８Ω／（２８Ω＋２８Ω）＝１．１Ｖ・・・（４） （１．８Ｖ−ＶＨ）×２８Ω／（２８Ω＋２８Ω）＝１．７Ｖ・・・（５） 従って、ドライバ側の信号は、ローレベルＶＬ＝０．４
Ｖ、ハイレベルＶＨ＝１．６Ｖとなり振幅は１．２Ｖと
なる。
試験するドライバ側の信号例について図４を参照して説
明する。図４の（ａ）に示すように、従来同様にＤＵＴ
９１に与えるデータ、アドレス、クロックの信号の振幅
は、１．４Ｖ±０．３Ｖ（０．６Ｖ）で、最小周期は１
ｎｓとする。上記０．６Ｖの振幅のローレベル１．１Ｖ
とハイレベル１．７Ｖとの信号をＤＵＴ９１の入力ピン
に与えるために、ドライバ側のローレベルＶＬは下記式
（４）から、ドライバ側のハイレベルＶＨは下記式
（５）から求められる。 （１．８Ｖ−ＶＬ）×２８Ω／（２８Ω＋２８Ω）＝１．１Ｖ・・・（４） （１．８Ｖ−ＶＨ）×２８Ω／（２８Ω＋２８Ω）＝１．７Ｖ・・・（５） 従って、ドライバ側の信号は、ローレベルＶＬ＝０．４
Ｖ、ハイレベルＶＨ＝１．６Ｖとなり振幅は１．２Ｖと
なる。
【００４３】次に、ドライバＤＲ１とドライバＤＲ２の
出力信号の位相をＤＵＴ９１の入力ピンにおいて一致さ
せる方法について説明する。半導体試験装置の多数ある
ドライバ出力信号の遅延時間は、ある基準のドライバ出
力に対して他のドライバの各信号系の遅延時間を可変し
てタイミング一致させるタイミングキャリブレーション
機能がある。図２に示すように、ドライバＤＲ１、ＤＲ
２の各出力における遅延時間をtpd1、tpd2として以下箇
条書きで説明する。
出力信号の位相をＤＵＴ９１の入力ピンにおいて一致さ
せる方法について説明する。半導体試験装置の多数ある
ドライバ出力信号の遅延時間は、ある基準のドライバ出
力に対して他のドライバの各信号系の遅延時間を可変し
てタイミング一致させるタイミングキャリブレーション
機能がある。図２に示すように、ドライバＤＲ１、ＤＲ
２の各出力における遅延時間をtpd1、tpd2として以下箇
条書きで説明する。
【００４４】（１）ドライバｄｒ１の遅延時間tpd1は、
ドライバＤＲ２の出力をローレベル固定してＤＵＴ９１
の入力端にオッシロスコープのプローブをあてて位相測
定する。 （２）ドライバｄｒ２の遅延時間tpd2は、ドライバＤＲ
１の出力をローレベル固定してＤＵＴ９１の入力端にオ
ッシロスコープのプローブをあてて遅延時間tpd1と同じ
となるように位相調整してキャリブレーションする。
ドライバＤＲ２の出力をローレベル固定してＤＵＴ９１
の入力端にオッシロスコープのプローブをあてて位相測
定する。 （２）ドライバｄｒ２の遅延時間tpd2は、ドライバＤＲ
１の出力をローレベル固定してＤＵＴ９１の入力端にオ
ッシロスコープのプローブをあてて遅延時間tpd1と同じ
となるように位相調整してキャリブレーションする。
【００４５】同様に、ドライバＤＲ３とドライバＤＲ４
の出力信号の遅延時間を同じになるよう位相調整してキ
ャリブレーションすることができる。
の出力信号の遅延時間を同じになるよう位相調整してキ
ャリブレーションすることができる。
【００４６】次に、ドライバ側の信号の立ち上がりと立
ち下がり時間について説明する。一般に、ＤＵＴ９１の
入力には浮遊容量Ｃｓがあるので、ドライバ側の信号の
立ち上がりと立ち下がり時間は、信号側抵抗Ｒと浮遊容
量の積τ（Ｃｓ×Ｒ）に比例する。また、従来の信号側
の抵抗Ｒは５０Ωであるが、本発明では、信号側の抵抗
Ｒは等価的に２８Ωと小さくなるので、ＤＵＴ９１の入
力端における浮遊容量Ｃｓを同じとすると、ＤＵＴ９１
の入力端における立ち上がりと立ち下がり時間を早くす
ることができる。
ち下がり時間について説明する。一般に、ＤＵＴ９１の
入力には浮遊容量Ｃｓがあるので、ドライバ側の信号の
立ち上がりと立ち下がり時間は、信号側抵抗Ｒと浮遊容
量の積τ（Ｃｓ×Ｒ）に比例する。また、従来の信号側
の抵抗Ｒは５０Ωであるが、本発明では、信号側の抵抗
Ｒは等価的に２８Ωと小さくなるので、ＤＵＴ９１の入
力端における浮遊容量Ｃｓを同じとすると、ＤＵＴ９１
の入力端における立ち上がりと立ち下がり時間を早くす
ることができる。
【００４７】従って、従来の半導体試験装置の各ドライ
バは、振幅１．６Ｖで立ち上がり（０−１００％）１ｎ
ｓ以下の性能であるが、本発明のデバイスインタフェー
スにより、図４の（ｂ）に示すドライバ出力から図４の
（ａ）に示す出力信号が容易に得られる。
バは、振幅１．６Ｖで立ち上がり（０−１００％）１ｎ
ｓ以下の性能であるが、本発明のデバイスインタフェー
スにより、図４の（ｂ）に示すドライバ出力から図４の
（ａ）に示す出力信号が容易に得られる。
【００４８】ところで、インピーダンス整合用の抵抗Ｒ
２＝３Ωは低抵抗値であるので、実用上は無くてもよ
い。また、本実施例では２つのドライバ出力をＤＵＴ９
１側で接続してインピーダンス変換する例で説明した
が、３つ以上のドライバ出力をＤＵＴ側で接続してイン
ピーダンスを低くしてさらに特性インピーダンスの低い
デバイスをドライブすることも同様にできる。
２＝３Ωは低抵抗値であるので、実用上は無くてもよ
い。また、本実施例では２つのドライバ出力をＤＵＴ９
１側で接続してインピーダンス変換する例で説明した
が、３つ以上のドライバ出力をＤＵＴ側で接続してイン
ピーダンスを低くしてさらに特性インピーダンスの低い
デバイスをドライブすることも同様にできる。
【００４９】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。即ち、
従来の半導体試験装置の各ドライバ側の振幅と立ち上が
りと立ち下がり時間の性能でも、本発明の半導体試験装
置のデバイスインタフェースを使用することにより、各
ドライバ出力よりも低い特性インピーダンスのデバイス
を高速試験する出力が容易に得られる効果がある。
施され、以下に記載されるような効果を奏する。即ち、
従来の半導体試験装置の各ドライバ側の振幅と立ち上が
りと立ち下がり時間の性能でも、本発明の半導体試験装
置のデバイスインタフェースを使用することにより、各
ドライバ出力よりも低い特性インピーダンスのデバイス
を高速試験する出力が容易に得られる効果がある。
【図１】本発明の半導体試験装置のデバイスインタフェ
ースの回路図である。
ースの回路図である。
【図２】本発明の半導体試験装置のデバイスインタフェ
ースの回路図の具体的数値例である。
ースの回路図の具体的数値例である。
【図３】本発明の半導体試験装置のデバイスインタフェ
ースの等価回路図である。
ースの等価回路図である。
【図４】本発明の半導体試験装置のデバイスインタフェ
ースの波形図である。
ースの波形図である。
【図５】半導体試験装置の構成外観図である。
【図６】半導体試験装置のブロック図である。
【図７】従来のデバイスインタフェースの回路図であ
る。
る。
【図８】従来のデバイスインタフェースの回路図の具体
的数値例である。
的数値例である。
【図９】従来のデバイスインタフェースの波形図であ
る。
る。
４ タイミング発生器 ５ パターン発生器 ６ 波形整形器 ７ 論理比較器 １０ ワークステーション ２０ メインフレーム ３０ テストヘッド ３１ ピンエレクトロニクス ４１、４２、４３、４４、５１ 伝送ライン ８０ デバイスインタフェース ９１ ＤＵＴ
Claims (4)
- 【請求項１】 複数のドライバ出力ラインを被試験デバ
イス入力端側で接続して設け、各ドライバ出力ラインの
特性インピーダンスよりも等価的に低いインピーダンス
に変換し、各ドライバ出力ラインの特性インピーダンス
よりも低い被試験デバイスの特性インピーダンスに整合
させることを特徴とした半導体試験装置のデバイスイン
タフェース。 - 【請求項２】 複数のドライバ出力ラインを被試験デバ
イス入力端側で接続して設け、各ドライバ出力ラインの
特性インピーダンスよりも低い被試験デバイスの特性イ
ンピーダンスに整合させ、該複数のドライバ出力信号の
遅延時間を同じにして各ドライバから同じ位相と振幅の
信号を出力することを特徴とした半導体試験装置のデバ
イスインタフェース。 - 【請求項３】 複数のドライバ出力ラインは２つのドラ
イバ出力ラインである請求項１又は２記載の半導体試験
装置のデバイスインタフェース。 - 【請求項４】 複数のドライバ出力ラインを被試験デバ
イス入力端側で接続し、該接続端と被試験デバイス入力
端との間にインピーダンス整合する抵抗を設けた請求項
１又は２記載の半導体試験装置のデバイスインタフェー
ス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000398940A JP2002196048A (ja) | 2000-12-26 | 2000-12-26 | 半導体試験装置のデバイスインタフェース |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000398940A JP2002196048A (ja) | 2000-12-26 | 2000-12-26 | 半導体試験装置のデバイスインタフェース |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002196048A true JP2002196048A (ja) | 2002-07-10 |
Family
ID=18863804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000398940A Pending JP2002196048A (ja) | 2000-12-26 | 2000-12-26 | 半導体試験装置のデバイスインタフェース |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002196048A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006071436A (ja) * | 2004-09-01 | 2006-03-16 | Advantest Corp | Ｍｏｓ−ｆｅｔ駆動回路、ドライバ回路及び半導体試験装置 |
| JP2008527346A (ja) * | 2005-01-07 | 2008-07-24 | フォームファクター， インコーポレイテッド | 電子デバイスをテストするためのシステムの動作周波数を増加させるための方法および装置 |
-
2000
- 2000-12-26 JP JP2000398940A patent/JP2002196048A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006071436A (ja) * | 2004-09-01 | 2006-03-16 | Advantest Corp | Ｍｏｓ−ｆｅｔ駆動回路、ドライバ回路及び半導体試験装置 |
| JP4555636B2 (ja) * | 2004-09-01 | 2010-10-06 | 株式会社アドバンテスト | Ｍｏｓ−ｆｅｔ駆動回路、ドライバ回路及び半導体試験装置 |
| JP2008527346A (ja) * | 2005-01-07 | 2008-07-24 | フォームファクター， インコーポレイテッド | 電子デバイスをテストするためのシステムの動作周波数を増加させるための方法および装置 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081104 |
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