JP2537030Y2 - Ｌｓｉテスタ - Google Patents
ＬｓｉテスタInfo
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- JP2537030Y2 JP2537030Y2 JP2885991U JP2885991U JP2537030Y2 JP 2537030 Y2 JP2537030 Y2 JP 2537030Y2 JP 2885991 U JP2885991 U JP 2885991U JP 2885991 U JP2885991 U JP 2885991U JP 2537030 Y2 JP2537030 Y2 JP 2537030Y2
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- JP
- Japan
- Prior art keywords
- signal
- board
- digital
- line
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- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本考案は、アナログ回路とデジタ
ル回路の混載したＬＳＩを測定するＬＳＩテスタに関
し、更に詳しくは、アナログ信号とデジタル信号を同一
の入出力経路によってＤＵＴと授受し、安定な信号品位
で高精度に測定することができるＬＳＩテスタに関す
る。
ル回路の混載したＬＳＩを測定するＬＳＩテスタに関
し、更に詳しくは、アナログ信号とデジタル信号を同一
の入出力経路によってＤＵＴと授受し、安定な信号品位
で高精度に測定することができるＬＳＩテスタに関す
る。
【０００２】
【従来の技術】アナログ回路とデジタル回路の混載され
たＬＳＩが増えるに従ってアナログ測定とデジタル測定
を同時に行うことができるＬＳＩテスタが要求されてい
る。従来のＬＳＩテスタは、アナログ測定とデジタル測
定を同時に行おうとすると、テスタのお互の回路が影響
を及ぼしあうために、アナログとデジタルのそれぞれに
専用の測定用出力ピンを設け、測定信号の品位が損なわ
れないように工夫がなされている。
たＬＳＩが増えるに従ってアナログ測定とデジタル測定
を同時に行うことができるＬＳＩテスタが要求されてい
る。従来のＬＳＩテスタは、アナログ測定とデジタル測
定を同時に行おうとすると、テスタのお互の回路が影響
を及ぼしあうために、アナログとデジタルのそれぞれに
専用の測定用出力ピンを設け、測定信号の品位が損なわ
れないように工夫がなされている。
【０００３】
【考案が解決しようとする課題】このような従来のＬＳ
Ｉテスタは、測定信号の品位を保つために、アナログと
デジタルのそれぞれに専用の測定用出力ピンを設けたた
めに、測定用出力ピンの数が非常に多くなり、多ピンの
ＬＳＩの測定には不向きな構造であった。
Ｉテスタは、測定信号の品位を保つために、アナログと
デジタルのそれぞれに専用の測定用出力ピンを設けたた
めに、測定用出力ピンの数が非常に多くなり、多ピンの
ＬＳＩの測定には不向きな構造であった。
【０００４】本考案は、このような点に鑑みてなされた
もので、測定信号の品位を維持しつつ、アナログ信号と
デジタル信号を同一の入出力経路によってＤＵＴと授受
するようにして、測定用出力ピンを減らし多ピンのＬＳ
Ｉも測定することができるＬＳＩテスタを提供すること
を目的とする。
もので、測定信号の品位を維持しつつ、アナログ信号と
デジタル信号を同一の入出力経路によってＤＵＴと授受
するようにして、測定用出力ピンを減らし多ピンのＬＳ
Ｉも測定することができるＬＳＩテスタを提供すること
を目的とする。
【０００５】
【課題を解決するための手段】共通のフォ−ス線とセン
ス線を介しＤＵＴが搭載されたＳＡボ−ドと検査信号を
授受し、アナログ回路とデジタル回路が混載しているＤ
ＵＴを検査するＬＳＩテスタであって、アナログ試験信
号を前記フォ−スを介して前記ＳＡボ−ドに供給すると
ともに、このアナログ試験信号に基づいて前記ＤＵＴが
出力した被測定信号を前記センス線を介して入力するア
ナログ信号測定部と、デジタル試験信号を前記フォ−ス
線を介し前記ＳＡボ−ドに供給するとともに、このデジ
タル試験信号に基づいて前記ＤＵＴが出力した被測定信
号を前記フォ−ス線を介し入力するデジタル信号測定部
と、前記ＳＡボ−ドと前記アナログ信号測定部及びデジ
タル信号測定部間で授受される前記各信号のいずれかを
任意に選択して切り替えるリレ−と、前記ＳＡボ−ドに
おいて接続される前記フォ−ス線と前記センス線間に設
けられたを抵抗と、を具備し、前記センス線の影響を前
記フォ−ス線に与えることなく前記ＤＵＴを測定できる
ことを特徴としている。
ス線を介しＤＵＴが搭載されたＳＡボ−ドと検査信号を
授受し、アナログ回路とデジタル回路が混載しているＤ
ＵＴを検査するＬＳＩテスタであって、アナログ試験信
号を前記フォ−スを介して前記ＳＡボ−ドに供給すると
ともに、このアナログ試験信号に基づいて前記ＤＵＴが
出力した被測定信号を前記センス線を介して入力するア
ナログ信号測定部と、デジタル試験信号を前記フォ−ス
線を介し前記ＳＡボ−ドに供給するとともに、このデジ
タル試験信号に基づいて前記ＤＵＴが出力した被測定信
号を前記フォ−ス線を介し入力するデジタル信号測定部
と、前記ＳＡボ−ドと前記アナログ信号測定部及びデジ
タル信号測定部間で授受される前記各信号のいずれかを
任意に選択して切り替えるリレ−と、前記ＳＡボ−ドに
おいて接続される前記フォ−ス線と前記センス線間に設
けられたを抵抗と、を具備し、前記センス線の影響を前
記フォ−ス線に与えることなく前記ＤＵＴを測定できる
ことを特徴としている。
【０００６】
【作用】本考案の、各構成要素は次のような作用をす
る。アナログ信号測定部は、共通のセンス線とフォ−ス
線でＳＡボ−ドに接続されていて、ＬＳＩのアナログ回
路と検査信号を授受する。デジタル信号測定部は、共通
のフォ−ス線でＳＡボ−ドに接続されていて、ＬＳＩの
デジタル回路と検査信号を授受する。リレ−は、ＳＡボ
−ドとアナログ信号測定部及びデジタル信号測定部間で
授受される各信号を切り替える。抵抗は、センス線の配
線静電容量を相殺し、フォ−ス信号を介して測定するデ
ジタル信号の品位を維持する。
る。アナログ信号測定部は、共通のセンス線とフォ−ス
線でＳＡボ−ドに接続されていて、ＬＳＩのアナログ回
路と検査信号を授受する。デジタル信号測定部は、共通
のフォ−ス線でＳＡボ−ドに接続されていて、ＬＳＩの
デジタル回路と検査信号を授受する。リレ−は、ＳＡボ
−ドとアナログ信号測定部及びデジタル信号測定部間で
授受される各信号を切り替える。抵抗は、センス線の配
線静電容量を相殺し、フォ−ス信号を介して測定するデ
ジタル信号の品位を維持する。
【０００７】
【実施例】以下図面を用いて、本考案の一実施例を詳細
に説明する。図１は、本考案の一実施例を示すＬＳＩテ
スタの測定部の構成ブロック図である。図中、１はＤＵ
Ｔ、２はテストヘッド内に設けられているピンエレクト
ロニクスボ−ドで、共通のフォ−ス線３とセンス線４を
介しＤＵＴ１が搭載されるＳＡボ−ド５と検査信号を授
受する。Ｒはフォ−ス線３とセンス線４をＳＡボ−ド５
上で接続している抵抗で、例えば１０ＫΩ程度の抵抗値
のものが用いられている。
に説明する。図１は、本考案の一実施例を示すＬＳＩテ
スタの測定部の構成ブロック図である。図中、１はＤＵ
Ｔ、２はテストヘッド内に設けられているピンエレクト
ロニクスボ−ドで、共通のフォ−ス線３とセンス線４を
介しＤＵＴ１が搭載されるＳＡボ−ド５と検査信号を授
受する。Ｒはフォ−ス線３とセンス線４をＳＡボ−ド５
上で接続している抵抗で、例えば１０ＫΩ程度の抵抗値
のものが用いられている。
【０００８】ピンエレクトロニクスボ−ド２は、ＤＵＴ
１のピン毎に対応して設けられていて、アナログ測定部
６とデジタル測定部７を主体に構成されている。６１は
アナログ信号発生部で、第１のスイッチＳＷ1 及びフォ
−ス線３を介しＳＡボ−ド５に接続されていて、ＤＵＴ
１にアナログ回路を測定するための直流電圧及び電流を
供給する。６２はアナログ信号測定部で、第２のスイッ
チＳＷ2 及びセンス線４を介しＳＡボ−ド５に接続され
ていて、アナログ信号発生部６１から供給されたアナロ
グ検査信号Ｓ1 に基づいてＤＵＴ１が出力した被測定信
号Ｓ2 を入力して測定する４線式構成になっている。
１のピン毎に対応して設けられていて、アナログ測定部
６とデジタル測定部７を主体に構成されている。６１は
アナログ信号発生部で、第１のスイッチＳＷ1 及びフォ
−ス線３を介しＳＡボ−ド５に接続されていて、ＤＵＴ
１にアナログ回路を測定するための直流電圧及び電流を
供給する。６２はアナログ信号測定部で、第２のスイッ
チＳＷ2 及びセンス線４を介しＳＡボ−ド５に接続され
ていて、アナログ信号発生部６１から供給されたアナロ
グ検査信号Ｓ1 に基づいてＤＵＴ１が出力した被測定信
号Ｓ2 を入力して測定する４線式構成になっている。
【０００９】７１はドライバで、第３のスイッチＳＷ3
及びフォ−ス線３を介しＳＡボ−ド５に接続されてい
て、フォマッタ部７２から出力されるフォマットデ−タ
Ｄ1 に基づいてデジタル検査信号Ｓ3 をＤＵＴ１に出力
する。ドライバ７１は、リファレンス発生部７４から出
力される信号Ｓ4,5 によってフォマットデ−タＤ1 のハ
イレベル電位とロ−レベル電位が決められ、フォマッタ
部７２からのイネ−ブル信号Ｓ6 によってデジタル検査
信号Ｓ3 を出力する。
及びフォ−ス線３を介しＳＡボ−ド５に接続されてい
て、フォマッタ部７２から出力されるフォマットデ−タ
Ｄ1 に基づいてデジタル検査信号Ｓ3 をＤＵＴ１に出力
する。ドライバ７１は、リファレンス発生部７４から出
力される信号Ｓ4,5 によってフォマットデ−タＤ1 のハ
イレベル電位とロ−レベル電位が決められ、フォマッタ
部７２からのイネ−ブル信号Ｓ6 によってデジタル検査
信号Ｓ3 を出力する。
【００１０】７５は第１のコンパレ−タで、第４のスイ
ッチＳＷ4 及びフォ−ス線４を介しＳＡボ−ド５に接続
されていて、同様に構成されている他のピンエレクトロ
ニクスボ−ドの出力チャンネルのドライバより供給され
たデジタル検査信号Ｓ3 に基づいてＤＵＴ１が出力した
被測定信号Ｓ7 のハイレベル電圧とリファレンス発生部
７４から入力されている第１の比較電位ＶrefHと比較す
る。７６は第２のコンパレ−タで、第４のスイッチＳＷ
4 及びフォ−ス線４を介しＳＡボ−ド５に接続されてい
て、ドライバ７１から供給されたデジタル検査信号Ｓ3
に基づいてＤＵＴ１が出力した被測定信号Ｓ7 のロ−レ
ベル電位とリファレンス発生部７４から入力されている
第２の比較電位ＶrefLと比較する。第１、第２のコンパ
レ−タ７５、７６は、その比較結果をフォマッタ部７２
に出力する。
ッチＳＷ4 及びフォ−ス線４を介しＳＡボ−ド５に接続
されていて、同様に構成されている他のピンエレクトロ
ニクスボ−ドの出力チャンネルのドライバより供給され
たデジタル検査信号Ｓ3 に基づいてＤＵＴ１が出力した
被測定信号Ｓ7 のハイレベル電圧とリファレンス発生部
７４から入力されている第１の比較電位ＶrefHと比較す
る。７６は第２のコンパレ−タで、第４のスイッチＳＷ
4 及びフォ−ス線４を介しＳＡボ−ド５に接続されてい
て、ドライバ７１から供給されたデジタル検査信号Ｓ3
に基づいてＤＵＴ１が出力した被測定信号Ｓ7 のロ−レ
ベル電位とリファレンス発生部７４から入力されている
第２の比較電位ＶrefLと比較する。第１、第２のコンパ
レ−タ７５、７６は、その比較結果をフォマッタ部７２
に出力する。
【００１１】フォマッタ部７２は、この第１、第２のコ
ンパレ−タ７５、７６から入力した比較結果をストロ−
ブエッジによってラッチしてデ−タ期待値Ｄ2 と比較
し、パス／フェイルの判断を行う。パス／フェイルの判
断は、フェイルメモリ（図省略）に記憶され、後に、Ｃ
ＰＵによって解析される。７８はＣＰＵのインタフェイ
ス部で、フォマッタ部７２とフォマッタ設定デ−タを授
受するとともに、リファレンス発生部７４にハイレベル
電位、ロ−レベル電位及び比較電位ＶrefH、ＶrefL等の
デ−タを出力する。尚、デジタル測定部７は、フォマッ
タ部７２に入力されているレ−トクロックが基準になっ
て動作している。
ンパレ−タ７５、７６から入力した比較結果をストロ−
ブエッジによってラッチしてデ−タ期待値Ｄ2 と比較
し、パス／フェイルの判断を行う。パス／フェイルの判
断は、フェイルメモリ（図省略）に記憶され、後に、Ｃ
ＰＵによって解析される。７８はＣＰＵのインタフェイ
ス部で、フォマッタ部７２とフォマッタ設定デ−タを授
受するとともに、リファレンス発生部７４にハイレベル
電位、ロ−レベル電位及び比較電位ＶrefH、ＶrefL等の
デ−タを出力する。尚、デジタル測定部７は、フォマッ
タ部７２に入力されているレ−トクロックが基準になっ
て動作している。
【００１２】次に、このような回路構成において、デジ
タル測定がセンス線に影響されることなく、デジタル信
号の品位を落とさないで測定できることについて説明す
る。センス線４は、数十ＭΩの入力抵抗を有するアナロ
グ信号発生部６１と接続されていて、この場合は２０ｐ
Ｆ程度の配線静電容量を有している。この配線静電容量
は、デジタルパルスの波形を崩してしまうので、この影
響を相殺するためにフォ−ス線間に１０ＫΩ程度の抵抗
Ｒが設けられる。
タル測定がセンス線に影響されることなく、デジタル信
号の品位を落とさないで測定できることについて説明す
る。センス線４は、数十ＭΩの入力抵抗を有するアナロ
グ信号発生部６１と接続されていて、この場合は２０ｐ
Ｆ程度の配線静電容量を有している。この配線静電容量
は、デジタルパルスの波形を崩してしまうので、この影
響を相殺するためにフォ−ス線間に１０ＫΩ程度の抵抗
Ｒが設けられる。
【００１３】前述のように１０ＫΩの抵抗を設けたこと
により、２０ｐＦの配線静電容量は、−３ｄＢ（70％カ
ット）のところで800 ＫＨｚであるからこれ以上の周波
数では見掛上はゼロｐＦになり、ＬＳＩのデジタル回路
を測定する100 ＭＨｚの高周波領域では無視することが
できる。尚、抵抗Ｒの１０ＫΩは、フォ−ス線の50〜75
Ωに対しては十分に大きく、分岐の影響は無視すること
ができる。また、アナログ信号発生部６１に対しては十
分小さな値でありアナログ信号の測定時に問題はない。
により、２０ｐＦの配線静電容量は、−３ｄＢ（70％カ
ット）のところで800 ＫＨｚであるからこれ以上の周波
数では見掛上はゼロｐＦになり、ＬＳＩのデジタル回路
を測定する100 ＭＨｚの高周波領域では無視することが
できる。尚、抵抗Ｒの１０ＫΩは、フォ−ス線の50〜75
Ωに対しては十分に大きく、分岐の影響は無視すること
ができる。また、アナログ信号発生部６１に対しては十
分小さな値でありアナログ信号の測定時に問題はない。
【００１４】
【考案の効果】以上詳細に説明したように、本考案のＬ
ＳＩテスタは、共通のセンス線とフォ−ス線によってア
ナログ信号及びデジタル信号を授受するようにしたもの
で、測定用出力ピンの数を減らし、デジタル回路とアナ
ログ回路が混載して多ピン化されたＬＳＩも容易に測定
できる。また、センス線の配線静電容量によるデジタル
信号の信号品位の劣化を、センス線とフォ−ス線間に抵
抗を設けて相殺し、信号品位を損なわないでデジタル測
定を行うことができる。
ＳＩテスタは、共通のセンス線とフォ−ス線によってア
ナログ信号及びデジタル信号を授受するようにしたもの
で、測定用出力ピンの数を減らし、デジタル回路とアナ
ログ回路が混載して多ピン化されたＬＳＩも容易に測定
できる。また、センス線の配線静電容量によるデジタル
信号の信号品位の劣化を、センス線とフォ−ス線間に抵
抗を設けて相殺し、信号品位を損なわないでデジタル測
定を行うことができる。
【図１】本考案の一実施例を示すＬＳＩテスタの測定部
の構成ブロック図である。
の構成ブロック図である。
２ パフォ−マンスボ−ド ３ フォ−ス線 ４ センス線 ５ ＳＡボ−ド ７ デジタル信号測定部 ８ アナログ信号測定部 Ｒ 抵抗
Claims (1)
- 【請求項１】 共通のフォ−ス線とセンス線を介しＬＳ
Ｉ（被測定対象物、以下ＤＵＴと省略する）が搭載され
たソケット・アダプタ・ボ−ド（以下、ＳＡボ−ドと省
略する）と検査信号を授受し、アナログ回路とデジタル
回路が混載しているＤＵＴを検査するＬＳＩテスタであ
って、アナログ試験信号を前記フォ−ス線を介して前記
ＳＡボ−ドに供給するとともに、このアナログ試験信号
に基づいて前記ＤＵＴが出力した被測定信号を前記セン
ス線を介して入力するアナログ信号測定部と、デジタル
試験信号を前記フォ−ス線を介し前記ＳＡボ−ドに供給
するとともに、このデジタル試験信号に基づいて前記Ｄ
ＵＴが出力した被測定信号を前記フォ−ス線を介し入力
するデジタル信号測定部と、前記ＳＡボ−ドと前記アナ
ログ信号測定部及びデジタル信号測定部間で授受される
前記各信号のいずれかを任意に選択して切り替えるリレ
−と、前記ＳＡボ−ドにおいて接続される前記フォ−ス
線と前記センス線間に設けられた抵抗と、を具備し、前
記センス線の影響を前記フォ−ス線に与えることなく前
記ＤＵＴを測定できることを特徴としたＬＳＩテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2885991U JP2537030Y2 (ja) | 1991-04-24 | 1991-04-24 | Ｌｓｉテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2885991U JP2537030Y2 (ja) | 1991-04-24 | 1991-04-24 | Ｌｓｉテスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04124479U JPH04124479U (ja) | 1992-11-12 |
| JP2537030Y2 true JP2537030Y2 (ja) | 1997-05-28 |
Family
ID=31912867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2885991U Expired - Fee Related JP2537030Y2 (ja) | 1991-04-24 | 1991-04-24 | Ｌｓｉテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2537030Y2 (ja) |
-
1991
- 1991-04-24 JP JP2885991U patent/JP2537030Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04124479U (ja) | 1992-11-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |