JP2006071436A - Ｍｏｓ−ｆｅｔ駆動回路、ドライバ回路及び半導体試験装置 - Google Patents

Abstract

【課題】 ＭＯＳ−ＦＥＴのゲートの駆動の高速化を可能とするとともに、ＭＯＳ−ＦＥＴ駆動時の消費電力を少なくでき、かつ、ＤＣ動作を可能とする。
【解決手段】 ＭＯＳ−ＦＥＴ２３のゲート駆動にフォトカプラ２１を使用する。そして、このフォトカプラ２１やＭＯＳ−ＦＥＴ２３の電源供給にＤＣ−ＤＣコンバータ２２を備える。さらに、ＭＯＳ−ＦＥＴ２３の駆動の高速化のために、フォトカプラ２１とＭＯＳ−ＦＥＴ２３との間にゲートコントロール用バッファ２５を接続する。
【選択図】 図１

Description

本発明は、ＭＯＳ−ＦＥＴ（ＭＯＳ型トランジスタ）を駆動させるＭＯＳ−ＦＥＴ駆動回路、このＭＯＳ−ＦＥＴ駆動回路を備えたドライバ回路及び半導体試験装置に関し、特に、ＭＯＳ−ＦＥＴの高速駆動、電圧可変を実現するＭＯＳ−ＦＥＴ駆動回路、ドライバ回路及び半導体試験装置に関する。

本発明を説明するに先立ち、従来の半導体試験装置の概略について、図３を参照して説明する。
半導体集積回路（ＤＵＴ：被試験デバイス）１０を試験対象とする半導体試験装置１は、同図に示すように、主要な構成として、半導体試験装置１の全体の制御を行うテストプロセッサ（図示せず）、試験パターンや期待値パターンなどを生成するパターン発生器１１、このパターン発生器１１からの試験パターンをテスト信号波形に整形する波形整形器１２、この波形整形器１２で整形されたテスト信号波形をＤＵＴ１０へ送るドライバ回路２０、コンパレータ１３を介してＤＵＴ１０から送られてきた試験結果とパターン発生器１１からの期待値パターンとを論理比較して一致・不一致を検出し、ＤＵＴ１０の良否判断を行うパターン比較器１４、タイミングパルス信号を発生して波形整形器１２,コンパレータ１３,パターン比較器１４などに与えテストのタイミングをとるタイミング発生器１５などを備えている。

これらのうち、ドライバ回路２０は、図４に示すように、レベルシフト部Ａと、出力ドライバ部Ｂとを有している（例えば、特許文献１参照。）。
レベルシフト部Ａは、入力した電圧信号（入力電圧信号）を適正な電圧にシフトし、このシフト電圧を出力ドライバ部Ｂに供給する。
出力ドライバ部Ｂは、トーテムポール接続で使用される複数のＭＯＳ−ＦＥＴを有しており、レベルシフト部Ａからのシフト電圧を受けてドライバ信号を出力する。

ここで、出力レベル可変の高圧ドライバ回路のゲートコントロールを駆動するためには、ＭＯＳ−ＦＥＴに応じたゲート電圧が必要となる。
そのために、ドライバ入力電圧をゲート電圧までレベルシフトしなければならないが、抵抗などでレベルシフトを行うと、ゲートコントロールが高インピーダンスになり、速度が遅くなっていた。

そこで、抵抗以外の電子素子等を用いてレベルシフトを行い、ＭＯＳ−ＦＥＴの高速駆動を可能とする回路が、従来から提案されている。
例えば、図５に示すように、５Ｖ系のコントロールロジックで高圧のドライバを実現するものがある。
同図に示すＮＭＯＳ−ＦＥＴは、ゲート−ソース間のオンオフ閾値を２Ｖとすると、ゲートに接続されている標準ロジックによりオンオフできる。例えば、ゲートに接続されている標準ロジックがＬ（０Ｖ）のとき、ＮＭＯＳ−ＦＥＴはオフ状態になり、ＯＵＴに３０Ｖが発生する。一方、Ｈ（５Ｖ）のとき、ＮＭＯＳ−ＦＥＴはオン状態になり、ＯＵＴとＧＮＤがショート状態となって０Ｖになる。

また、他の駆動回路としては、例えば、±（プラスマイナス）の高圧ドライバとして、オペアンプを用いたものがある。

さらに、他の駆動回路としては、例えば、図６に示すように、出力電圧を可変できる高圧ドライバとして、パルストランスを用いたものがある。
パルストランスの一次側（バイポーラトランジスタに接続）は、５Ｖ系で駆動している。入力のゲートが、Ｈ＞Ｌ又はＬ＞Ｈに駆動するとき、パルストランスの二次側（ＰＭＯＳ−ＦＥＴ又はＮＭＯＳ−ＦＥＴのいずれかに接続）にＭＯＳ−ＦＥＴをオンさせる起電力が発生する。そして、出力端子（ＯＵＴ）には、ＰＭＯＳ−ＦＥＴがオンの瞬間に２０Ｖの出力信号が、ＮＭＯＳ−ＦＥＴがオンの瞬間に−１０Ｖの出力信号が発生する。
特開平１１−２３７４３８号公報

しかしながら、５Ｖ系のコントロールロジックによる高圧のドライバの場合は、ＭＯＳ−ＦＥＴのゲート−ソース間電圧がコントロールロジックのＧＮＤに支配されるため、ＯＵＴのＬレベル出力が０Ｖで固定となってしまい可変できないという問題があった。

また、オペアンプを用いたドライバの場合は、高速動作を行うと、消費電力が大きくなるという問題があった。
さらに、パルストランスを用いた高圧ドライバの場合は、ＤＣ動作（スタティック）ができないという問題があった。これは、パルストランスが、入力信号の変化のあるときにしか、動作しないためであった。

本発明は、上記の事情にかんがみなされたものであり、ＭＯＳ−ＦＥＴのゲートの駆動の高速化を実現するとともに、ＯＵＴのＬレベルを可変にでき、かつ、ＭＯＳ−ＦＥＴ駆動時の消費電力を低減して、しかも、ＤＣ動作を可能とするＭＯＳ−ＦＥＴ駆動回路、ドライバ回路及び半導体試験装置の提供を目的とする。

この目的を達成するため、本発明のＭＯＳ−ＦＥＴ駆動回路は、ＭＯＳ−ＦＥＴを駆動するＭＯＳ−ＦＥＴ駆動回路であって、ＭＯＳ−ＦＥＴを駆動するためのフォトカプラを備えた構成としてある。
ＭＯＳ−ＦＥＴ駆動回路をこのような構成とすると、ＭＯＳ−ＦＥＴのゲートの低インピーダンス駆動が可能となる。このため、ＭＯＳ−ＦＥＴの高速駆動が可能となる。
さらに、ＭＯＳ−ＦＥＴのゲート−ソース間電圧が例えばコントロールロジックなどのＧＮＤに支配されることがなくなるため、ＯＵＴ（出力電圧）のＬレベルの容易な可変を実現できる。

しかも、パルストランスを利用した従来の駆動方式では、磁気結合のためＡＣ駆動しかできなかったが、本発明は、光により信号を伝達するフォトカプラを使用しており、これは入力信号の変化時ではなく入力信号のオンオフに応じて動作するため、ＤＣ駆動が可能となる。
特に、本発明のＭＯＳ−ＦＥＴ駆動回路が半導体試験装置やそのドライバ回路で使用される場合は、スタティック動作（ＤＣ）でなければならない。これは、ＡＣではパルスのみしか発生できず、任意にＨレベルに固定したり、Ｌレベルに固定したりすることができないためである。本発明のＭＯＳ−ＦＥＴ駆動回路は、ＤＣ駆動が可能であるため、半導体試験装置やそのドライバ回路に利用できる。
さらに、フォトカプラは、入力側（発光素子側）と出力側（受光素子側）とが電気的に絶縁されているため、出力電圧の変更に入力電圧が影響を受けない。

また、本発明のＭＯＳ−ＦＥＴ駆動回路は、フォトカプラが、ロジックゲート付フォトカプラからなる構成としてある。
ＭＯＳ−ＦＥＴ駆動回路をこのような構成とすれば、フォトカプラ内のロジック回路（内部ロジック）が受光部のセンスアップ的な働きをするため、さらなる高速動作が可能となる。

また、本発明のＭＯＳ−ＦＥＴ駆動回路は、ＭＯＳ−ＦＥＴのゲート−ソース間に並列にインピーダンス低下用抵抗を接続した構成としてある。
ＭＯＳ−ＦＥＴ駆動回路をこのような構成とすると、コンプリメンタリ回路を構成するトーテムポール接続の複数のＭＯＳ−ＦＥＴがある場合に、それらＭＯＳ−ＦＥＴのゲート−ソース間に並列にインピーダンス低下用抵抗が接続される。インピーダンス低下用抵抗は、ＭＯＳ−ＦＥＴのゲート容量との容量×抵抗（時定数）を小さくすることでＭＯＳ−ＦＥＴを高速動作させるためのものである。すなわち、そのＭＯＳ−ＦＥＴのゲートを低インピーダンスとすることができる。したがって、高速でＭＯＳ−ＦＥＴを駆動させることができる。

また、本発明のＭＯＳ−ＦＥＴ駆動回路は、フォトカプラ及び／又はＭＯＳ−ＦＥＴに対して電源を供給するＤＣ−ＤＣコンバータを備えた構成としてある。
ＭＯＳ−ＦＥＴ駆動回路をこのような構成とすると、ＭＯＳ−ＦＥＴのゲートの低インピーダンス駆動を、小電力で行うことができる。

また、本発明のＭＯＳ−ＦＥＴ駆動回路は、フォトカプラとＭＯＳ−ＦＥＴとの間に、ＭＯＳ−ＦＥＴより入力容量成分の小さいゲートコントロール用バッファを接続した構成としてある。
ＭＯＳ−ＦＥＴ駆動回路をこのような構成とすれば、高速化が可能となる。
ロジックゲート付フォトカプラは、受光部がゲート入力になっているが、出力部はオープンコレクタ状態となっているのがほとんどである。オープンコレクタ出力の場合、消費電力やオープンコレクタになっているトランジスタのドライブ能力により出力の低インピーダンス化はできない。そこで、このオープンコレクタの出力に駆動するＭＯＳ−ＦＥＴより入力容量成分の小さいゲート回路で受けることにより、フォトカプラのオープンコレクタ出力部の時定数を小さくでき、高速動作が可能となる。
Ｃｍｏｓ×Ｒｐｈｏｔｏ＞Ｃｇａｔｅ×Ｒｐｈｏｔｏ ・・・（式１）
なお、Ｒｐｈｏｔｏ：フォトカプラの出力インピーダンス
Ｃｍｏｓ：ＭＯＳ−ＦＥＴの入力容量
Ｃｇａｔｅ：ゲートの入力容量
また、ゲートの出力のトランジスタがコンプリメンタリ回路の場合、出力インピーダンスが低くなるため、この場合も含めて高速動作が可能となる。

また、本発明のドライバ回路は、対象となる電子回路に対しドライバ信号を送って所定の動作をさせるドライバ回路であって、一又は二以上のＭＯＳ−ＦＥＴを有してドライバ信号を出力する出力ドライバ部と、入力した電圧信号を所定の電圧にシフトして出力ドライバへ供給するレベルシフト部とを備え、出力ドライバ部の有するＭＯＳ−ＦＥＴを駆動する回路が、上記ＭＯＳ−ＦＥＴ駆動回路（請求項１〜請求項５のいずれかに記載のＭＯＳ−ＦＥＴ駆動回路）からなる構成としてある。

ドライバ回路をこのような構成とすると、このドライバ回路の出力段のＭＯＳ−ＦＥＴのゲートコントロールにフォトカプラが用いられるため、低インピーダンス駆動が可能となる。これにより、ＭＯＳ−ＦＥＴの高速駆動を実現できる。

また、本発明の半導体試験装置は、試験パターンと期待値パターンとを生成するパターン発生器と、試験パターンを波形整形する波形整形器と、この波形整形器で波形整形された試験パターンを被デバイスに与えるドライバ回路と、被試験デバイスからの試験結果とパターン発生器からの期待値パターンとを比較して、被試験デバイスの良否判断を行うパターン比較器と、タイミングパルス信号を波形整形器及び／又はパターン比較器へ与えてテストタイミングをとるタイミング発生器とを備えた半導体試験装置であって、ドライバ回路が、上記ドライバ回路（請求項６記載のドライバ回路）からなる構成としてある。

半導体試験装置をこのような構成とすれば、ドライバ回路の有するＭＯＳ−ＦＥＴの駆動が高速化されるため、そのドライバ回路から出力されるドライバ信号の立ち上がりや立ち下がりが急峻となり、半導体試験の精度を高めることができる。

以上のように、本発明によれば、ＭＯＳ−ＦＥＴのゲートの駆動にフォトカプラを用いたため、低インピーダンスで高速駆動、電圧可変を行うことができる。
また、それらＭＯＳ−ＦＥＴやフォトカプラの電源をＤＣ−ＤＣコンバータから供給することにより、小電力で低インピーダンス駆動を実現できる。
しかも、フォトカプラとＭＯＳ−ＦＥＴとの間にゲートコントロール用バッファを接続することで、さらなる高速駆動を実現できる。

以下、本発明に係るＭＯＳ−ＦＥＴ駆動回路、ドライバ回路及び半導体試験装置の好ましい実施形態について、図面を参照して説明する。

まず、本発明のドライバ回路（ＭＯＳ−ＦＥＴ駆動回路）の実施形態について、図１を参照して説明する。
同図は、本実施形態のドライバ回路（ＭＯＳ−ＦＥＴ駆動回路）の構成を示す電子回路図である。
同図に示すように、ドライバ回路２０は、フォトカプラ２１ａ，２１ｂ、ＤＣ−ＤＣコンバータ２２ａ，２２ｂ、ＭＯＳ−ＦＥＴ２３ａ，２３ｂ、高電圧出力電源バッファ２４ａ，２４ｂ、抵抗Ｒ１〜Ｒ７、ツェナーダイオードＺ１，Ｚ２、入力端子（Ｈ−ｌｅｖｅｌ ｓｏｕｒｃｅ，Ｌ−ｌｅｖｅｌ ｓｏｕｒｃｅ）、出力端子（ＯＵＴ）などを備えている。

なお、本実施形態で説明するドライバ回路２０は、同図に示すように、二つのＭＯＳ−ＦＥＴ２３ａ，２３ｂを駆動させてドライバ信号を出力する二系統の駆動回路であって、一系統３０Ｖ、計６０Ｖの電圧可変を可能としている。
ただし、本発明のドライバ回路は、二系統に限るものではなく、それ以上の系統数であってもよい。

また、本実施形態において、ＭＯＳ−ＦＥＴ駆動回路とは、ＭＯＳ−ＦＥＴを駆動させるための回路全般をいう。これに対し、ドライバ回路とは、ＭＯＳ−ＦＥＴを有しており、対象となる電子回路（例えば、ＤＵＴなど）に対しドライバ信号を送ってドライブさせるための回路をいう。

ここで、フォトカプラ２１ａ，２１ｂ（以下、「フォトカプラ２１」という。）は、通常、発光素子２１ａ−１，２１ｂ−１（以下、「発光素子２１−１」という。）で発せられた光を受光素子２１ａ−２、２１ｂ−２（以下、「受光素子２１−２」という。）で受光することにより、信号を伝達する回路素子である。
なお、本実施形態においては、発光素子２１−１がフォトダイオード、受光素子２１−２がフォトトランジスタにより構成される。

また、フォトカプラ２１ａ，２１ｂは、内部ロジック２１ａ−３，２１ｂ−３（以下、「内部ロジック２１−３」という。）を有している。
このようにフォトカプラ２１ａ，２１ｂが内部ロジック２１−３を有した構成（ロジックゲート付フォトカプラ）とすることにより、その内部ロジック（ロジック回路）が受光素子２１−２のセンスアップ的な働きをするため、ＭＯＳ−ＦＥＴ２３の高速動作が可能となる。

二つのフォトカプラのうち一方のフォトカプラ２１ａの受光素子２１ａ−２であるフォトトランジスタのコレクタは、ＭＯＳ−ＦＥＴ（Ｐ−ＭＯＳ）２３ａのゲートを、ＤＣ−ＤＣコンバータ２２ａの５Ｖでプルアップされた抵抗Ｒ３（第一のインピーダンス低下用抵抗）で低インピーダンスにする。これにより、ＭＯＳ−ＦＥＴ（Ｐ−ＭＯＳ）２３ａを高速に駆動できる。
また、ＭＯＳ−ＦＥＴ（Ｐ−ＭＯＳ）２３ａのオン時（ＭＯＳ−ＦＥＴ（Ｎ−ＭＯＳ）２３ｂのオフ時）の出力電圧（ＯＵＴ）は、フォトカプラ２１ａの出力電圧となる。

これに対し、他方のフォトカプラ２１ｂの受光素子２１ｂ−２であるフォトトランジスタのコレクタは、ＭＯＳ−ＦＥＴ（Ｎ−ＭＯＳ）２３ｂのゲートを、ＤＣ−ＤＣコンバータ２２ｂの０Ｖでプルダウンされた抵抗Ｒ４（第二のインピーダンス低下用抵抗）で低インピーダンスにする。これにより、ＭＯＳ−ＦＥＴ（Ｎ−ＭＯＳ）２３ｂを高速に駆動できる。
また、ＭＯＳ−ＦＥＴ（Ｎ−ＭＯＳ）２３ｂのオン時（ＭＯＳ−ＦＥＴ（Ｐ−ＭＯＳ）２３ａのオフ時）の出力電圧（ＯＵＴ）は、フォトカプラ２１ｂの出力電圧となる。

さらに、入力側のＨ−ｌｅｖｅｌやＬ−ｌｅｖｅｌを変化させ、ＭＯＳ−ＦＥＴ（Ｐ−ＭＯＳ）２３ａ、ＭＯＳ−ＦＥＴ（Ｎ−ＭＯＳ）２３ｂの各ソース電圧を変化させても、上記の関係は変わらないため、出力電圧振幅を容易に可変できる。
ここで、ＰＭＯＳ−ＦＥＴ２３ａのゲート−ソース間には、フォトカプラ２１ａの出力が接続されている。そして、このフォトカプラ２１ａの内部ロジック２１ａ−３のＶＣＣ側もＰＭＯＳ−ＦＥＴ２３ａのソースに固定されている。また、内部ロジック２１ａ−３のＧＮＤ側は、ＰＭＯＳ−ＦＥＴ２３ａのソースに接続したＤＣ−ＤＣコンバータ２２ａの５Ｖを介した０Ｖが接続されており、本回路のＨレベルの高電圧は、ＰＭＯＳ−ＦＥＴ２３ａのソースに固定されているため、Ｈレベルの電圧を変化させても、フォトカプラ２１ａがＰＭＯＳ−ＦＥＴ２３ａのゲート−ソース間を駆動する電圧は変化しない。

なお、ＮＭＯＳ−ＦＥＴ２３ｂに関しても、ゲート−ソース間にフォトカプラ２１ｂの出力が接続されているが、フォトカプラ２１ｂの内部ロジック２１ｂ−３のＧＮＤ側もＮＭＯＳ−ＦＥＴ２３ｂのソースに固定されている。
また、内部ロジック２１ｂ−３のＶＣＣ側は、ＮＭＯＳ−ＦＥＴ２３ｂのソースにも接続したＤＣ−ＤＣコンバータ２２ｂの０Ｖを介した５Ｖが接続されており、本回路のＬレベルの高電圧は、ＮＭＯＳ−ＦＥＴ２３ｂのソースに固定されているため、Ｌレベルの電圧を変化させても、フォトカプラ２１ｂがＮＭＯＳ−ＦＥＴ２３ｂのゲート−ソース間を駆動する電圧は変化しない。

さらに、フォトカプラ２１は、発光素子側と受光素子側とが電気的に絶縁されている。つまり、このフォトカプラ２１により電位分離されている。これにより、出力電圧の変更に入力電圧が影響を受けることがない。

ＤＣ−ＤＣコンバータ２２は、フォトカプラ２１の内部ロジック２１−３や、ＭＯＳ−ＦＥＴ２３のゲート駆動ロジックに電源を供給する。なお、本実施形態においては、５［Ｖ］の電圧を供給するものとする。
このＤＣ−ＤＣコンバータ２２を使用することにより、ＭＯＳ−ＦＥＴ２３のゲートを小電力で低インピーダンス駆動する回路を実現できる。

また、このＤＣ−ＤＣコンバータ２２は、入力側と出力側とが電気的に絶縁されている。
ＰＭＯＳ−ＦＥＴのゲートを駆動する際、ゲート−ソース間電圧は数Ｖの電位差が必要である。しかし、ソース電位は可変にするため、ゲート駆動回路の電位をソース電位に支配させる必要があり、電源供給用のＤＣ−ＤＣコンバータ２２は、入出力が電気的に絶縁（出力側は出力側の電位に支配）されている必要がある。
回路外部より供給するフォトカプラを主とするゲートドライブ回路の電源をＤＣ−ＤＣコンバータ２２を使うことで回路的容易にまた低消費電力で発生させている。
低消費電力の理由は、高電位を作るため０Ｖ電位を基点に抵抗などで積重ね回路になっていないためである（積重ね回路の場合、積重ねた電位分絶縁されていないため、電流が流れ消費電力が増加する）。

ＭＯＳ−ＦＥＴ２３は、電圧可変の高電圧ドライバであるドライバ回路２０の出力段にトーテムポール接続されており、コンプリメンタリ回路を構成している。
これらＭＯＳ−ＦＥＴ２３のゲートの電気容量（キャパシタ）は、一般に大きい値を示す。このため、低インピーダンスで駆動すると、高速動作が可能となる。
なお、本実施形態においては、ＰＭＯＳ−ＦＥＴ２３ａとＮＭＯＳ−ＦＥＴ２３ｂとの組合せにより、コンプリメンタリ回路を構成する。

高電圧出力電源バッファ２２−４ａ，２２−４ｂは、半導体試験装置１の低い電圧レベルをコントロールするためのバッファである。例えば、その電圧ゲインを４倍にすることができる。
ツェナーダイオードＺ１，Ｚ２は、出力振幅レベルを制限するためのものである。

また、ドライバ回路２０（ＭＯＳ−ＦＥＴ駆動回路）は、図２に示すように、フォトカプラ２１とＭＯＳ−ＦＥＴ２３との間に、ゲートコントロール用バッファ２５ａ、２５ｂ（以下、「ゲートコントロール用バッファ２５」という。）を接続することができる。

ゲートコントロール用バッファ２５は、入力側がフォトカプラ２１の受光素子２１−２であるフォトトランジスタのコレクタに、また、出力側がＭＯＳ−ＦＥＴ２３のゲートにそれぞれ接続されている。
そして、ゲートコントロール用バッファ２５の電源は、それぞれの入力側に接続されたフォトカプラ２１の電源と接続されている。すなわち、そのフォトカプラ２１に電源を供給しているＤＣ−ＤＣコンバータ２２から供給を受けている。

ゲートコントロール用バッファ２５として使用されるゲートＩＣのＶＣＣ・ＧＮＤは、ＰＭＯＳ−ＦＥＴ２３ａのソース・ＶＣＣ ソース−５Ｖ・ＧＮＤ ＮＭＯＳ−ＦＥＴ２３ｂのソース＋５Ｖ・ＶＣＣ ソース・ＧＮＤに接続されているため、ＰＭＯＳ−ＦＥＴ２３ａ／ＮＭＯＳ−ＦＥＴ２３ｂのそれぞれのソース・ゲート間を排他的タイミングで５Ｖ−０Ｖでオンオフしている。このような動作により、各ＭＯＳ−ＦＥＴ２３のゲートの駆動のさらなる高速化を図ることができる。

抵抗Ｒ３（インピーダンス低下用抵抗）は、ＰＭＯＳ−ＦＥＴ２３ａのゲート−ソース間に並列接続されている。
これにより、フォトカプラ２１ａのフォトトランジスタがオン状態になった場合に、ＰＭＯＳ−ＦＥＴ２３ａのゲートのインピーダンスを低下させることができる。すなわち、抵抗Ｒ３は、ＰＭＯＳ−ＦＥＴ２３ａのゲート容量との容量×抵抗（時定数）を小さくする。したがって、ＰＭＯＳ−ＦＥＴ２３ａのゲートを低インピーダンスで高速駆動させることができる。

抵抗Ｒ４（インピーダンス低下用抵抗）は、ＮＭＯＳ−ＦＥＴ２３ｂのゲート−ソース間に並列接続されている。
これにより、フォトカプラ２１ｂのフォトトランジスタがオン状態になった場合に、ＮＭＯＳ−ＦＥＴ２３ｂのゲートのインピーダンスを低下させることができる。すなわち、抵抗Ｒ４は、ＮＭＯＳ−ＦＥＴ２３ｂのゲート容量との容量×抵抗（時定数）を小さくする。したがって、ＮＭＯＳ−ＦＥＴ２３ｂのゲートを低インピーダンスで高速駆動させることができる。

次に、本発明のＭＯＳ−ＦＥＴ駆動回路の動作について、図１を参照して説明する。
フォトカプラ２１ａ，２１ｂの受光素子２１ａ−２，２１ｂ−２の電位は、ＭＯＳ−ＦＥＴ２３ａ，２３ｂのソース電位に支配されているが、発光素子２１ａ−１，２１ｂ−１は０Ｖを基点とするテスタプロセッサ等のコントロール電圧の電位である０−５Ｖなどの低電位でＰ／Ｎ両方のフォトカプラ２１ａ，２１ｂの制御が行われている。

二つのフォトカプラのうち一方のフォトカプラ２１ａの受光素子２１ａ−２であるフォトトランジスタのコレクタ−エミッタ間に電流が流れることにより、ＭＯＳ−ＦＥＴ（Ｐ−ＭＯＳ）２３ａのソース−ゲート間に電圧が加わり、ソース−ドレインに電流が流れる。このとき、ＤＣ−ＤＣコンバータ２２ａの５Ｖでプルアップされた抵抗Ｒ３により、ＭＯＳ−ＦＥＴ（Ｐ−ＭＯＳ）２３ａのゲートが低インピーダンスになる。このため、ＭＯＳ−ＦＥＴ（Ｐ−ＭＯＳ）２３ａを高速に駆動できる。
なお、ＭＯＳ−ＦＥＴ（Ｐ−ＭＯＳ）２３ａのオン時（ＭＯＳ−ＦＥＴ（Ｎ−ＭＯＳ）２３ｂのオフ時）の出力電圧（ＯＵＴ）は、フォトカプラ２１ａの出力電圧となる。

これに対し、他方のフォトカプラ２１ｂの受光素子２１ｂ−２であるフォトトランジスタのコレクタエミッタに間に電流が流れることにより、ＭＯＳ−ＦＥＴ（Ｎ−ＭＯＳ）２３ｂのソース−ゲート間に電圧が加わり、ソース−ドレインに電流が流れる。このとき、ＤＣ−ＤＣコンバータ２２ｂの０Ｖでプルダウンされた抵抗Ｒ４により、ＭＯＳ−ＦＥＴ（Ｎ−ＭＯＳ）２３ｂのゲートが低インピーダンスになる。このため、ＭＯＳ−ＦＥＴ（Ｎ−ＭＯＳ）２３ｂを高速に駆動できる。
なお、ＭＯＳ−ＦＥＴ（Ｎ−ＭＯＳ）２３ｂのオン時（ＭＯＳ−ＦＥＴ（Ｐ−ＭＯＳ）２３ａのオフ時）の出力電圧（ＯＵＴ）は、フォトカプラ２１ｂの出力電圧となる。

以上、本発明のＭＯＳ−ＦＥＴ駆動回路、ドライバ回路及び半導体試験装置の好ましい実施形態について説明したが、本発明に係るＭＯＳ−ＦＥＴ駆動回路、ドライバ回路及び半導体試験装置は上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上述した実施形態では、半導体試験装置のドライバ回路に備えられたＭＯＳ−ＦＥＴの駆動回路を示したが、このドライバ（ＭＯＳ−ＦＥＴ駆動回路）としては、ドライバ回路におけるＭＯＳ−ＦＥＴ駆動回路に限定されるものではなく、他の回路や装置（例えば、プログラマブル電源に備えられたＭＯＳ−ＦＥＴの駆動回路）にも実施可能である。
また、本発明のＭＯＳ−ＦＥＴ駆動回路やドライバ回路は、モジュール化が可能である。

本発明は、ＭＯＳ−ＦＥＴを高速駆動するための発明であるため、ＭＯＳ−ＦＥＴを有した回路や装置などに利用可能である。

本発明のドライバ回路（出力ドライバ部）の構成を示す電子回路図である。 本発明のドライバ回路（出力ドライバ部）の他の構成を示す電子回路図である。 半導体試験装置の構成を示すブロック図である。 半導体試験装置に備えられたドライバ回路の構成を示すブロック図である。 従来のＭＯＳ−ＦＥＴ駆動回路の構成を示す電子回路図である。 従来のＭＯＳ−ＦＥＴ駆動回路の他の構成を示す電子回路図である。

符号の説明

１ 半導体試験装置
２０ ドライバ回路（ＭＯＳ−ＦＥＴ駆動回路）
２１ａ、２１ｂ フォトカプラ
２２ａ、２２ｂ ＤＣ−ＤＣコンバータ
２３ａ、２３ｂ ＭＯＳ−ＦＥＴ
２４ａ、２４ｂ 高電圧出力電源バッファ
２５ａ、２５ｂ ゲートコントロール用バッファ

Claims (7)

1. ＭＯＳ−ＦＥＴを駆動するＭＯＳ−ＦＥＴ駆動回路であって、
   前記ＭＯＳ−ＦＥＴを駆動するためのフォトカプラを備えた
   ことを特徴とするＭＯＳ−ＦＥＴ駆動回路。
2. 前記フォトカプラが、ロジックゲート付フォトカプラからなる
   ことを特徴とする請求項１記載のＭＯＳ−ＦＥＴ駆動回路。
3. 前記ＭＯＳ−ＦＥＴのゲート−ソース間に並列にインピーダンス低下用抵抗を接続した
   ことを特徴とする請求項１又は２記載のＭＯＳ−ＦＥＴ駆動回路。
4. 前記フォトカプラ及び／又は前記ＭＯＳ−ＦＥＴに対して電源を供給するＤＣ−ＤＣコンバータを備えた
   ことを特徴とする請求項１〜３のいずれかに記載のＭＯＳ−ＦＥＴ駆動回路。
5. 前記フォトカプラと前記ＭＯＳ−ＦＥＴとの間に、前記ＭＯＳ−ＦＥＴより入力容量成分の小さいゲートコントロール用バッファを接続した
   ことを特徴とする請求項１〜４のいずれかに記載のＭＯＳ−ＦＥＴ駆動回路。
6. 対象となる電子回路に対しドライバ信号を送って所定の動作をさせるドライバ回路であって、
   一又は二以上のＭＯＳ−ＦＥＴを有して前記ドライバ信号を出力する出力ドライバ部と、
   入力した電圧信号を所定の電圧にシフトして前記出力ドライバへ供給するレベルシフト部とを備え、
   前記出力ドライバ部の有する前記ＭＯＳ−ＦＥＴを駆動する回路が、請求項１〜請求項５のいずれかに記載のＭＯＳ−ＦＥＴ駆動回路からなる
   ことを特徴とするドライバ回路。
7. 試験パターンと期待値パターンとを生成するパターン発生器と、前記試験パターンを波形整形する波形整形器と、この波形整形器で波形整形された試験パターンを被デバイスに与えるドライバ回路と、前記被試験デバイスからの試験結果と前記パターン発生器からの期待値パターンとを比較して、前記被試験デバイスの良否判断を行うパターン比較器と、タイミングパルス信号を前記波形整形器及び／又は前記パターン比較器へ与えてテストタイミングをとるタイミング発生器とを備えた半導体試験装置であって、
   前記ドライバ回路が、請求項６記載のドライバ回路からなる
   ことを特徴とする半導体試験装置。

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