JP2020120572A - ゲートドライバにおける低電力のサイクル・トゥー・サイクルビット転送 - Google Patents

Abstract

【課題】電力損失が僅かなゲートドライバを提供する。【解決手段】インバータ制御ユニット２００において、ゲートドライバ５ａは、第１の電圧ドメイン内で動作するハイサイド領域１０と、第１の電圧ドメインよりも低い第２の電圧ドメイン内で動作するローサイド領域２０と、ハイサイド領域とローサイド領域との間に挿入され、第１の電圧ドメインを第２の電圧ドメインから分離するように構成された終端領域３０と、ハイサイド領域内に配置され、電力トランジスタ３Ｈを駆動するハイサイドドライバ１１と、ローサイド領域内に配置され、電力トランジスタ３Ｌを駆動するローサイドドライバ２１と、終端領域内に配置され、ハイサイド領域とローサイド領域との間で情報ビットを伝送する複数のビット転送ダイオード３１と、を備える。複数のビット転送ダイオードの各々は、ローサイド領域に結合されたアノードと、ハイサイド領域に結合されたカソードと、を含む。【選択図】図２

Description

本開示は全般的には、ゲートドライバにおけるビット転送に関し、より具体的には、高電圧ゲートドライバにおける低電力のサイクル・トゥー・サイクルビット転送、およびこのビット転送を動作させる方法に関する。

モノリシック高電圧（ＨＶ）ゲートドライバの場合、ゲートドライバは、ローサイドトランジスタスイッチを駆動するために使用される低電圧（ＬＶ）ゲートドライバと、ハイサイドトランジスタスイッチを駆動するために使用される高電圧（ＨＶ）ゲートドライバと、を含むことができる。かかる構成の場合、ＬＶゲートドライバとＨＶゲートドライバとの間において非同期のディジタルデータを伝送するのが有用となり得る。レベルシフタトランジスタは、かかる伝送を実施することができるけれども、広いシリコン領域を必要とし、電力を消費する。

したがって、シリコン領域をいっそう僅かにしか必要とせず、電力損失がいっそう僅かな、ＬＶゲートドライバとＨＶゲートドライバとの間においてデータを伝送可能な改善されたシステムが望まれると思われる。

実施形態によれば、以下のようなゲートドライバが提供される。すなわちこのゲートドライバは、第１の電圧ドメイン内で動作するハイサイド領域と、第１の電圧ドメインよりも低い第２の電圧ドメイン内で動作するローサイド領域と、ハイサイド領域とローサイド領域との間に挿入され、第１の電圧ドメインを第２の電圧ドメインから分離するように構成された終端領域と、ハイサイド領域内に配置され、ハイサイド電力トランジスタを駆動するように構成されたハイサイドゲートドライバと、ローサイド領域内に配置され、ローサイド電力トランジスタを駆動するように構成されたローサイドゲートドライバと、終端領域内に配置され、ハイサイド領域とローサイド領域との間で情報ビットを伝送するように構成された複数の終端ダイオードと、を含み、これら複数の終端ダイオードの各々は、ローサイド領域に結合されたアノードと、ハイサイド領域に結合されたカソードと、を含む。

実施形態によればさらに、ゲートドライバのハイサイド領域とローサイド領域との間の終端領域を介して情報ビットを伝送する方法が提供される。この方法は、第１の電圧ドメイン内でハイサイド領域を動作させること、第１の電圧ドメインよりも低い第２の電圧ドメイン内でローサイド領域を動作させること、および終端領域内に配置された複数の終端ダイオードを介して、ハイサイド領域とローサイド領域との間で情報ビットを伝送することを含み、これら複数の終端ダイオードの各々は、ローサイド領域に結合されたアノードと、ハイサイド領域に結合されたカソードと、を含む。
ここで添付の図面を参照しながら実施形態について説明する。

１つまたは複数の実施形態による電力半導体デバイスのモータ制御アクチュエータを図解した概略的なブロック図である。 １つまたは複数の実施形態によるシングルシャント電流センシングを用いる電力インバータを図解した概略図である。 １つまたは複数の実施形態によるインバータ制御ユニットの概略的なブロック図である。 １つまたは複数の実施形態によるハイサイド領域とローサイド領域との間の伝送インタフェース回路を示す概略的なブロック図である。 １つまたは複数の実施形態によるハイサイド領域とローサイド領域との間の伝送インタフェース回路を示す概略的なブロック図である。 １つまたは複数の実施形態によるハイサイド受信機回路を示す概略的なブロック図である。 図４Ａに図解したハイサイド受信機回路に対応する真理値表を示す図である。 Ｂｉｔｘが１である場合の、図４Ａに図解したハイサイド受信機回路を示す概略的なブロック図である。 Ｂｉｔｘが０である場合の、図４Ａに図解したハイサイド受信機回路を示す概略的なブロック図である。 差動入力信号が１に等しいケースでの、１つまたは複数の実施形態によるローサイド受信機回路を示す概略的なブロック図である。 差動入力信号が０に等しいケースでの、１つまたは複数の実施形態によるローサイド受信機回路を示す概略的なブロック図である。 １つまたは複数の実施形態によるハイサイドイベントセンサを示す概略的な回路図である。 １つまたは複数の実施形態によるローサイドイベントセンサを示す概略的な回路図である。 １つまたは複数の実施形態による、差動電圧イベントまたは差動電圧フェーズが発生している期間の時間にわたり電圧Ｖｓをプロットしたグラフを示す図である。

以下では、例示的な実施形態をいっそう綿密に説明するために細部について述べる。ただし当業者に自明のとおり、実施形態をそれらの固有の細部がなくても実施することができる。その他の例において、実施形態を不明確にしないようにする目的で、周知の構造およびデバイスはブロック図の形式で示されており、または詳細図ではなく概略図として示されている。これに加え、特段の記載がない限り、以下で説明する様々な実施形態の特徴を互いに組み合わせることができる。

さらに以下の説明中、同じまたは同様の部材、あるいは同じまたは同様の機能を有する部材には、同じまたは同様の参照符号が付されている。図中、同一の部材または機能的に同じ部材には同じ参照符号が付されているので、同一の参照符号が付された部材については、繰り返して説明しない場合もある。よって、同一または同様の参照符号を有する部材についてなされる説明は、相互に交換可能である。

これに関連して、「頂部」、「低部」、「下方」、「前方」、「後方」、「背面」、「先頭」、「終端」、「下方」、「上方」など、方向を表す用語は、説明中の図面の向きを基準にして用いられている可能性がある。実施形態の各部分を多数の様々な向きでポジショニングできるので、方向を示す用語は例示目的で用いられており、決して限定しているわけではない。ここで理解されたいのは、特許請求の範囲によって定義される範囲から逸脱することなく、他の実施形態を用いてもよく、構造的または論理的な変更を行うことができる、ということである。よって、以下で詳述する説明を、限定という意味合いで捉えるべきではない。

自明のとおり、ある部材が他の部材と「接続されている」または「結合されている」として言及されたならば、その部材は他の部材とじかに接続または結合されている可能性があるし、または介在する部材が存在するかもしれない。これとは対照的に、ある部材が他の部材と「じかに接続されている」または「じかに結合されている」として言及されたならば、介在する部材は存在しない。複数の部材同士の関係を表すために用いられる他の言葉も、同様に解釈されたい（例えば「の間に」と「の間にじかに」、「隣り合って」と「じかに隣り合って」など）。

本明細書で説明する実施形態または図面に示されている実施形態において、任意の直接的な電気的接続または電気的結合を、すなわち付加的な介在部材のない任意の接続または結合を、直接的な接続または結合すなわち１つまたは複数の付加的な介在部材のない接続または結合によって実装してもよいし、あるいは例えばある特定の種類の信号を伝送するための、またはある特定の種類の情報を伝送するための、接続または結合の一般的な目標が実質的に維持される限りは、その逆も可能である。様々な実施形態による特徴を組み合わせて、さらなる実施形態を形成することができる。例えば、複数の実施形態のうちの１つに関して説明する変更または修正を、相反することが記載されていない限り、他の実施形態に適用することもできる。

本明細書では（例えば５％以内の）僅かな製造公差を考慮するために、用語「実質的に」が使われている場合があり、このような公差は、本明細書で説明する実施形態の観点から逸脱することなく、産業において許容可能であると思われる。

センサは、測定すべき物理量を電気信号例えば電流信号または電圧信号に変換する構成部品のことを指すことができる。物理量を例えば、シングルシャント抵抗システム内のシャント抵抗における電流または電圧とすることができる。

信号処理回路および／または信号コンディショニング回路は、１つまたは複数の信号を１つまたは複数の構成部品から受信することができ、そこにおいて信号コンディショニングまたは処理を実施することができる。本明細書で用いられる信号コンディショニングとは、信号がさらなる処理のための次の段階の要求を満たすように、信号を操作することである。信号コンディショニングは、（例えばアナログ／ディジタル変換器を介した）アナログからディジタルへの変換、増幅、フィルタリング、変換、バイアス印加、レンジマッチング、アイソレーション、およびコンディショニング後の処理に適した信号にするために必要とされる他の任意のプロセスを含むことができる。

したがって信号処理回路は、１つまたは複数のセンサ素子からのアナログ信号をディジタル信号に変換するアナログ／ディジタル変換器（ＡＤＣ）を含むことができる。信号処理回路は、ディジタル信号において何らかの処理を実施するディジタル信号プロセッサ（ＤＳＰ）を含むこともできる。

電気エネルギーの変換および電気モータまたは電気機械の駆動など、自動車、民生用途および工業用途における最近のデバイスの多くの機能は、電力半導体デバイスに依拠している。いくつかの例を挙げると、例えば絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）およびダイオードは、以下に限られるものではないが、電源および電力変換器におけるスイッチを含む様々な用途のために用いられてきた。

電力半導体デバイスは通常、デバイスの２つの負荷端子構造間の負荷電流経路に沿って負荷電流を導くように構成された半導体構造を有する。さらに負荷電流経路を、ときにはゲート電極とも呼ばれる制御電極によって制御することができる。例えば、一例としてドライバユニットからの相応の制御信号の受信に応答して、制御電極は電力半導体デバイスを、導通状態と阻止状態とのうちの一方にセットすることができる。制御信号を、制御された値を有する電圧信号または電流信号とすることができる。

電力トランジスタは、負荷電流を駆動するために使用することのできる電力半導体デバイスである。例えばＩＧＢＴは、そのゲート端子をアクティベートおよびディアクティベートすることによって、「オン」または「オフ」に移行させられる。ゲートおよびエミッタを介して正の入力電圧信号を印加すると、デバイスはその「オン」状態を維持することになり、他方、入力ゲート信号をゼロまたは僅かに負にすると、デバイスは「オフ」に移行させられることになる。電力トランジスタをオンおよびオフに切り替えるために、ターンオンプロセスとターンオフプロセスとが存在する。ターンオンプロセス中、デバイスをターンオンするのに十分な電圧までゲートを充電する目的で、ゲートドライバ集積回路（ＩＣ）を使用して、ゲート電流（すなわちオン電流）を、電力半導体のゲートに供給することができる（ソース）。これとは対照的にターンオフプロセス中、デバイスをターンオフするのに十分なようにゲートを放電させる目的で、ゲートドライバＩＣを使用して、電力トランジスタのゲートからゲート電流（すなわちオフ電流）が抜き取られる（シンク）。パルス幅変調（ＰＷＭ）の体系によれば、ゲートドライバＩＣから制御信号として電流パルスを出力させることができる。したがって制御信号を、電力トランジスタを制御するためのＰＷＭサイクル中、オン電流レベルとオフ電流レベルとの間で切り替えることができる。このことによって他方、電力トランジスタをそれぞれターンオンおよびターンオフするために、ゲート電圧が充電および放電される。

特に、電力トランジスタのゲートは容量性負荷であり、ターンオン電流（すなわちゲートソース電流）およびターンオフ電流（すなわちゲートシンク電流）は、切り替えイベントが開始されるときの初期電流として規定される。ターンオフイベント中、（ＰＷＭ周期に比べて短い）いくらかの短い時間が経過した後、ゲート電流が減少し、ゲートが０Ｖに達したときにゼロ値に達する。ターンオンイベント中、（ＰＷＭ周期に比べて短い）いくらかの短い時間が経過した後、ゲート電流が減少し、ゲートが１５Ｖに達したときにゼロ値に達する。本明細書で提供される実施形態によれば、ターンオン電流およびターンオフ電流の電流値を、ＨＶゲートドライバおよびＬＶゲートドライバの両方についてプログラミングすることができる。例えば３ビットのコンフィギュレーション信号を用いて、ターンオン電流およびターンオフ電流の値を選定することができ、それらは３ビットの体系のもとで８つの可能なコンフィギュレーションから選定される。コンフィギュレーション信号に使用されるビット数を変更することによって、これよりも多いまたはこれよりも少ないコンフィギュレーションが可能となる。

トランジスタは、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）および金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）（例えばＳｉＭＯＳＦＥＴまたはＳｉＣＭＯＳＦＥＴ）を含むことができる。以下の実施形態ではＩＧＢＴが一例として用いられるが、自明のとおり、ＭＯＳＦＥＴをＩＧＢＴの代わりに用いることができるし、その逆もあり得る。このコンテキストにおいて、本明細書で説明する実施例のいずれか１つにおいて、ＩＧＢＴの代わりにＭＯＳＦＥＴを用いるならば、ＭＯＳＦＥＴのドレインをＩＧＢＴのコレクタの代わりに用いることができ、ＭＯＳＦＥＴのソースをＩＧＢＴのエミッタの代わりに用いることができ、さらにＭＯＳＦＥＴのドレイン−ソース電圧Ｖ_ＤＳをＩＧＢＴのコレクタ−エミッタ電圧Ｖ_ＣＥの代わりに用いることができる。よって、任意のＩＧＢＴモジュールをＭＯＳＦＥＴモジュールの代わりに用いることができ、その逆も可能である。

本明細書で説明する特定の実施形態は、以下に限られるものではないが、電力変換器または電源において使用可能な電力半導体デバイスに関係する。したがって１つの実施形態によれば、電力半導体デバイスを、負荷に給電すべき負荷電流および／または個々に電源により供給される負荷電流を搬送するように、電力半導体デバイスを構成することができる。例えば半導体デバイスは、モノリシックに集積されたダイオードセルおよび／またはモノリシックに集積されたトランジスタセルなど、１つまたは複数の電力半導体セルを有することができる。かかるダイオードセルおよび／またはかかるトランジスタセルを、電力半導体モジュールに組み込むことができる。

パワーエレクトロニクス分野においては一般に、ハーフブリッジを形成するよう適切に接続された複数のトランジスタを含む電力半導体デバイスが使用される。例えば、電動モータまたはスイッチングモード電源を駆動するために、ハーフブリッジを使用することができる。

例えば多相インバータは、多相負荷（例えば三相モータ）に給電することによって多相電力を供給するように構成されている。例えば三相電力は、互いに１２０°の電気角だけ位相がずらされた３つの対称の正弦波を必要とする。対称な三相電源システムの場合、３つの導体各々が、同じ周波数および共通の基準に対し相対的に同じ電圧振幅であるが周期の３分の１の位相差を伴う交流（ＡＣ）を搬送する。この位相差ゆえに、いずれの導体における電圧も、他の導体のうち１つの導体よりも３分の１周期後かつ残りの導体よりも３分の１周期前でそのピークに達する。この位相遅延によって、平衡線形負荷に対し一定の電力の搬送がもたらされる。これによって、電動モータに回転磁界を供給することもできる。

平衡線形負荷への給電を行う三相システムの場合、三相導体の瞬時電流の和はゼロである。換言すれば、各導体における電流の大きさは、他の２つの導体における、ただし極性が逆の電流の和に等しい。いずれかの相導体における電流の戻り経路は、他の２つの相導体である。瞬時電流により結果として電流空間ベクトルが得られる。

三相インバータは、３つのインバータレッグすなわち三相各々に１つのレッグを含み、各インバータレッグは、互いに並列に直流（ＤＣ）電圧源に接続されている。各インバータレッグは１つのトランジスタペアを含み、例えばこれはＤＣ／ＡＣ変換用のハーフブリッジコンフィギュレーション内に配置されている。換言すれば、各インバータレッグは、直列接続された２つの相補的なトランジスタ（すなわちハイサイドトランジスタおよびローサイドトランジスタ）を含み、これらは１つの相負荷を駆動するために互いに相補的にオンおよびオフに切り替わる。ただし多相インバータは三相インバータに限られるものではなく、相ごとに１つのインバータレッグを伴って、二相または三相よりも多くの相を含むことができる。

図１Ａは、１つまたは複数の実施形態による電力半導体デバイスのモータ制御アクチュエータ１００を図解した概略的なブロック図である。詳しくは、モータ制御アクチュエータ１００は、電力インバータ１およびインバータ制御ユニット２を含む。インバータ制御ユニット２はモータ制御ユニットとして振る舞い、したがってモータコントローラまたはモータ制御ＩＣと称することもできる。モータ制御ユニットをモノリシックＩＣとすることができ、または２つまたはそれよりも多くのＩＣにおいてマイクロコントローラとゲートドライバとに分割することもできる。

モータ制御アクチュエータ１００はさらに、三相Ｕ、ＶおよびＷを含む三相モータＭに結合されている。電力インバータ１は三相電流発生器であり、これはモータＭを駆動するために三相電流を給電することによって三相電力を供給するように構成されている。さらに自明のとおり、電力インバータ１およびインバータ制御ユニット２を同じ回路基板上に、または別個の回路基板上に、配置することができる。

大きさおよび位相の両方に偏差があると、モータＭにおいてパワーおよびトルクの損失を引き起こす可能性がある。したがってモータ制御アクチュエータ１００を、モータＭに給電される電流の大きさおよび位相をリアルタイムに監視および制御し、フィードバック制御ループに基づき適切な電流バランスが維持されるのを保証するように、構成することができる。開ループのモータ制御ユニットも存在し、それを実装してもよい。

電力インバータ１は、相補的なペアとして配置された６つのトランジスタモジュール３ｕ^＋、３ｕ⁻、３ｖ^＋、３ｖ⁻、３ｗ^＋および３ｗ⁻（ひとまとめにしてトランジスタモジュール３と称する）から成るスイッチングアレイを含む。相補的なペア各々は、三相モータＭに位相電流を給電する１つのインバータレッグを構成している。したがって各インバータレッグは、上方の（ハイサイド）トランジスタモジュール３および下方の（ローサイド）トランジスタモジュール３を含む。各トランジスタモジュールは１つのトランジスタを含むことができ、１つのダイオード（図示せず）を含むこともできる。したがって各インバータレッグは、１つの上方のトランジスタおよび１つの下方のトランジスタを含む。負荷電流経路Ｕ、ＶおよびＷは、相補的なトランジスタの間に配置された各インバータレッグの出力側（すなわち各ハーフブリッジの出力側）から延びており、モータＭなどの負荷に結合されるように構成されている。電力インバータ１は、ＤＣ電源４（例えばバッテリまたはダイオードブリッジ整流器）およびインバータ制御ユニット２に結合されている。

この実施例によれば、インバータ制御ユニット２は、スイッチングアレイを制御するためにモータ制御回路およびゲートドライバ回路を含む。一部の実施例によれば、インバータ制御ユニット２をモノリシックとすることができ、その場合にモータ制御回路およびゲートドライバ回路は、単一のダイに集積されている。他の実施例によれば、モータ制御回路およびゲートドライバ回路を、別個のＩＣとして分割することができる。「モノリシック」ゲートドライバは、単一のシリコンチップ上のゲートドライバであり、さらに特定のＨＶ技術によって形成することができる。さらにゲートドライバＩＣを、電力インバータ１に集積してもよい。

モータコントローラＩＣは、モータ制御アクチュエータ１００のモータ制御機能をリアルタイムで実施する。モータ制御機能は、永久磁石モータまたは誘導モータを制御することを含み、ロータポジションセンシングを必要としないセンサレス制御として、ホールセンサおよび／またはエンコーダデバイスを用いたセンサベースの制御として、あるいは（例えば比較的低い回転速度で用いられる）センサベースの制御と（例えば比較的高い回転速度で用いられる）センサレス制御との組み合わせとして、構成することができる。

例えばインバータ制御ユニット２は、コントローラおよびドライバユニット５を含み、ドライバユニット５は、モータコントローラＩＣとしてマイクロコントローラユニット（ＭＣＵ）、および各トランジスタモジュール３のトランジスタを制御するためのドライバ信号を生成するゲートドライバＩＣを含む。したがって負荷電流経路Ｕ、ＶおよびＷを、トランジスタ３の制御電極（すなわちゲート電極）を制御することで、コントローラおよびドライバユニット５によって制御することができる。例えば、マイクロコンローラから制御信号を受信すると、ゲートドライバＩＣは対応するトランジスタを、導通状態（すなわちオン状態）または阻止状態（すなわちオフ状態）のうちの一方にセットすることができる。

ゲートドライバＩＣが、電力トランジスタ制御信号を含む命令をマイクロコントローラから受信し、受信した命令および制御信号に従い、個々のトランジスタ３をターンオンまたはターンオフするように、ゲートドライバＩＣを構成することができる。例えば、個々のトランジスタ３のターンオンプロセス中、ゲートを充電する目的で、ゲートドライバＩＣを使用して、個々のトランジスタ３のゲートにゲート電流を供給することができる（ソース）。これとは対照的にターンオフプロセス中、ゲートを放電させる目的で、ゲートドライバＩＣを使用して、トランジスタ３のゲートからゲート電流を抜き取ることができる（シンク）。

インバータ制御ユニット２またはコントローラおよびドライバユニット５自体は、ＰＷＭコントローラ、ＡＤＣ、ＤＳＰ、および／またはクロック源（すなわちタイマまたはカウンタ）を含むことができ、これらは各トランジスタの状態、ひいては個々の負荷電流経路Ｕ、ＶおよびＷにおいて供給される各相電流、を制御するためにＰＷＭ体系の実装において使用される。

詳しくは、コントローラおよびドライバユニット５のマイクロコントローラは、磁界方向制御（ＦＯＣ）アルゴリズムなどのモータ制御アルゴリズムを使用して、多相モータなどの多相負荷に出力される各相電流について、リアルタイムで電流制御を提供することができる。ＦＯＣ制御に加えて速度制御ループを追加することによって、モータ速度をさらに制御することができる。したがってＦＯＣを内側の制御ループとみなすことができ、速度制御ループを外側の制御ループとみなすことができる。一部のケースにおいてモータポジションを、速度制御ループの外側の第３の制御ループ（例えばポジション制御ループ）を用いて制御することができる。

正確なロータポジションをリアルタイムで求めることができるように、例えばＦＯＣ中にモータ相電流を測定するのが望ましい。モータ相電流の特定を実装するために、ＭＣＵ５は、シングルシャント電流センシングを使用するアルゴリズム（例えば空間ベクトル変調（ＳＶＭ）、空間ベクトルパルス幅変調（ＳＶＰＷＭ）とも称する）を採用することができる。

さらに、同じインバータレッグにおける両方のスイッチがいかなる時点でもターンオンされないように、電力インバータ１のスイッチ３（すなわちトランジスタ）が制御され、さもないとＤＣ電源が短絡してしまう。モータ制御アルゴリズムに従い、１つのインバータレッグ内の複数のスイッチ３を相補的に動作させることによって、この要求を満たすことができる。

図１Ｂは、１つまたは複数の実施形態によるシングルシャント電流センシングを用いる電力インバータ１を図解した概略図である。詳しくは、電力インバータ１は、電力インバータ１の負のＤＣリンクに配置されたシャント抵抗Ｒｓを含む。トランジスタ３ｕ^＋、３ｕ⁻、３ｖ^＋、３ｖ⁻、３ｗ^＋および３ｗ⁻は、スイッチとして表されており、モータＭは、その相各々のための巻線と共に示されている。図１ＡにおけるＭＣＵ５は、シャント抵抗Ｒｓから取り出された電流のサンプルを受け取ることができ、次いでアルゴリズム（すなわちソフトウェア）を用いて、三相電流をリアルタイムに再構築することができる。

例えば、ＳＶＰＷＭは、３つのモータ相電流のセンシングを必要とするベクトル制御ベースのアルゴリズムである。シングルシャント抵抗Ｒｓを用いることによって、ＤＣリンク電流パルスが、正確にタイミングのとられたインターバルでサンプリングされる。シャント抵抗Ｒｓにおける電圧降下を、インバータ制御ユニット２内部の演算増幅器によって増幅することができ、例えば１．６５Ｖだけ上方にシフトさせることができる。結果として得られた電圧を、インバータ制御ユニット２内部のＡＤＣによって変換することができる。スイッチの目下の組み合わせに基づき、ＳＶＰＷＭアルゴリズムを用いてモータＭの三相電流が再構築される。ＡＤＣは、ＰＷＭサイクルのアクティブなベクトル中、ＤＣリンク電流を測定することができる。各セクタにおいて、２つの相電流測定値を得ることができる。３つの巻線電流の和はゼロになるので、３つめの相電流値を計算することができる。

ＳＶＰＷＭ自体は、ＰＷＭをリアルタイムで制御するためのアルゴリズムである。これはＡＣ波形の生成に用いられ、複数のスイッチングトランジスタを用いてＤＣ源により、三相ＡＣにより給電されるモータを可変の速度で駆動するために用いることができる。本明細書における実施例を三相モータのコンテキストで説明するが、実施例がこれに限られるものではなく、任意の負荷体系に適用することができる。

これに加え、自明のとおり、シングルシャント抵抗以外の他の実装形態を電流センシングのために用いることができ、また、他のモータ制御アルゴリズムを用いて負荷を制御することができ、本明細書で説明する実施形態はそれらに限られるものではない。

図２は、１つまたは複数の実施形態によるインバータ制御ユニット２００の概略的なブロック図である。インバータ制御ユニット２００は、１つまたは複数のインバータレッグに設けられた電力トランジスタの導通状態を制御するように構成されており、ここでは例示的にインバータレッグ１ａが示されている。インバータレッグ１ａの電力トランジスタは、ハイサイドトランジスタ３Ｈおよびローサイドトランジスタ３Ｌを含み、これらは相補的なトランジスタのペアに対応する。したがってハイサイドトランジスタ３Ｈおよびローサイドトランジスタ３Ｌは、図１Ａおよび図１Ｂに示した相補的なトランジスタのペアのうちの１つを表すものとすることができる。

インバータ制御ユニット２００は、ゲートドライバ５ａおよびマイクロコントローラ５ｂを含み、この場合、マイクロコントローラ５ｂはゲートドライバ５ａに電気的に結合され、両者間で情報および制御信号を伝送し、ゲートドライバ５ａはインバータレッグ１ａに電気的に結合され、両者間で情報および制御信号を伝送する。

特に、ゲートドライバ５ａはモノリシックゲートドライバであり、これは３つの領域すなわち、ＨＶゲートドライバ１１を含むハイサイド領域１０、ＬＶゲートドライバ２１を含むローサイド領域２０およびビット転送ダイオード３１を含む終端領域３０を含む。３つの領域１０、２０および３０は、単一の集積回路にモノリシックに構築されている。ゲートドライバ５ａを製造するために用いられる技術は、単一のシリコンダイに３つの領域すべてを構築することができ、単一のＩＣゲートドライバを構築することができる。換言すれば、ゲートドライバ５ａは、ハイサイド１０およびローサイド２０の双方を含む単一のチップである。ハイサイド１０とローサイド２０との間に終端領域３０があり、この領域の主要な目的は、領域１０と２０とを電気的に分離することである。この特有の技術（および他の高電圧技術における）終端領域３０は、ブートストラップキャパシタ７を充電するために通常はブートストラップダイオード９として用いられる大きいダイオードを含む。

インバータ制御ユニット２００はさらに、ハイサイド電源電圧Ｖｂ（すなわちハイサイド領域１０の電源）、ハイサイドアース電圧Ｖｓ（すなわちハイサイド領域１０のアース）、ローサイド電源電圧Ｖｃｃ（すなわちローサイド領域２０の電源）、ローサイドアース電圧Ｖｓｓ（すなわちローサイド領域２０のアース）、ブートストラップキャパシタ７および終端領域３０に配置されたブートストラップダイオード９を含む。典型的には、ＶｂはＶｓ＋Ｖｃｃに等しく、Ｖｃｃはこの実施例では１５Ｖである（すなわちＶｂ−Ｖｓ＝１５Ｖ）。つまり通常動作中、ブートストラップキャパシタ７がハイサイドに給電することから、ＶｂはＶｓよりも１５Ｖ高い。ＤＣ＋は正の電源レールであり、これは典型的には２００〜１２００Ｖの範囲にあり、ただしこれに限られるものではない。これに加え、ローサイドスイッチ３Ｌがオン（かつ３Ｈがオフ）のとき、ＶｓはＤＣ−と等しい（例えばＶｓｓまたは０Ｖ）。ＤＣ−は負の電源レールであり、図示されているようにＶｓｓに短絡させることができるけれども、必ずしもそのようにしなくてもよい。このケースではＶｂは１５Ｖ付近にあり、ブートストラップキャパシタ７はブートストラップダイオード９を介してＶｃｃにより充電されている。そうではなく、ハイサイドスイッチ３Ｈがオン（かつ３Ｌがオフ）のとき、ＶｓはＤＣ＋に等しく、このケースではＶｂはＤＣ＋よりも１５Ｖだけ高く、ブートストラップキャパシタ７はゆっくりと放電していき、ブートストラップダイオード９はオフになる。

上述の電圧は、ハイサイド領域１０がローサイド領域２０よりも高い電圧または電力ドメインで動作させられるようにセットされる。例えばローサイドの（外部の）電源電圧Ｖｃｃを１５Ｖにセットすることができ、ハイサイドの電源電圧Ｖｂを、ＤＣ＋が１２００Ｖであるならば、１２１５Ｖの最大電圧で動作させることができる。これに加え、電圧Ｖｄｄは、公称（ドレイン）電源電圧のことを指し、これは内部で生成され調整された電圧である（例えば５．５Ｖ）。電圧Ｖｄｄは、すべてのロジックゲートのための基準電圧として用いられる。

ハイサイド領域１０は、電力トランジスタ３Ｈを駆動するように構成されたＨＶゲートドライバ１１を含む。これに加え、ハイサイド領域１０は、ローサイド領域２０からアップリンク伝送方向で情報ビットを受信するように構成されたハイサイド受信機１２、ローサイド領域２０へダウンリンク伝送方向で情報ビットを伝送するように構成されたハイサイド送信機１３、マイクロコントローラ５ｂから（例えばパルス発生器２７およびｎＭＯＳレベルシフタ２８を介して）制御信号を受け取り、この制御信号をＨＶゲートドライバ１１に伝送するように構成されたハイサイドロジック１４、ハイサイド領域１０における異常なイベント（例えば短絡イベント、過電流イベント、ハイサイド電源（Ｖｂ−Ｖｓ）過電圧イベント、およびハイサイド電源（Ｖｂ−Ｖｓ）過小電圧イベント）をセンシングし、それに応答してエラーフラグを生成するように構成された診断ロジックブロック１５、ならびに出力バッファ１６を含む。出力バッファ１６は、ＨＶゲートドライバ１１の出力を増幅し、増幅された信号を制御信号として電力トランジスタ３Ｈに供給する役割を果たすことができる。

制御信号を変換（すなわちレベルシフト）し、したがって低い電圧／電力ドメインから高い電圧／電力ドメインへ制御情報を転送するために、ｎＭＯＳレベルシフタ２８が用いられる。２つの電圧ドメイン間で情報ビットを伝送するために、終端ダイオード３１が用いられる。レベルシフタは「リアルタイム」送信機である（すなわちＰＷＭ周期と比較して僅かな遅延）。他方、終端ダイオードの遅延はそれよりも大きいが、電力をそれよりも僅かにしか消費せず、所要面積も小さい。

ローサイド領域２０は、電力トランジスタ３Ｌを駆動するように構成されたＬＶゲートドライバ２１を含む。これに加え、ローサイド領域２０は、アップリンク伝送方向でハイサイド領域１０に情報ビットを伝送するように構成されたローサイド送信機２２、ダウンリンク伝送方向でハイサイド領域１０から情報ビットを受信するように構成されたローサイド受信機２３、マイクロコントローラ５ｂから制御信号を受信し、この制御信号をＬＶゲートドライバ２１へ伝送するように構成されたローサイドロジック２４、制御信号を電力トランジスタ３Ｌに出力するように構成された出力バッファ２６、パルス発生器２７ならびにｎＭＯＳレベルシフタ２８を含む。

マイクロコントローラ５ｂは、ローサイド領域２０と同じ電圧ドメイン（すなわち電力ドメイン）にあることから、ゲートドライバ５ａのローサイド領域２０に電気的に結合されている。マイクロコントローラ５ｂは、トランジスタ３Ｌおよび３Ｈを制御するための制御信号を生成し、この制御信号をローサイド領域２０でゲートドライバ５ａに伝送するように構成されている。例えばゲートドライバ５ａは、マイクロコントローラ５ｂから命令を受信し、電圧Ｖｓと接続されたモータフェーズ（すなわちインバータレッグ）を、ＰＷＭ制御信号を用いて駆動するように構成されている。これらのＰＷＭ制御信号は、ローサイド領域２０においてゲートドライバ５ａによって受信され、適切なロジック（例えばローサイドロジック２４、またはパルス発生器２７、ｎＭＯＳレベルシフタ２８およびハイサイドロジック１４の組み合わせ）を通って、対応するＨＶゲートドライバ１１およびＬＶゲートドライバ２１まで送られる。制御信号がＨＶゲートドライバ１１に到達するように、制御信号はローサイド領域２０から終端領域３０を介して伝送される。ＨＶゲートドライバ１１およびＬＶゲートドライバ２１は、制御信号を受信し、この制御信号を対応する電力トランジスタ３Ｌおよび３Ｈへゲートドライバ５ａの出力端子を介して出力するように構成されている。

マイクロコントローラ５ｂはさらに、ローサイド領域２０を介してハイサイド領域１０に情報ビットを伝送し、かつローサイド領域２０を介してハイサイド領域１０から情報ビットを受信するように構成されている。ゲートドライバ５ａのハイサイド領域１０への伝送によって、マイクロコントローラ５ｂは、電流パルス（制御信号）の出力電流および他の同期整流のプログラミングなど、ＨＶゲートドライバ１１の１つまたは複数のパラメータをプログラミングすることができ、これによってＨＶゲートドライバ１１がフレキシブルになり、種々の用途の環境に適したものとなる。この場合、ＰＷＭ電流パルスの出力電流のハイレベルおよびローレベルを、マイクロコントローラ５ｂから受信された情報に従って構成することができる。

マイクロコントローラ５ｂは、電流パルス（制御信号）の出力電流および他の同期整流のプログラミングなど、ＬＶゲートドライバ２１の１つまたは複数のパラメータをプログラミングするようにも構成されている。マイクロコントローラ５ｂおよびＬＶゲートドライバ２１は、同じ電圧ドメインに配置されているので、コンフィギュレーション情報ビットを、ローサイドロジック２４を介してＬＶゲートドライバ２１に送信することができる。

これに加えて、ハイサイド領域１０における診断ブロック１５を、異常なイベントが発生したときにそれをセンシングしてフラグを立てるように構成することができる。例えば診断ブロック１５を、短絡イベントを表すインバータレッグ１ａにおける過電流を検出し、かかる検出に応答してエラーフラグを生成するように、構成することができる。ローサイド領域２０への伝送によって、診断ブロック１５は、エラーフラグを含む診断情報をマイクロコントローラ５ｂに転送することができる。次いでマイクロコントローラ５ｂは、受信した診断情報を分析し、対抗措置を講じ、安全動作状態を迅速に復旧することができる。例えばマイクロコントローラ５ｂは、受信した診断情報に基づきＨＶゲートドライバおよびＬＶゲートドライバに送信される制御信号を調節することができる。

ハイサイド領域１０およびローサイド領域２０は、終端領域３０に配置されたビット転送ダイオード３１（すなわち終端ダイオード３１）を介して、２つの領域間で情報ビットを転送することができる。ローサイド領域２０は、マイクロコントローラ５ｂも設けられている低電圧ドメインに配置されているのに対し、ハイサイド領域１０は高電圧ドメインに配置されている。このためゲートドライバ５ａは、２つの異なる電圧ドメインを含む。終端領域３０は、高電圧ドメインを低電圧ドメインから分離し、分離終端領域と称してもよい。かくして終端領域３０によって高電圧分離バリアが提供され、このバリアにおいて、２つの電圧ドメインを分離する一方で両者間の通信を可能にするために、ビット転送ダイオード３１が用いられる。

この実施例によれば、ハイサイド領域１０とローサイド領域２０との間で情報ビットを送信するために、マルチビット通信プロトコルが用いられる。つまり、ダウンリンク方向（ハイサイドからローサイド）に複数の通信ラインが設けられており、各通信ラインは１つの終端ダイオード３１を有し、さらにアップリンク方向（ローサイドからハイサイド）に複数の通信ラインが設けられており、各通信ラインは１つの終端ダイオード３１を有する。ハイサイド領域１０とローサイド領域２０との間で情報ビットを伝送するために終端ダイオード３１が用いられるので、これを伝送ダイオードと称してもよい。各終端ダイオード３１は、ＬＶサイド領域２０に（例えばローサイド送信機またはローサイド受信機のいずれかに）結合されたアノードと、ＨＶサイド領域１０に（例えばハイサイド送信機またはハイサイド受信機のいずれかに）結合されたカソードと、を有する。一部の終端ダイオード３１を、ハイサイド領域１０からローサイド領域２０に情報ビットを伝送するように構成することができ、他の終端ダイオード３１を、ローサイド領域２０からハイサイド領域１０に情報ビットを伝送するように構成することができる。自明のとおり、伝送されるビットの個数を、各方向で１つまたは複数のビットが伝送されるように、完全にコンフィギュレーション可能である。

図３Ａおよび図３Ｂは、１つまたは複数の実施形態によるハイサイド領域とローサイド領域との間の伝送インタフェース回路を示す概略的なブロック図である。詳しくは、図３Ａには、ローサイド送信機２２からハイサイド受信機１２への終端ダイオード３１を介したアップリンク伝送が図解されており、図３Ｂには、ハイサイド送信機１３からローサイド受信機２３への終端ダイオード３１を介したダウンリンク伝送が図解されている。受信機ノードは本明細書では、受信機側の受信経路への入力ノード（すなわち終端ダイオードのカソードに結合されたハイサイド受信機のノード、および終端ダイオードのアノードに結合されたローサイド受信機のノード）として定義される。受信機ノードは、図全体を通してＮ１およびＮ２として識別される。

リアルタイム伝送が不要であるならば（例えば１つのＰＷＭサイクル中に１回、数ビットの伝送で十分であるならば）、ハイサイド領域１０へ、およびハイサイド領域１０から、情報ビットを伝送するための可能な解決手段は、分離終端領域３０を横断するように設けられた終端ダイオード３１を使用することである。終端ダイオード３１は、ブートストラップダイオード９と比べると幅が狭い。例えばブートストラップダイオード９は典型的には、ブートストラップキャパシタを迅速に充電する目的で、低い抵抗を有する。したがってブートストラップダイオード９は、できる限り低い抵抗を達成するために、終端領域３０とほぼ同じ幅（ミリメータ範囲）である。伝送ダイオード３１はそうではなく、ブートストラップダイオード９のために終端領域の大部分を残すために、できる限り狭い面積しか占有しないのが望ましい。したがって終端ダイオード３１を、（例えば１２μｍまたはそれよりも狭い幅を有する）利用できる限り小型の技術を用いて形成することができる。この理由から、終端ダイオード３１を最小幅ダイオードと称してもよい。このため終端ダイオード３１は、ゲートドライバが実装される技術の最小技術ノードによって規定された最小幅を有することができ、フローティングＨＶウェルがローのときに（すなわち下方の電力スイッチ３Ｌがオンのときに）、情報ビットを伝送するように構成されている。１つの実施例によれば、終端ダイオード３１は、１２μｍまたはそれよりも狭い幅の最小幅を有することができる。

フローティングＨＶウェルがローのとき（すなわちローサイド電力スイッチ３Ｌがオンのとき）、ＶｓはＶｓｓに等しく、または実質的に等しく（すなわちＶｓ≒Ｖｓｓ）、ＶｃｃはＶｂに等しく、または実質的に等しく（Ｖｃｃ≒Ｖｂ）、伝送インタフェース回路を通して差動伝送が可能である。この状況においてＰＷＭサイクル中、ローサイド電力スイッチ３Ｌがオンであるときに、電圧ドメインが整合されている、と言うことができる。電圧ドメインが整合されているときには、２つの最小幅終端ダイオード３１を順方向バイアスすることができ、接合部を越えてビットを伝播させることができる。アップリンク伝送またはダウンリンク伝送は、電圧ドメインが整合されているときだけしか起こり得ず、ハイサイド電力スイッチがオンのときにはいかなる伝送も妨げられる。なぜならばこのケースでは、終端ダイオード３１が逆方向バイアスされるからである。

電圧Ｖｓは、マイクロコントローラ５ｂによって課されるパルス幅変調と同期して変化する。例えば電力トランジスタ３Ｈがターンオンされ、電力トランジスタ３Ｌがターンオフされると、ＶｓはＤＣ＋と等しくなり、または実質的に等しくなり、これは典型的には２００〜１２００Ｖの範囲にあるが、これに限られるものではない。通常動作中、ＶｂはＶｓよりも１５Ｖだけ高い。これに加え、電力トランジスタ３Ｌがターンオンされ、電力トランジスタ３Ｈがターンオフされると、ＶｓはＤＣ−（例えばＶｓｓまたは０Ｖ）と等しくなり、または実質的に等しくなる。かくしてＶｓは、ＰＷＭ命令に従ってＤＣ＋とＤＣ−との間で交番する。マイクロコントローラ５ｂによって課されるＰＷＭは、各電力トランジスタ３Ｈおよび３Ｌに対しターンオン／オフのサイクルを指示する。その結果、電圧ドメインが整合されているとき（すなわち電力トランジスタ３ＬがオンでありＶ≒Ｖｓｓのとき）、ＰＷＭは電圧Ｖｓのデューティサイクルも指示する。インバータレッグ１ａのＶｓノードと接続された誘導負荷は、ＰＷＭ電圧で駆動される。

終端ダイオード３１の動作の領域は、２つの電圧すなわち送信機出力レベルとＶｓのレベルとに依存する。送信機出力レベルは、転送することが意図された入力ビットによって制御される一方、Ｖｓのレベルは、電力スイッチ３Ｈに作用するハイサイドドライバ１１によって制御され、電力スイッチ３Ｈ自体は、（パルス発生器２７およびｎＭＯＳレベルシフタ２８を用いることで）ＶｓにＰＷＭを課すマイクロコントローラ５ｂによって制御される。

あとで説明するように、真の伝送を偽の伝送から弁別するためにエラー補正伝送プロトコルが導入され、この場合、偽の伝送は、ｄＶ／ｄｔ（ダイオードとキャパシタの結合）中および負のＶｓ（−ＶｓまたはＮｅｇＶｓ）イベント中、終端ダイオード３１にわたって発生する。負のＶｓイベントが発生するのは、ハイサイド電位Ｖｓがアースを大きく下回ったときである。したがってｄＶ／ｄｔおよびＮｅｇＶｓセンシング回路も含まれている。

図４Ａは、１つまたは複数の実施形態によるハイサイド受信機回路を示す概略的なブロック図である。図４Ｂは、図４Ａに図解したハイサイド受信機回路に対応する真理値表を示す図である。詳しくは、ハイサイド受信機回路は、図２に示したハイサイド受信機１２において実装されており、ローサイド送信機２２から終端ダイオード３１を介して、入力信号Ｂｉｔｘ（すなわち情報ビット）に対応する差動信号ペアを有する差動伝送を受信する。

ハイサイド受信機回路は、シュミットトリガ４１ａ、シュミットトリガ４１ｂ、プルダウン抵抗Ｒａ−ｄｏｗｎ、プルダウン抵抗Ｒｂ−ｄｏｗｎ、イベントセンサ４２（すなわちｄＶ／ｄｔイベントおよびＮｅｇＶｓイベントのセンサ）、ＸＯＲゲート４３、３ポートＡＮＤゲート４４、３ポートＡＮＤゲート４５、０→１遅延ゲート４６、０→１遅延ゲート４７、およびセット／リセット（ＳＲ）フリップフロップ４８を含む。

ローサイドにおいて、終端領域３０を通して各情報ビットを伝送するために差動シグナリングが用いられる。詳しくは、ローサイド送信機２２のローサイド送信機回路は、入力信号の相補ビットＢｉｔｘおよびＢｉｔｘ！として差動信号ペアを出力するように構成された２つのバッファ２２ａおよび２２ｂを含む。バッファ２２ｂを、ビットＢｉｔｘを相補ビットＢｉｔｘ！に反転する反転器とすることができる。別の言い方をすれば、ローサイド送信機回路は、マイクロコントローラ５ｂから、または（ゲートドライバ５ａの内部または外部の）メモリから、入力信号Ｂｉｔｘを受信し、この信号を２つの相補信号に変換するように構成されている。相補信号は、伝送ビットを送信するために使用される差動信号ペアである。両方のバッファ２２ａおよび２２ｂを、増幅器として用いることもできる。

ハイサイド受信機回路１２のトポロジーおよびロジックは、真の伝送を偽の伝送から弁別する目的で設計されている。高電圧ドメインと低電圧ドメインとの間で電圧Ｖｓがいきなり切り替わる動作によってゲートドライバは、信頼性のあるビット転送を動作させるには過酷な環境になる。寄生電流および電圧降下に起因して、データが改竄される可能性がある。ハイサイド電圧ドメインがローサイド電圧ドメインに整合されている限りは（すなわち下方の電力スイッチ３Ｌがオンであるときには）、ならびに伝送に及ぼす擾乱が存在しない限りは、伝送されたビットをＳＲフリップフロップに書き込むことができる。

各ＰＷＭサイクル中、ＶｓはＰＷＭ周期の一部分についてハイであり、ＰＷＭ周期の残りの部分についてローに切り替わる。Ｖｓ＝ＤＣ−（例えばＶｓ＝Ｖｓｓ）の場合のみ、伝送が起こり得るので、終端ダイオードを介して情報をうまく伝送するためには、Ｖｓがロー（Ｖｓ＝Ｖｓｓ）である時間は、「０→１遅延」（例えば素子４６および４７参照）に何らかの他の伝播遅延（例えばダイオードターンオン遅延、寄生抵抗および寄生容量に起因する受信機入力ノードＮ１、Ｎ２における遅延、ならびにシュミットトリガおよびロジックゲートの伝播遅延）を加えた時間よりも長いのが望ましい。素子４６および４７によってもたらされる「０→１遅延」は、あとで述べる３入力ＡＮＤゲートの出力側に現れるかもしれない場合によっては起こり得るスプリアスグリッチを除去するために導入される。伝送と同時にＮｅｇＶｓイベントをフィルタリングして除去し、ローフェーズのごく最初の部分でリンギングできるようにするために、「０→１遅延」時間を、この遅延時間に伝播遅延を加えた時間が上述の要求を満たすように、選定することができる。ただし、ＰＷＭサイクルのたびに伝送することと、偽の伝送を拒否することの間には、トレードオフがある。

入力信号Ｂｉｔｘは、ハイサイド受信機１２の出力バッファに書き込まれるべき情報を表す。ローサイド送信機２２は、２つの相補的な（すなわち差動の）ビットＢｉｔｘおよびＢｉｔｘ！を、差動伝送として伝送する。これら２つのビットは互いに相補的な値でなければならず、真の伝送を偽の伝送から弁別するのを支援するために用いられる。例えば、２つのビットが同一であるならば、受信機回路１２は、伝送が偽の伝送であると判定することができ、自身の出力バッファを更新しない。このため、単一の情報ビットを伝送するために２つの終端ダイオード３１ａおよび３１ｂが用いられ（すなわち各情報ビットのために２つの終端ダイオード３１が用いられ）、負のｄＶ／ｄｔイベントおよび／またはＮｅｇＶｓイベントを検出するために、イベントセンサ４２によって別の終端ダイオード３１ｓが用いられる。

図４Ａに示されている受信機回路１２は、単一の経路ＡおよびＢを有する差動受信機分枝を用いて、信号伝送ビット（例えばＢｉｔｘ）を伝送するための構成を示す。この装置によれば、３つの情報ビット（例えばＢｉｔｘ、ＢｉｔｙおよびＢｉｔｚ）がローサイドにより伝送されるとしたならば、各々が自身のＳＲフリップフロップを備える付加的な差動受信機分枝が追加されることになる。各差動受信機分枝は、同様の手法でイベントセンサ４２の出力を共有することができ、したがってそれに結合可能である。この場合、イベントセンサ信号経路Ｓを、各差動受信機分枝の各ＡＮＤゲートに結合することができる。したがって３つのビット伝送のために、情報ビットを伝送するための３つのペアとイベントセンサ４２のための１つとを含む、７つの終端ダイオード３１が用いられることになる。

上述のように、２つのビットＢｉｔｘおよびＢｉｔｘ！は、有効な伝送のために互いに相補的な値でなければならない。受信機回路１２は、差動ディジタル電圧信号を読み出し、Ｂｉｔｈｏｘとして１つのビットをハイサイド出力バッファに格納する。これに加え、ＳＲフリップフロップ４８への書き込みが許可されるとき、イベントセンサ４２の出力はハイ（すなわちＳ＝１）である。つまり、負のｄＶ／ｄｔまたはＮｅｇＶｓイベントが存在しなければ、書き込みが許可される。イベントセンサ４２の出力をイベント信号Ｓと称することができ、この信号は、書き込みがイネーブルの期間である書き込み（有効）イベントが存在しているのか否か、または書き込みがディスエーブルの期間である無効イベントが存在しているのか否か、を表す。負のｄＶ／ｄｔイベントおよびＮｅｇＶｓイベントは、無効イベントと呼ばれる。

図４Ｂに示されている真理値表は、受信機回路の様々な段階における変数ごとに１つの列を規定しており、この場合、Ｂｉｔｈｏｘにおける有効ビットは０または１として表されており、無効ビットは「*」として表されている。無効ビットを、電圧ドメインが整合されていないこと（例えばハイサイドスイッチ３Ｈがオンであるとき）の結果であるか、またはイベントセンサ４２により検出されたエラーに起因する結果のいずれか、とすることができる。無効ビットが発生すると、ＳＲフリップフロップ４８は書き込まれず、出力バッファは更新またはリフレッシュされない。

シュミットトリガにおいて上限値を超えた入力電圧によって、シュミットトリガはその出力を論理値１に変化させるのに対し、下限値を下回る入力電圧によって、シュミットトリガはその出力を論理値０に変化させる。

プルダウン抵抗Ｒａ−ｄｏｗｎおよびＲｂ−ｄｏｗｎの機能に戻ると、終端ダイオード３１ａまたは３１ｂがオフのとき、各抵抗は受信機ノードにおける受信機入力をハイサイドにおけるＶｓに結び付ける。例えば、ハイサイドスイッチ３Ｈがオンのとき、受信機入力を１２００Ｖに結び付けることができる。

電圧ドメインが整合されているとき、ローサイドスイッチ３Ｌはオンであり、Ｖｓは実質的にＶｓｓ（すなわち０Ｖ）に等しい。この条件のもとで、ＶｂもおおよそＶｃｃに等しい。この条件においてのみ、終端ダイオードを意図的に選択的にターンオンさせることができる。すなわちダイオード３１ａはオン、ダイオード３１ｂはオフ、またはその逆。他のすべての条件において、ダイオードは同時に常にすべてがオンであり、またはすべてがオフである。

ｄＶ／ｄｔおよびＮｅｇＶｓは両方とも、「コモンモードイベント」である。これらによって偽の差動伝送が生成されるべきではないが、ダイオードおよび受信機は同一ではなく、ミスマッチが存在する可能性がある。このミスマッチゆえに、特定のぎりぎりの環境においてｄＶ／ｄｔおよびＮｅｇＶｓの双方によって、ダイオードの（例えば差動ペアの）一方のみにおいて受信機のターンオンに十分な電流を強制し、誤った伝送が生成される可能性がある。伝送を無効にするために用いられるセンサは、受信機（すなわち抵抗Ｒａ−ｄｏｗｎおよびシュミットトリガ４１ａ）と類似しているが、起こり得るいかなるミスマッチであっても克服するために、意図的にいっそう高い感度である。

電圧ドメインが整合される状態に戻ると、ダイオードがオンのとき、受信機ノードにおける電圧はシュミットトリガの上限値を超えて上昇する。このことが生じるのは、Ｖｓ＝Ｖｓｓ＝０Ｖであり、ローサイドにおける送信機２２が論理値１（Ｖｆｏｒｗａｒｄ＝（Ｖｃｃ−Ｖｓ）＞Ｖｏｎ＝１Ｖ）を伝送しているときだけである。換言すれば、終端ダイオードを順方向バイアスできるのは、バッファ２２ａまたは２２ｂの出力が１のときだけである。バッファ２２ａまたは２２ｂの出力が０のとき、終端ダイオードは逆方向バイアスされたままであり、ターンオフされている。

ローサイドスイッチ３Ｌがオンのとき、Ｖｃｃは１５Ｖに等しく、Ｖｓは０Ｖに等しいので、終端ダイオードは、その入力が論理値１のときに伝送可能である。したがってＶｓが０Ｖに等しいならば、入力ビットＢｉｔｘが１のときに終端ダイオード３１ａが伝送可能であり、入力ビットＢｉｔｘが０のとき（すなわちＢｉｔｘ！が１のとき）、終端ダイオード３１ｂが伝送可能である。

ローサイドからハイサイドへの伝送中、ローサイドからハイサイドへ終端ダイオード３１ａまたは３１ｂを介して電流が流れる。この電流は、ローサイドからの電流を、終端ダイオード、プルダウン抵抗を介して、Ｖｓへと低減させる。シンク電流により生じるプルダウン抵抗両端の電圧降下（ΔＶ）は、受信機ノードにおける電圧がシュミットトリガ上限値よりも大きいまま維持されるようなものである。例えば、受信機ノードにおける電圧を、終端ダイオードがオンのときにシュミットトリガ上限値を超えるように、構成することができる。シュミットトリガの上限値を超えるこの電圧の検出に応じて、シュミットトリガは論理値１を出力することができる。

終端ダイオードがオフのとき（すなわちハイサイド電力トランジスタ３Ｈがオンのとき）、受信機ノードにおける電圧はＶｓ（例えば１２００Ｖ）に等しく、これは入力ビットＢｉｔｘにかかわらず、アノードにおける電圧よりも大きい。例えば、アノードにおける電圧は、バッファ２２ａまたは２２ｂの出力が１のとき、最大で１５Ｖとすることができる。したがって、終端ダイオードを介して強い逆方向バイアスが存在し、これらの環境のもとでは終端ダイオードを通る通信チャネルが完全に阻止される。

ビットＢｉｔｘおよびＢｉｔｘ！は相補的であるので、終端ダイオード３１ａおよび３１ｂのうちの一方は順方向バイアスされることになるのに対し、他方は逆方向バイアスされることになる。ここで述べておくと、ダイオードの直列抵抗（例えば約１０ＫΩ）によって、プルダウン抵抗（および他の実施形態ではプルアップ抵抗）の最小値が制限される。これによって、終端ダイオードをオンおよびオフに切り替える際の遅延に起因する最小伝送時間に制約が生じる可能性がある。

これとは対照的に、電圧ドメインが整合されていないときには、ハイサイドスイッチ３Ｈはオンであり、Ｖｓはハイのまま維持され、終端ダイオード３１ａおよび３１ｂの両方は、結果として逆方向バイアスされる。このケースでは、情報ビットの伝送は阻止される。

図４Ｃには、Ｂｉｔｘ＝１である場合の、図４Ａに図解したハイサイド受信機回路の概略的なブロック図が示されている。これとは対照的に図４Ｄには、Ｂｉｔｘ＝０である場合の、図４Ａに図解したハイサイド受信機回路の概略的なブロック図が示されている。これらの図からわかるようにＢｉｔｘ＝１の場合、終端ダイオード３１ａは順方向バイアスされ（すなわちオンであり）、終端ダイオード３１ｂは逆方向バイアスされる（すなわちオフである）。

シュミットトリガ４１ａおよび４１ｂは、その入力ビットをその出力側に転送するように構成されている。したがってその入力側で受信された論理値ハイ「１」ビットは、論理値ハイ「１」ビットとして出力され、その入力側で受信された論理値ロー「０」ビットは、論理値ロー「０」ビットとして出力される。

ＸＯＲゲート４３は、シュミットトリガ４１ａおよび４１ｂから出力されるビットが相補的になるのを保証するように構成されている。これは、電圧Ｖｓがローであるのを保証するということであり、電圧Ｖｓがローであるということは、電圧ドメインが整合されていること、および偽の伝送を引き起こす可能性のある干渉または他のエラーが存在しないことを表す。例えば電圧Ｖｓがハイであれば、両方のシュミットトリガ４１ａおよび４１ｂの出力が論理値０であり、このことは電圧ドメインが整合されていないことを表す。ＳＲフリップフロップ４８への書き込みがイネーブルになるのは、ＸＯＲゲート４３の出力が論理値１のときだけである。したがって電圧Ｖｓがハイであるときは、ＳＲフリップフロップ４８の書き込みがＸＯＲゲート４３によって阻止される。

ＡＮＤゲート４４および４５は各々３つの入力信号、すなわちイベントセンサ４２からの信号、ＸＯＲゲート４３からの信号、および対応するシュミットトリガ４１ａまたは４１ｂからの信号、を受信する。イベントセンサ４２の出力は、負のｄＶ／ｄｔイベントまたはＮｅｇＶｓイベントの発生を除いて、ハイである。したがってイベントセンサ４２の出力は、ＳＲフリップフロップ４８への書き込みが許可されているときにはハイ（すなわちＳ＝１）であり、ＳＲフリップフロップ４８への書き込みがディスエーブルのときにはロー（すなわちＳ＝０）である。これに加え、上述のように、ＳＲフリップフロップ４８への書き込みがイネーブルになるのは、ＸＯＲゲート４３の出力が論理値１のときだけである。

イベントセンサ４２およびＸＯＲゲート４３の出力が両方ともハイであるケースでは、ＳＲフリップフロップ４８は、Ｂｉｔｘのビット値に依存してセットまたはリセットされる。Ｂｉｔｘ＝１であれば、ＡＮＤゲート４４は論理値１を出力し、ＡＮＤゲート４５は論理値０を出力する。このケースでは、ＳＲフリップフロップ４８のセット入力は、遅延ゲート４６による０→１遅延後、ハイ（イネーブル）になる。その結果、ＳＲフリップフロップ４８の出力が、論理値１（すなわちＢｉｔｈｏｘ＝１）にセットまたはリフレッシュされる。このケースでは、ＳＲフリップフロップ４８のリセット入力はローになり、出力バッファへの書き込みに作用を及ぼさない。

遅延ゲート４６によって「０→１遅延」が導入され、これによって、３入力ＡＮＤゲート４４の出力側に現れるかもしれない場合によっては起こり得るスプリアスグリッチが除去される。例えば、ＸＯＲゲート４３のトポロジーに起因して、ＸＯＲゲート４３の入力が（例えば１１から００に）同時に切り替わると、入力遷移中に短時間、ＸＯＲゲート４３が０ではなく１を出力するような正のグリッチが現れるという事態が発生する可能性がある。「０→１遅延」は、ＸＯＲゲート４３の出力のセットリングにかかる時間よりも長い期間にセットされる。このようにして、３入力ＡＮＤゲート４４の出力における「０→１遅延」よりも短いいかなる変化も無視され、フィルタリングにより除去され、したがってＸＯＲゲート４３における入力遷移中に発生する可能性のあるスプリアスグリッチをフィルタリング除去するために使用することができる。これらのスプリアスグリッチをフィルタリングしないと、グリッチがＳＲフリップフロップ４８に伝播して、Ｂｉｔｈｏｘに誤ったビットが格納されてしまうおそれがある。

これとは逆に、Ｂｉｔｘ＝０のとき、ＡＮＤゲート４４は論理値０を出力し、ＡＮＤゲート４５は論理値１を出力する。このケースでは、ＳＲフリップフロップ４８のリセット入力は、遅延ゲート４７による０→１遅延後、ハイ（イネーブル）となる。その結果、ＳＲフリップフロップ４８の出力が、論理値０（すなわちＢｉｔｈｏｘ＝０）にセットまたはリフレッシュされる。このケースでは、ＳＲフリップフロップ４８のセット入力はローとなり、出力バッファへの書き込みに作用を及ぼさない。

遅延ゲート４６と同様の手法で、遅延ゲート４７によって「０→１遅延」が導入され、これによって、３入力ＡＮＤゲート４５の出力側に現れるかもしれない場合によっては起こり得るスプリアスグリッチが除去される。例えば、ＸＯＲゲートのトポロジーに起因して、ＸＯＲゲート４３が（例えば１１から００に）同時に切り替わると、入力遷移中に短時間、ＸＯＲゲート４３が０ではなく１を出力するような正のグリッチが現れるという事態が発生する可能性がある。「０→１遅延」は、ＸＯＲゲート４３の出力のセットリングにかかる時間よりも長い期間にセットされる。このようにして、３入力ＡＮＤゲート４５の出力における「０→１遅延」よりも短いいかなる変化も無視され、フィルタリングにより除去され、したがってＸＯＲゲート４３における入力遷移中に発生する可能性のあるスプリアスグリッチをフィルタリング除去するために使用することができる。これらのスプリアスグリッチをフィルタリングしないと、グリッチがＳＲフリップフロップ４８に伝播して、Ｂｉｔｈｏｘに誤ったビットが格納されてしまうおそれがある。

ＳＲフリップフロップ４８のセット入力またはリセット入力のいずれかをイネーブルにするためにＡＮＤゲート４４および４５により出力されるイネーブル信号を、ストローブ信号と称する場合もある。

上述の点を考慮して、ハイサイド受信機回路１２は以下の特徴を有する。

ハイサイド受信機回路１２は、差動ディジタル信号（矩形パルス）を読み出し、１つのビットを格納する。

接合部の漂遊容量およびハイサイド電圧レベル（Ｉ＝Ｃ*ｄＶ／ｄｔ）の急峻な変化により発生する著しい寄生電流などの擾乱イベントに起因して、エラーが発生する可能性がある。擾乱イベントは、負のｄＶ／ｄｔイベントおよびＮｅｇＶｓイベントを含む。負のｄＶ／ｄｔイベントの間、Ｖｓが下降していく遷移中に終端ダイオード３１のダイオード容量が充電および放電させられることによって、寄生電流が誘導される。ＳＲフリップフロップ４８への偽の伝送の書き込みを阻止するために、これらの「コモンモード」擾乱イベントを検出することができる。

終端ダイオードの寄生抵抗による分割作用にかかわらず伝送を可能にするために、プルアップ／ダウン負荷およびインバータ閾値を慎重に選定するのが望ましい。

大きいｄＶｓ／ｄｔ電流および負のＶｓによって受信機側において、スパイク（アノードまたはカソードに接続されたトランジスタのための電圧保護ダイオード）およびグリッチが引き起こされる。差動伝送および対称な経路によって、コモンモード擾乱に起因するエラーの可能性が最小化される。

ｄＶｓ／ｄｔイベントおよびＮｅｇＶｓイベントの検出に特化されたセンサは、差動分枝（プルアップ／プルダウン抵抗、終端ダイオード、温度等）におけるミスマッチによって導入されるオフセットを補償し、このようなミスマッチは、微小擾乱が存在しているときに誤った伝送を生じさせる可能性がある。センサは、ｄＶ／ｄｔおよびＮｅｇＶｓが存在しているときに伝送を阻止する。

シュミットトリガは、ノイズのある入力が存在しているときにクリーンな出力を送出する。

センサノードは本明細書では、受信機側のイベントセンサに対する入力ノードとして定義される。受信機ノードは本明細書では、受信機側の受信経路への入力ノード（すなわち終端ダイオードのカソードに結合されたハイサイド受信機のノード、および終端ダイオードのアノードに結合されたローサイド受信機のノード）として定義される。センシングノードは、より高いインピーダンスを有することから受信機ノードよりも感度が高く、これによって偽の伝送を遮ることができる。偽の伝送が起こると、ＳＲフリップフロップ４８の出力状態が同じまま維持され、出力バッファにおける直前の有効なデータが維持される。特に、ＳＲフリップフロップ４８のセット入力およびリセット入力が両方とも論理値０にセットされると、ＳＲフリップフロップ４８の出力状態が、出力バッファに格納された直前の有効なデータと同じものを維持する。

強い差動信号（所望のビット）によって遷移を引き起こすことができる一方、例えばｄＶ／ｄｔ電流またはＶｓ発振などのコモンモード信号は、大規模擾乱または微小擾乱のいずれかに対して、偽の伝送を引き起こす可能性がほとんどない。「０→１遅延」のフィルタリング時間よりも僅かにしか持続しないいかなるグリッチも、ストローブ信号における「０→１遅延」によって除去される。したがって、ハイサイド電圧ドメインがローサイド電圧ドメインに整合されており、コモンモード擾乱が伝送に作用を及ぼさない限りは、次のＰＷＭサイクルまで、伝送されたビットＢｉｔｘをＳＲフリップフロップ４８に格納することができる。この技術によれば、オフ期間が「０→１遅延」よりも長い１つのＰＷＭサイクルにおいて、ビットを安全にリフレッシュまたは変更することができる。さらに電圧Ｖｓがハイであるとき、両方の受信機ノード（すなわちシュミットトリガ４１ａおよび４１ｂの入力ノード）が両方とも引き下げられるので、ＸＯＲ４３によって書き込みが阻止される。このケースでは、電圧Ｖｓがハイであるとき、電圧ドメインが次に整合されるまで、出力バッファにおける直前の有効なビットが維持される。

図５Ａには、差動入力信号が１に等しいケースでの、１つまたは複数の実施形態によるローサイド受信機回路の概略的なブロック図が示されている。これとは逆に、図５Ｂには、差動入力信号が０に等しいケースでの、１つまたは複数の実施形態によるローサイド受信機回路の概略的なブロック図が示されている。詳しくは、ローサイド受信機回路は、図２に示したローサイド受信機２３において実装されており、ハイサイド送信機１３から終端ダイオード３１を介して、入力信号Ｂｉｔｘ（すなわち情報ビット）に対応する差動信号ペアを有する差動伝送を受信する。

ローサイド受信機回路は、３ステージローサイド受信機コア５１ａ、３ステージローサイド受信機コア５１ｂ、プルアップ抵抗Ｒａ−ｕｐ、プルアップ抵抗Ｒｂ−ｕｐ、イベントセンサ５２（すなわちｄＶ／ｄｔイベントおよびＮｅｇＶｓイベントのセンサ）、ＸＯＲゲート５３、３ポートＡＮＤゲート５４、３ポートＡＮＤゲート５５、０→１遅延ゲート５６、０→１遅延ゲート５７、およびＳＲフリップフロップ５８を含む。３ステージローサイド受信機コア５１ａは、上限値および下限値により構成されたシュミットトリガと同様に振る舞い、閾値レベルと比較して受信機ノードにおける電圧に基づき、論理値ハイまたは論理値ローの出力を生成する。

ハイサイドにおいて、終端領域３０を通して各情報ビットを伝送するために差動シグナリングが用いられる。詳しくは、ハイサイド送信機１３のハイサイド送信機回路は、入力信号（Ｂｉｔｘ）の差動バージョンを、Ｂｉｔｘ自体およびその相補ビットＢｉｔｘ！として出力するように構成された２つのバッファ１３ａおよび１３ｂを含む。バッファ１３ｂを、ビットＢｉｔｘをその相補ビットＢｉｔｘ！に反転する反転器とすることができる。別の言い方をすれば、ハイサイド送信機回路は、入力信号Ｂｉｔｘを診断ブロック１５から受信し、この信号を２つの相補ビットに変換するように構成されている。この符号化（差動ビットへの変換）によって、偽の伝送の検出および拒否が可能となる。両方のバッファ２２ａおよび２２ｂを、増幅器として用いることもできる。

図４Ａに図解したハイサイド受信機回路と同様に、ローサイド受信機回路２３のトポロジーおよびロジックは、真の伝送を偽の伝送から弁別する目的で設計されている。高電圧ドメインと低電圧ドメインとの間で電圧Ｖｓがいきなり切り替わる動作によってゲートドライバは、信頼性のあるビット転送を動作させるには過酷な環境になる。寄生電流および電圧降下に起因して、データが改竄される可能性がある。ハイサイド電圧ドメインがローサイド電圧ドメインに整合されている限りは（すなわち下方の電力スイッチ３Ｌがオンであるときには）、ならびに伝送に及ぼす擾乱が存在しない限りは、伝送されたビットをＳＲフリップフロップに書き込むことができる。

ＸＯＲゲート５３、３ポートＡＮＤゲート５４、３ポートＡＮＤゲート５５、０→１遅延ゲート５６、０→１遅延ゲート５７、およびＳＲフリップフロップ５８は、図４Ａ〜図４Ｄとの関連で説明したこれらの片割れと実質的に同様に動作する。図５Ａおよび図５Ｂのケースでは、ＳＲフリップフロップ５８は、書き込みがイネーブルである限り、入力ビットＢｉｔｘに従って、出力ビットＢｉｔｌｏｘをローサイド出力バッファに出力する。

終端ダイオード３１ｓは、負のｄＶ／ｄｔイベント中、逆方向バイアスされている一方、電流は、ダイオードの寄生容量両端の電圧変動に起因して、いずれにしてもダイオードに流れ込む可能性がある。これに加え、負のｄｖ／ｄｔ電流と同じ方向を有する大きい順方向バイアス電流に起因して、ＮｅｇＶｓイベントが引き起こされる。したがってイベントセンサ５２の出力は、ＳＲフリップフロップ５８への書き込みが許可されているときにはハイ（すなわちＳ＝１）であり、ＳＲフリップフロップ５８への書き込みがディスエーブルのときにはロー（すなわちＳ＝０）である。これに加え、ＳＲフリップフロップ５８への書き込みがイネーブルになるのは、ＸＯＲゲート５３の出力が論理値１のときだけであり、このことは電圧ドメインが整合されていることを表す。

３ステージローサイド受信機コアにおいて上限値を超えた入力電圧によって、３ステージローサイド受信機コアはその出力を論理値１に変化させるのに対し、下限値を下回る入力電圧によって、３ステージローサイド受信機コアはその出力を論理値０に変化させる。

正のｄＶ／ｄｔイベントの間、終端ダイオード３１における寄生電流は、ダイオードがオンのとき伝送方向に対し逆方向に進み、したがって受信機は両方とも０出力を送出する（すなわちＸＯＲへの入力は両方とも０である）ので、書き込みはディスエーブルである。

プルアップ抵抗Ｒａ−ｕｐおよびＲｂ−ｕｐの機能に戻ると、終端ダイオード３１ａまたは３１ｂがオフのとき、各抵抗は受信機ノードにおける受信機入力をローサイドにおけるＶｄｄに結び付ける。例えば、Ｖｄｄを内部的に生成され調整された５．５Ｖの電圧とすることができ、ハイサイドスイッチ３Ｈがオンのとき、受信機入力を５．５Ｖに結び付けることができる。

電圧ドメインが整合されているとき、ローサイドスイッチ３Ｌはオンであり、Ｖｓは実質的にＶｓｓ（すなわち０Ｖ）に等しい。ダイオードがオンのとき、受信機ノードにおける電圧は、３ステージローサイド受信機コアの下限値を下回る。このことが生じるのは、Ｖｓ＝Ｖｓｓ＝０Ｖであり、ハイサイドにおける送信機１３が論理値０（Ｖｆｏｒｗａｒｄ＝（Ｖｄｄ−Ｖｓ）＞Ｖｏｎ＝１Ｖ）を伝送しているときだけである。換言すれば、終端ダイオードを順方向バイアスできるのは、バッファ１３ａまたは１３ｂの出力が０のときだけである。したがってＶｓが０Ｖに等しいならば、入力ビットＢｉｔｘが０のときに終端ダイオード３１ａが伝送可能であり、入力ビットＢｉｔｘが１のとき（すなわちＢｉｔｘ！が０のとき）、終端ダイオード３１ｂが伝送可能である。バッファ１３ａまたは１３ｂの出力が１のとき、終端ダイオードは逆方向バイアスされたままであり、ターンオフされている。

ハイサイドからローサイドへの伝送中、ローサイドからハイサイドへ終端ダイオード３１ａまたは３１ｂを介して電流が流れる。この電流は、ローサイドからの電流を、Ｖｄｄからプルアップ抵抗および終端ダイオードを介して、ハイサイドに向かって低減させる。シンク電流により生じるプルアップ抵抗両端の電圧降下（ΔＶ）に起因して、受信機ノードにおける電圧は、０Ｖよりも高い電圧レベルにあるが、３ステージローサイド受信機コアの下限値よりも低い。例えば下限値電圧を３Ｖとすることができ、これをハーフスケール電圧とすることができる。終端ダイオードがオフであれば、受信機ノードにおける電圧はＶｄｄに等しい。

ハイサイド増幅器／バッファ１３ａおよび１３ｂへの電源電圧は、ＶｂおよびＶｓである。したがって、増幅器／バッファからの論理値ハイの出力（すなわち論理値１）はＶｂに等しく（すなわちＶｓ＋Ｖｃｃ）、他方、増幅器／バッファからの論理値ローの出力（すなわち論理値０）はＶｓに等しい。

電圧ドメインが整合されていないとき、Ｖｓは最大ハイサイド電圧（例えば１２００Ｖ）に等しく、論理値１が出力されているとき、ハイサイド増幅器／バッファの出力はＶｂ（例えば１２１５Ｖ、ただしＶｃｃ＝１５Ｖ）に等しく、または論理値０が出力されているときはＶｓ（例えば１２００Ｖ）に等しい。いずれのケースであっても、ＶｃｃまたはＶｄｄなどの局所的な電源は、例えば５．５Ｖに等しいにすぎず、かつ終端ダイオードがオフであることから、終端ダイオードを介して強い逆方向バイアスが存在する。これらの環境のもとでは、終端ダイオードを通る通信チャネルが完全に遮られる。これに加え、ダイオードがオフのときには、受信機ノードがプルアップ抵抗によってＶｄｄ（例えば５．５Ｖ）に結び付けられるので、受信機ノードにおける電圧は、３ステージローサイド受信機コアにより論理値ハイレベルで認識される。３ステージローサイド受信機コア自体は、論理値ハイを出力する。

他方、電圧ドメインが整合されているならば、ＶｓはＶｓｓ（すなわち０Ｖ）に等しい。このケースでは、ＶｂはＶｓ＋１５Ｖ（すなわち０Ｖ＋１５Ｖ）に等しいので、ハイサイド増幅器／バッファの出力は、論理値１を出力しているときはＶｂ（例えば１５Ｖ）に等しく、論理値０を出力しているときはＶｓ（例えば０Ｖ）に等しい。バッファ１３ａまたは１３ｂが論理値０（すなわちＶｓが０Ｖに等しいならば０Ｖ）を出力しているケースでは、受信機ノード（すなわち終端ダイオードのアノード）に存在しているいっそう高い電圧（すなわちＶｄｄ−ΔＶ）に起因して、対応する終端ダイオード３１ａおよび３１ｂが順方向バイアスされる。終端ダイオードがターンオンすると、受信機ノードにおける電圧が３ステージローサイド受信機コアの下限値を下回るようになり、３ステージローサイド受信機コアは論理値０を出力する。

図６Ａには、１つまたは複数の実施形態によるハイサイドイベントセンサの概略的な回路図が示されている。詳しくは、このハイサイドイベントセンサは、図４Ａに示されたイベントセンサ４２の一例であり、これは終端ダイオード３１ｓのカソードに結合された入力側と、ＡＮＤゲート４４および４５に結合された出力側と、を有する。イベントセンサ４２は、真の伝送を偽の伝送と弁別するために用いられる信号Ｓを生成するように構成されており、ここでＳ＝１は、ＳＲフリップフロップへの書き込みがイネーブルである、ということを表し、Ｓ＝０は、書き込みが許可されていない、またはディスエーブルである、ということを表す。

図６Ｂには、１つまたは複数の実施形態によるローサイドイベントセンサの概略的な回路図が示されている。詳しくは、このハイサイドイベントセンサは、図５Ａに示されたイベントセンサ５２の一例であり、これは終端ダイオード３１ｓのアノードに結合された入力側と、ＡＮＤゲート５４および５６に結合された出力側と、を有する。イベントセンサ５２は、真の伝送を偽の伝送と弁別するために用いられるイベント信号Ｓを生成するように構成されており、ここでＳ＝１は、ＳＲフリップフロップへの書き込みがイネーブルである、ということを表し、Ｓ＝０は、書き込みが許可されていない、またはディスエーブルである、ということを表す。

図６Ｃには、１つまたは複数の実施形態による、差動電圧イベントまたは差動電圧フェーズが発生している期間の時間にわたり（すなわち１つのＰＷＭサイクルにわたり）電圧Ｖｓをプロットしたグラフが示されている。詳しくは、このグラフには、以下のイベントの発生が描かれている。すなわち、イベントセンサ４２および５２により書き込みがディスエーブルにされている期間である負のｄＶ／ｄｔイベント、イベントセンサ４２および５２により書き込みがディスエーブルにされている期間であるＮｅｇＶｓイベント、電圧ドメインが整合されており、ハイサイドおよびローサイドの受信機回路により書き込みがイネーブルにされている期間であるローＶｓイベント、ＸＯＲゲート４３、５３の入力が等しいため、これらのＸＯＲゲートにより書き込みがディスエーブルにされている期間である正のｄＶ／ｄｔイベント、さらに電圧ドメインが整合されておらず、ＸＯＲゲート４３、５３の入力が等しいため、これらのＸＯＲゲートにより書き込みがディスエーブルにされている期間であるハイＶｓイベント。結果として、ローサイドおよびハイサイドの受信機回路により書き込みがイネーブルにされている期間の間だけが、ローＶｓイベント中である。

図６Ａに戻ると、終端ダイオード３１ｓは、負のｄＶ／ｄｔイベント中、逆方向バイアスされている一方、電流は、ダイオードの寄生容量両端の電圧変動に起因して、いずれにしてもダイオードに流れ込む可能性がある。これに加え、負のｄｖ／ｄｔ電流と同じ方向を有する大きい順方向バイアス電流に起因して、ＮｅｇＶｓイベントが引き起こされる。イベントセンサ４２は、この電流の流れを検出し、それに応答して自身の出力を論理値０に変化させるように構成されている。

Ｖｓが下降していくフェーズ（すなわち負のｄＶ／ｄｔイベント）およびＮｅｇＶｓイベントによって、イベントセンサ４２のツェナダイオードとダイオードとから成る装置６１がターンオンさせられ、これによってイベントセンサの反転器６２の出力が、論理値１から論理値０に切り替えられる。単一のダイオード６３によって、反転器６２が正のｄＶ／ｄｔ電流から保護される。感度範囲を拡げ、ローフェーズにおけるＶｓ発振を予備フィルタリングする目的で、反転器６２は、出力の強いプルダウン（すなわち広幅の／短いｎｍｏｓ）および弱いプルアップ（小幅の／長いｐｍｏｓ）を有するように設計されたＣＭＯＳ反転器である。このようにすれば反転器６２は、伝送を阻止するために自身の出力Ｓを強制的にローにするのが迅速になり、伝送を許可するためにＳをハイに引っ張るのが緩慢になる。例えば反転器６２を、そのゼロ閾値が受信ノードにおけるシュミットトリガのゼロ閾値よりも低くなるように設計することができる。その結果として、感度および予備フィルタリングが向上する。抵抗６４は、センシングノード（すなわち反転器６２への入力）を引き下げ、これによって定常状態の条件（すなわちＶｓがハイであるのかまたはローであるのか）が確認される。

正のｄＶ／ｄｔ、すなわちＶｓが上昇するフェーズは、イベントセンサ４２によるイベント検出のためには重要ではない。それというのも、偽の伝送は受信機回路のトポロジーにより実質的に回避され、ゲートドライバは先行するフェーズにおいて（すなわちローＶｓフェーズにおいて）、所望の電流能力にすでにセットされているからである。この場合、プルダウン抵抗Ｒａ−ｄｏｗｎおよびＲｂ−ｄｏｗｎを介してコモンモード電流が強制的に流され、これらの抵抗によってハイサイド受信機１２における両方の受信機ノードがＶｓを下回るように引き下げられる。かかる信号は、シュミットトリガによりＸＯＲよりも手前で拒否される。それというのも両方のノードＮ１およびＮ２が、シュミットトリガ閾値とはかけ離れて、局所的なアースを下回るように移行させられ、ＳＲフリップフロップ４８の上書きが不可能になるからである。換言すれば、両方のシュミットトリガは、それらの入力がシュミットトリガの正の閾値から隔たるように移行するので、０を出力する。この場合に当然ながら、ＸＯＲの出力は０となり、フリップフロップの上書きが不可能にされる。

図６Ｂを参照すると、負のｄＶ／ｄｔ中、ダイオード３１ｓは逆方向バイアスされるが、終端ダイオードの寄生容量の放電に起因して電流がダイオード３１ｓ中を流れる可能性があり、これによって、負のｄＶ／ｄｔ電流が寄生容量の放電に由来すること、およびＮｅｇＶｓ電流が順方向バイアスされたダイオードに由来することを除き、負のＶｓのケースのようにイベントセンサがトリガされる。正のｄＶ／ｄｔに応答して、ダイオード３１ｓは反転器６６の入力ノードを（保護ダイオード６７によりクランプされて）Ｖｃｃよりも高く引き上げ、イベントセンサの出力側では何も起こらない。したがってｄＶ／ｄｔ電流でない限り、または典型的にはＮｅｇＶｓイベントに関連づけられた大きい直流バイアス電流ピークでない限り、終端ダイオードを介して電流は流れない。

Ｖｓが下降していくフェーズ（すなわち負のｄＶ／ｄｔイベント）およびＮｅｇＶｓイベントによって、イベントセンサ５２のツェナとダイオードとから成る装置６５がターンオンさせられ、これによってイベントセンサ５２の反転器６６の出力が、論理値０から論理値１に切り替えられる。イベント信号Ｓをエラーフラグ（Ｓ＝０）に変換して、受信機回路２３のロジックの残り（例えばＡＮＤゲート５４および５５）がエラーフラグを適切に認識して処理できるようにする目的で、反転器６６の出力を反転させるために別の反転器６９が用いられる。単一のダイオード６７によって、反転器６６が正のｄＶ／ｄｔ電流から保護される。感度範囲を拡げ、ローフェーズにおいてＶｓ発振を予備フィルタリングする目的で、反転器６６は、出力の強いプルアップ（すなわち広幅の／短いｐｍｏｓ）および弱いプルダウン（小幅の／長いｎｍｏｓ）を有するように設計されたＣＭＯＳ反転器である。このようにすれば、反転器６６は、伝送を阻止するために自身の出力Ｓを強制的にローにするのが迅速になり、伝送を許可するためにＳをハイに引っ張るのが緩慢になる。例えば反転器６６を、そのゼロ閾値が受信ノードにおけるシュミットトリガのゼロ閾値よりも低くなるように設計することができる。その結果として、感度および予備フィルタリングが向上する。抵抗６８は、センシングノード（すなわち反転器６６への入力）を引き上げ、これによって定常状態の条件（すなわちＶｓがハイであるのかまたはローであるのか）が確認される。

正のｄＶ／ｄｔ、すなわちＶｓが上昇するフェーズは、イベントセンサ５２によるイベント検出のためには重要ではない。それというのも、偽の伝送は受信機回路のトポロジーにより実質的に回避され、ゲートドライバは先行するフェーズにおいて（すなわちローＶｓフェーズにおいて）、所望の電流能力にすでにセットされているからである。この場合、プルアップ抵抗Ｒａ−ｕｐおよびＲｂ−ｕｐを介してコモンモード電流が強制的に流され、ローサイド受信機２３における両方の受信機ノードが、Ｖｃｃよりも高く引き上げられる（すなわち保護ダイオード６７によりＶｃｃよりも１つのダイオードの降下だけ高くクランプされる）。かかる信号はＸＯＲゲートにより拒否される。それというのもＸＯＲゲートの入力は同じであり、その結果としてＳＲフリップフロップ５８の上書きが不可能になるからである。

例えば、正のｄＶ／ｄｔイベントの発生中、ローサイド受信機２３の両方の受信機ノードが、Ｖｃｃよりも高く引き上げられるが、３ステージ受信機コアが感応するのは、入力ノードＮ１およびＮ２が、Ｖｃｃと比較して引き下げられたときだけである。したがってＸＯＲゲート５３の出力は論理値０であり、これによって両方のＡＮＤゲート５４および５５の出力が論理値０にさせられ、ＳＲフリップフロップ５８の書き込みまたはリフレッシュが阻止される。

ｄＶｓ／ｄｔの値のほんの僅かなインターバルにわたり、ミスマッチに起因する偽の伝送が発生する可能性がある。電流に対しいっそう感度が高いことから、イベントセンサ４２および５２は、偽の伝送であるとしていかなる伝送も阻止するように構成されている。

上述の点を考慮して、電圧ドメインが整合されているときに（Ｖｓ≒ＶｓｓかつＶｂ≒Ｖｃｃ）、ハイサイド領域１０とローサイド領域２０との間において双方向でビットを伝送するために、全体として小さい複数のＨＶ終端絶縁ダイオードを使用することができ、この場合、各ダイオードは、特定のアップリンク方向またはダウンリンク方向における伝送を担う。これによって、既存のビット転送の解決手段に比べて、僅かな遅延はあるけれども、シリコン領域および電力損失量が低減される。かかる装置構成は、電力モジュール内部のゲートドライバの内部回路に実装されるという、利点も有する。

高電圧ゲートドライバは典型的には、外部の電力スイッチを駆動するために使用される１つの単一出力電流レベルを有するように設計されている。適正な出力電流レベルの選定は簡単ではなく、ゲートドライバ設計開発において何度も繰り返さざるを得ない。単一のゲートドライバ設計において動的に、電流パルス（制御信号）の電流レベルの変更およびリコンフィギュレーションが可能であれば、１つのシステムがすべてのアプローチに適合するようになり、これによっていっそうフレキシビリティになり、かつ市販に至るまでの時間が改善されるようになる。

例えばゲート電流が小さすぎると、遅延および電力スイッチへの電力損失が大きくなり、これらは両方とも不都合な結果をもたらす。他方、電流が多すぎると電力スイッチが速くなって電磁干渉が引き起こされ、これによって近くの電子回路が妨害され、特定の標準への準拠が妨げられるおそれがある。したがって本明細書で説明するコンセプトを用い、マイクロコントローラ５ｂにより決定されるように、ハイサイドドライバ自体の出力電流をコンフィギュレーションするために、マルチビットコンフィギュレーションメッセージ（例えば３ビットメッセージ）をローサイドからハイサイドへ送信することができる。

これは並列伝送のケースであるので、マルチビットコンフィギュレーションメッセージを構成するビットすべてが同時に伝送される。これらのビットのうちの各々１つは、その差動バージョンに変換された後（入力ビットＢｉｔｘはＢｉｔｘ自体とその相補ビットＢｉｔｘ！とから成るビットペアに変換される）、特化された終端ダイオードペアおよび特化された差動受信機に供給される。差動受信機各々の終端におけるＳＲフリップフロップ４８（図４Ａ）は、Ｂｉｔｘに等しい単一のビットバーションを格納する。

これに加え、ローサイドドライバの出力電流をコンフィギュレーションするためにも同じビットが用いられるが、このことは簡単である。それというのもマイクロコントローラ５ｂはローサイドとダイレクトに結合されており、ＨＶ通信が不要だからである。

同じゲートドライバＩＣ５ａにおいて、脱飽和診断および他の異常なイベントの検出のために、ハイサイドからローサイドへの逆方向の通信を使用することもできる。脱飽和は、低オームの短絡が発生して電流が（一例として）最大負荷電流の１０倍に達したときなどのような、電力スイッチにおける著しく高い強度の過電流である。脱飽和イベントがハイサイドで発生したならば、単一の警告ビットをハイサイドからローサイドに、さらに最終的にはマイクロコントローラ５ｂに、伝送することができる。

これまで種々の実施形態について説明してきたが、当業者に自明のとおり、本開示の範囲内でさらに多くの実施形態および実装形態が可能である。例えば、２つの電圧ドメインを有するモノリシックゲートドライバＩＣのコンテキストで実施形態が説明されているけれども、ドメイン間の情報通信が役に立つ、終端領域によって分離された２つの電圧ドメイン（ＨＶおよびＬＶ）を有する他のモノリシック集積回路に、このコンセプトを適用することもできる。したがって本発明は、添付の請求項およびそれらの等価物を踏まえた場合を除き、限定されるべきではない。上述の構成部品または構造（アセンブリ、デバイス、回路、システム等）によって実行される様々な機能に関して、かかる構成部品を説明するために使われる用語（「手段」についての言及を含む）は、本明細書において図解した本発明の例示的な実装形態における機能を実行する開示された構造に構造的にたとえ等価でなくても、別段の記載がない限りは、既述の構成部品の特定の機能（すなわち機能的に等価である機能）を実行する任意の構成部品または構造に対応することが意図されている。

さらに、以下の請求項はこれによって詳細な説明に組み込まれ、ここで各請求項は１つの別個の例示的な実施形態として自立し得るものである。各請求項が１つの別個の例示的な実施形態として自立し得るのに対し、ある従属請求項が請求項において１つまたは複数の他の請求項との特定の組み合わせを指す可能性があるにもかかわらず、他の例示的な実施形態は、その従属請求項とさらに別の各従属請求項または独立請求項の保護対象との組み合わせを含むこともできる、ということを言及しておく。かかる組み合わせは、ある特定の組み合わせを意図していないことが明記されていない限り、本明細書において提案されるものである。さらに、ある請求項が直接的に他の任意の独立請求項にたとえ従属させられていなくても、その独立請求項に対するその請求項の特徴も含まれることが意図されている。

本明細書または請求項において開示された方法を、それらの方法の個々の動作各々を実行するための手段を有するデバイスによって実装できる、ということをさらに言及しておく。

さらに理解されたいのは、本明細書または請求項に開示されている複数の動作または機能の開示を、特定の順序でなければならないと解釈してはならない、ということである。よって、複数の動作または機能の開示は、かかる動作または機能を技術的な理由から取り替えることができない場合を除き、それらを特定の順序に限定するものではない。さらに一部の実施形態によれば、単一の動作は複数の下位の動作を含むことができ、または単一の動作を複数の下位の動作に分割することができる。明示的に排除されていない限り、かかる下位の動作を包含し得るものであり、上述の単一の動作の開示の一部とすることができる。

特定の実装形態の要求に応じて、本明細書において提供される実施形態をハードウェアまたはソフトウェアで実装することができる。この実装形態を、ディジタル記憶媒体、例えばフロッピディスク、ＤＶＤ、ブルーレイ、ＣＤ、ＲＡＭ、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭまたはフラッシュメモリ、を用いて実施することができ、このディジタル記憶媒体には、個々の方法が実施されるようにプログラミング可能なコンピュータシステムと協働する（または協働可能である）、電子的に可読の制御信号が格納されている。したがって、ディジタル記憶媒体をコンピュータ可読とすることができる。

命令を、１つまたは複数のプロセッサによって実行することができ、例えば１つまたは複数の中央処理ユニット（ＣＰＵ）、ディジタル信号プロセッサ（ＤＳＰ）、汎用マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、または他の等価の集積論理回路またはディスクリート論理回路によって実行することができる。したがって、本明細書において使用される用語「プロセッサ」は、前述の構造のうち任意の構造、または本明細書において説明した技術の実装に適した他の任意の構造のことを指す。これに加え、一部の態様によれば、本明細書で説明した機能を、専用のハードウェアモジュールおよび／またはソフトウェアモジュール内に設けることができる。また、この技術を、１つまたは複数の回路または論理素子において完全に実装することができる。

したがって、本開示において説明した技術を、少なくとも部分的に、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組み合わせとして実装することができる。例えば、説明した技術の様々な態様を、１つまたは複数のプロセッサにおいて実装することができ、このプロセッサは、１つまたは複数のマイクロプロセッサ、ＤＳＰ、ＡＳＩＣ、または他の任意の等価の集積回路もしくはディスクリート論理回路、ならびにかかるコンポーネントの任意の組み合わせを含む。

ハードウェアを含む制御ユニットが、本開示において説明した技術のうちの１つまたは複数を実行することもできる。かかるハードウェア、ソフトウェア、およびファームウェアを、本開示において説明した様々な技術をサポートするために、同一のデバイス内または別個のデバイス内に実装することができる。非一時的なコンピュータ可読媒体が、そこに格納されたプログラムコードまたはプログラムアルゴリズムを含み、これが実行されると、コンピュータプログラムは方法のステップを実施するように、この非一時的コンピュータ可読媒体にソフトウェアを格納することができる。

これまで様々な例示的な実施形態を開示してきたが、当業者に自明のとおり、本発明の着想および範囲から逸脱することなく、本明細書で開示したコンセプトの利点の一部を達成する様々な変更および修正を行うことができる。当業者に自明のとおり、同じ機能を実行する他の構成部品に適切に置き換えてもよい。ここで理解されたいのは、本発明の範囲から逸脱することなく、他の実施形態を用いてもよく、構造的または論理的な変更を行うことができる、ということである。たとえ明示的に言及されていないとしても、１つの特定の図面を参照して説明した特徴を、他の図面の特徴と組み合わせることができる、という点に留意されたい。全般的な発明のコンセプトに対するかかる修正は、添付の請求項およびそれらの法的な等価物によってカバーされることが意図されている。

Claims (22)

1. ゲートドライバであって、前記ゲートドライバは、
   第１の電圧ドメイン内で動作するハイサイド領域と、
   前記第１の電圧ドメインよりも低い第２の電圧ドメイン内で動作するローサイド領域と、
   前記ハイサイド領域と前記ローサイド領域との間に挿入され、前記第１の電圧ドメインを前記第２の電圧ドメインから分離するように構成された終端領域と、
   前記ハイサイド領域内に配置され、ハイサイド電力トランジスタを駆動するように構成されたハイサイドゲートドライバと、
   前記ローサイド領域内に配置され、ローサイド電力トランジスタを駆動するように構成されたローサイドゲートドライバと、
   前記終端領域内に配置され、前記ハイサイド領域と前記ローサイド領域との間で情報ビットを伝送するように構成された複数の終端ダイオードと、
   を有し、
   前記複数の終端ダイオードの各々は、前記ローサイド領域に結合されたアノードと、前記ハイサイド領域に結合されたカソードと、を含む、
   ゲートドライバ。
2. 前記複数の終端ダイオードは、前記第１の電圧ドメインと前記第２の電圧ドメインとが整合されているときに、前記ハイサイド領域と前記ローサイド領域との間で情報ビットを伝送するように構成されており、
   前記複数の終端ダイオードは、前記第１の電圧ドメインと前記第２の電圧ドメインとが整合されていないときに、前記ハイサイド領域と前記ローサイド領域との間の前記情報ビットの伝送を阻止するように構成されている、
   請求項１記載のゲートドライバ。
3. 前記第１の電圧ドメインと前記第２の電圧ドメインとは、前記ローサイド電力トランジスタがターンオンされている間は整合されており、
   前記第１の電圧ドメインと前記第２の電圧ドメインとは、前記ハイサイド電力トランジスタがターンオンされている間は整合されていない、
   請求項２記載のゲートドライバ。
4. 前記複数の終端ダイオードの第１の終端ダイオードペアは、前記ローサイド領域から前記ハイサイド領域へ差動シグナリングを介して第１の情報ビットを伝送するように構成されており、
   前記複数の終端ダイオードの第２の終端ダイオードペアは、前記ハイサイド領域から前記ローサイド領域へ差動シグナリングを介して第２の情報ビットを伝送するように構成されている、
   請求項１記載のゲートドライバ。
5. 前記第１の情報ビットは、電流パルス情報を含み、前記ハイサイドゲートドライバは、前記第１の情報ビットを受信し、前記電流パルス情報に基づき前記ハイサイド電力トランジスタを駆動するために用いられる電流パルスの電流レベルをセットするように構成されている、
   請求項４記載のゲートドライバ。
6. 前記第２の情報ビットは、前記ハイサイド電力トランジスタと前記ローサイド電力トランジスタとが結合されたインバータレッグに対応する診断情報を含む、
   請求項４記載のゲートドライバ。
7. 前記診断情報は、前記インバータレッグにおける過電流状態を表す、
   請求項６記載のゲートドライバ。
8. 前記ローサイド領域は、マイクロコントローラに結合されており、前記ローサイド領域は、前記マイクロコントローラから前記第１の情報ビットを受信し、前記第２の情報ビットを前記マイクロコントローラに伝送するように構成されている、
   請求項４記載のゲートドライバ。
9. 前記ローサイド領域は、前記マイクロコントローラへの前記第２の情報ビットの伝送に応答して、前記マイクロコントローラから少なくとも１つの制御信号を受信するように構成されており、前記少なくとも１つの制御信号は、前記ハイサイドゲートドライバおよび前記ローサイドゲートドライバを制御するように構成されている、
   請求項８記載のゲートドライバ。
10. 前記ゲートドライバは、さらに、
    前記終端領域内に配置された第１の擾乱検出ダイオードと、
    前記ハイサイド領域内に配置された第１のイベントセンサと、
    前記終端領域内に配置された第２の擾乱検出ダイオードと、
    前記ローサイド領域内に配置された第２のイベントセンサと、
    を有し、
    前記第１の擾乱検出ダイオードは、少なくとも１つの擾乱イベント中、前記ローサイド領域から前記ハイサイド領域へ第１のイベント検出電流が流れるのを許可し、前記少なくとも１つの擾乱イベントが存在しないときは、前記ローサイド領域から前記ハイサイド領域へ前記第１のイベント検出電流が流れるのを阻止するように構成されており、
    前記第１のイベントセンサは、前記第１のイベント検出電流を検出し、前記第１のイベント検出電流の検出に応答して、前記複数の終端ダイオードのうち少なくとも１つの終端ダイオードを介して受信される前記ハイサイド領域への伝送を阻止するように構成されており、
    前記第２の擾乱検出ダイオードは、前記少なくとも１つの擾乱イベント中、前記ローサイド領域から前記ハイサイド領域へ第２のイベント検出電流が流れるのを許可し、前記少なくとも１つの擾乱イベントが存在しないときは、前記ローサイド領域から前記ハイサイド領域へ前記第２のイベント検出電流が流れるのを阻止するように構成されており、
    前記第２のイベントセンサは、前記第２のイベント検出電流を検出し、前記第２のイベント検出電流の検出に応答して、前記複数の終端ダイオードのうち少なくとも１つの別の終端ダイオードを介して受信される前記ローサイド領域への伝送を阻止するように構成されている、
    請求項１記載のゲートドライバ。
11. 前記少なくとも１つの擾乱イベントは、負のＶｓイベントおよび下降するｄＶｓ／ｄｔイベントのうちの少なくとも一方を含み、Ｖｓは、ハイサイドアース電圧である、
    請求項１０記載のゲートドライバ。
12. 前記ゲートドライバは、さらに、
    前記ローサイド領域内に配置され、少なくとも１つのアップリンク情報ビットを伝送するように構成されたローサイド送信機と、
    前記ハイサイド領域内に配置され、前記ローサイド送信機から前記少なくとも１つのアップリンク情報ビットを受信するように構成されたハイサイド受信機と、
    前記ハイサイド領域内に配置され、少なくとも１つのダウンリンク情報ビットを伝送するように構成されたハイサイド送信機と、
    前記ローサイド領域内に配置され、前記ハイサイド送信機から前記少なくとも１つのダウンリンク情報ビットを受信するように構成されたローサイド受信機と、
    を有する、
    請求項１記載のゲートドライバ。
13. 前記ハイサイド受信機は、前記少なくとも１つのアップリンク情報ビットの１つのアップリンク情報ビットを格納するように構成された第１のセット／リセット（ＳＲ）フリップフロップを含み、
    前記ローサイド受信機は、前記少なくとも１つのダウンリンク情報ビットの１つのダウンリンク情報ビットを格納するように構成された第２のセット／リセット（ＳＲ）フリップフロップを含む、
    請求項１２記載のゲートドライバ。
14. 前記ハイサイド受信機は、２つのアップリンク信号を有する差動シグナリングを介して、前記アップリンク情報ビットを受信し、前記２つのアップリンク信号が互いに相補的な値であるという状態では、前記アップリンク情報ビットを前記第１のＳＲフリップフロップに格納し、前記２つのアップリンク信号が互いに相補的な値ではないという状態では、前記アップリンク情報ビットを無視するように構成されており、
    前記ローサイド受信機は、２つのダウンリンク信号を有する差動シグナリングを介して、前記ダウンリンク情報ビットを受信し、前記２つのダウンリンク信号が互いに相補的な値であるという状態では、前記ダウンリンク情報ビットを前記第２のＳＲフリップフロップに格納し、前記２つのダウンリンク信号が互いに相補的な値ではないという状態では、前記ダウンリンク情報ビットを無視するように構成されている、
    請求項１３記載のゲートドライバ。
15. 前記ハイサイド受信機は、第１のイベントセンサを含み、前記第１のイベントセンサは、少なくとも１つの擾乱イベントを検出し、前記少なくとも１つの擾乱イベントの検出に応答して、前記第１のＳＲフリップフロップにおける前記アップリンク情報ビットの格納を阻止するように構成されており、
    前記ローサイド受信機は、第２のイベントセンサを含み、前記第２のイベントセンサは、前記少なくとも１つの擾乱イベントを検出し、前記少なくとも１つの擾乱イベントの検出に応答して、前記第２のＳＲフリップフロップにおける前記ダウンリンク情報ビットの格納を阻止するように構成されている、
    請求項１３記載のゲートドライバ。
16. 前記ハイサイド受信機は、第１のイベントセンサを含み、前記第１のイベントセンサは、少なくとも１つの擾乱イベントを検出し、前記少なくとも１つの擾乱イベントの検出に応答して、前記複数の終端ダイオードのうち少なくとも１つの終端ダイオードを介して受信される前記ハイサイド領域への伝送を阻止するように構成されており、
    前記ローサイド受信機は、第２のイベントセンサを含み、前記第２のイベントセンサは、前記少なくとも１つの擾乱イベントを検出し、前記少なくとも１つの擾乱イベントの検出に応答して、前記複数の終端ダイオードのうち少なくとも１つの別の終端ダイオードを介して受信される前記ローサイド領域への伝送を阻止するように構成されている、
    請求項１２記載のゲートドライバ。
17. ゲートドライバのハイサイド領域とローサイド領域との間の終端領域を介して、情報ビットを伝送する方法であって、前記方法は、
    第１の電圧ドメイン内で前記ハイサイド領域を動作させるステップと、
    前記第１の電圧ドメインよりも低い第２の電圧ドメイン内で前記ローサイド領域を動作させるステップと、
    前記終端領域内に配置された複数の終端ダイオードを介して、前記ハイサイド領域と前記ローサイド領域との間で前記情報ビットを伝送するステップと、
    を有し、
    前記複数の終端ダイオードの各々は、前記ローサイド領域に結合されたアノードと、前記ハイサイド領域に結合されたカソードと、を含む、
    方法。
18. 前記方法は、さらに、
    前記第１の電圧ドメインと前記第２の電圧ドメインとが整合されている状態では、複数の終端ダイオードを介して前記ハイサイド領域と前記ローサイド領域との間で情報ビットを伝送するステップと、
    前記第１の電圧ドメインと前記第２の電圧ドメインとが整合されていない状態では、前記ハイサイド領域と前記ローサイド領域との間で前記情報ビットの伝送を阻止するステップと、
    を有する、
    請求項１７記載の方法。
19. 前記方法は、さらに、
    前記複数の終端ダイオードのうち第１の終端ダイオードペアを用い、差動シグナリングを介して前記ローサイド領域から前記ハイサイド領域へ第１の情報ビットを伝送するステップと、
    前記複数の終端ダイオードのうち第２の終端ダイオードペアを用い、差動シグナリングを介して前記ハイサイド領域から前記ローサイド領域へ第２の情報ビットを伝送するステップと、
    を有する、
    請求項１７記載の方法。
20. 前記方法は、さらに、
    少なくとも１つの擾乱イベントを検出するステップと、
    前記少なくとも１つの擾乱イベントの検出に応答して、前記ハイサイド領域と前記ローサイド領域との間で前記情報ビットの伝送を阻止するステップと、
    を有する、
    請求項１７記載の方法。
21. 集積回路であって、前記集積回路は、
    第１の電圧ドメイン内で動作するハイサイド領域と、
    前記第１の電圧ドメインよりも低い第２の電圧ドメイン内で動作するローサイド領域と、
    前記ハイサイド領域と前記ローサイド領域との間に挿入され、前記第１の電圧ドメインを前記第２の電圧ドメインから分離するように構成された終端領域と、
    前記ハイサイド領域内に配置されたハイサイド回路と、
    前記ローサイド領域内に配置されたローサイド回路と、
    前記終端領域内に配置され、前記ハイサイド領域と前記ローサイド領域との間で情報ビットを伝送するように構成された複数の終端ダイオードと、
    を有し、
    前記複数の終端ダイオードの各々は、前記ローサイド領域に結合されたアノードと、前記ハイサイド領域に結合されたカソードと、を含む、
    集積回路。
22. 前記複数の終端ダイオードは、前記第１の電圧ドメインと前記第２の電圧ドメインとが整合されているときに、前記ハイサイド領域と前記ローサイド領域との間で情報ビットを伝送するように構成されており、
    前記複数の終端ダイオードは、前記第１の電圧ドメインと前記第２の電圧ドメインとが整合されていないときに、前記ハイサイド領域と前記ローサイド領域との間の前記情報ビットの伝送を阻止するように構成されている、
    請求項２１記載の集積回路。