JP6048052B2 - 信号伝送装置およびスイッチング電源装置 - Google Patents

Description

本発明は、トランスを介して絶縁分離して接続されたマスター回路とスレーブ回路との間で同時双方向通信を実現する信号伝送装置、およびこの信号伝送装置を介して直列接続された第１および第２のスイッチング素子を駆動するようにしたスイッチング電源装置に関する。

モータ等の負荷に供給する電力を制御するスイッチング電源装置は、例えば図２３に示すように、直列接続されてハーフブリッジ回路を構成する第１および第２のスイッチング素子Ｑ１,Ｑ２を備え、これらの第１および第２のスイッチング素子Ｑ１,Ｑ２を交互にオン・オフ制御して入力電圧Ｅをスイッチングするように構成される。尚、前記第１および第２のスイッチング素子Ｑ１,Ｑ２は、例えば高耐圧のＩＧＢＴまたはＭＯＳ-ＦＥＴからなり、その直列接続点の電圧ＶＳを前記負荷（図示せず）に印加する。

スイッチング電源装置本体を構成する前記第１および第２のスイッチング素子Ｑ１,Ｑ２を交互にオン・オフ制御するスイッチング制御装置は、例えば前記スイッチング素子Ｑ１,Ｑ２を交互にオン駆動する制御信号ＨＩＮ,ＬＩＮを生成するマイクロプロセッサ（ＭＰＵ）１を備える。スイッチング制御回路３は、入力バッファ（ＢＵＦ）２を介して入力される前記制御信号ＨＩＮ,ＬＩＮに従って前記各スイッチング素子Ｑ１,Ｑ２に対する駆動制御信号Ｈdrv,Ｌdrvをそれぞれ生成する。そして前記ハイサイド・ドライバ回路４は、前記駆動制御信号Ｈdrvに従って前記第１のスイッチング素子Ｑ１をオン・オフ駆動し、また前記ローサイド・ドライバ回路５は前記駆動制御信号Ｌdrvに従って前記第２のスイッチング素子Ｑ２をオン・オフ駆動する。

ところで前記第２のスイッチング素子Ｑ２は、接地電圧ＧＮＤを基準電位として動作する。これに対して前記第１のスイッチング素子Ｑ１は、前記第２のスイッチング素子Ｑ２との直列接続点の電圧ＶＳ、即ち、負荷に対する出力電圧ＶＳを基準電位として動作する。これに伴って前記第１のスイッチング素子Ｑ１を駆動する前記ハイサイド・ドライバ回路４も前記電圧ＶＳを基準電位として動作するように構成される。

この為、前記駆動制御信号Ｈdrvの伝達経路には、例えば前記スイッチング制御回路３の出力をレベルシフトして前記ハイサイド・ドライバ回路４に供給するレベルシフト回路が設けられる。或いはレベルシフト回路に代えて、前記スイッチング制御回路３と前記ハイサイド・ドライバ回路４とを絶縁分離して該スイッチング制御回路３の出力を前記ハイサイド・ドライバ回路４に供給する絶縁分離回路６が設けられる。この絶縁分離回路６は、例えばコアレスマイクロトランスを主体として構成される。

この種の絶縁分離回路６は、例えば図２４に示すように、セット信号用およびリセット信号用の２つのマイクロトランスＭＴ１,ＭＴ２と、これらのマイクロトランスＭＴ１,ＭＴ２の各一次側に接続された送信回路ＴＸ、および該マイクロトランスＭＴ１,ＭＴ２の各二次側に接続された受信回路ＲＸを備える。そして図２５にその動作波形図を示すように、前記送信回路ＴＸに入力される制御信号ＤＡＴＡ-ＩＮの立上りタイミングで生成したセット信号ＳＥＴ-ＴＸを前記セット信号用マイクロトランスＭＴ１の一次側に加え、その二次側からセット信号ＳＥＴ-ＲＸを得る。また前記制御信号ＤＡＴＡ-ＩＮの立下りタイミングで生成したリセット信号ＲＥＳ-ＴＸを前記リセット信号用マイクロトランスＭＴ２の一次側に加え、その二次側からリセット信号ＲＥＳ-ＲＸを得る。そして前記セット信号ＳＥＴ-ＲＸと前記リセット信号ＲＥＳ-ＲＸとから、前記制御信号ＤＡＴＡ-ＩＮを復元した出力信号ＤＡＴＡ-ＯＵＴを得るように構成される（例えば特許文献１を参照）。

また前記絶縁分離回路６は、例えば図２６および図２８にそれぞれ示すように１つのマイクロトランスＭＴだけを備えて構成されることもある。図２６に示す絶縁分離回路６は、図２７にその動作波形図を示すように、前記送信回路ＴＸに入力される制御信号ＤＡＴＡ-ＩＮの立上りタイミングで生成するセット信号ＳＥＴ-ＴＸのパルス数と、該制御信号ＤＡＴＡ-ＩＮの立下りタイミングで生成するリセット信号ＲＥＳ-ＴＸのパルス数とを異ならせて前記マイクロトランスＭＴの一次側に加える。そして前記マイクロトランスＭＴの二次側から得られる信号のパルス数からセット信号ＳＥＴ-ＲＸとリセット信号ＲＥＳ-ＲＸとを識別し、識別した前記セット信号ＳＥＴ-ＲＸと前記リセット信号ＲＥＳ-ＲＸとから、前記制御信号ＤＡＴＡ-ＩＮを復元した出力信号ＤＡＴＡ-ＯＵＴを得るように構成される（例えば特許文献２を参照）。

また図２８に示す絶縁分離回路６は、図２９にその動作波形図を示すように、前記送信回路ＴＸに入力される制御信号ＤＡＴＡ-ＩＮの［Ｈ］レベル期間と［Ｌ］レベル期間とで前記マイクロトランスＭＴの一次側に印加する信号の変調周波数を異ならせる。そして前記マイクロトランスＭＴの二次側から得られる信号の変調周波数を弁別して前記制御信号ＤＡＴＡ-ＩＮを復元した出力信号ＤＡＴＡ-ＯＵＴを得るように構成される（例えば特許文献３を参照）。

米国特許第７６９２４４４号明細書 米国特許第７９２００１０号明細書 米国特許第７７１９３０５号明細書

ところで前述した図２３に示すスイッチング電源装置においては、前記第１および第２のスイッチング素子Ｑ１,Ｑ２に生じた異常を検出し、ドライバ回路４,５側から前記スイッチング制御回路３に通知して前記スイッチング素子Ｑ１,Ｑ２を保護する制御が実行される。ちなみに前記スイッチング素子Ｑ１,Ｑ２に生じる異常は、例えば該スイッチング素子Ｑ１,Ｑ２に流れる過電流や、スイッチング素子Ｑ１,Ｑ２の異常発熱、負荷の短絡に起因する出力電圧ＶＳの異常低下等からなる。

しかしながら前記特許文献１,２,３にそれぞれ紹介される絶縁分離回路６は、前述したように前記スイッチング制御回路３から前記ドライバ回路４への前記制御信号Ｈdrv（ＤＡＴＡ）の伝達だけを行う単方向信号伝達機能しか備えていない。従って前述した異常情報（アラーム信号）を前記ドライブ回路４から前記スイッチング制御回路３に通知するには、新たに信号送信の向きを異にする別の絶縁分離回路６を設けることが必要となり、その構成が複雑化することが否めない。

本発明はこのような事情を考慮してなされたもので、その目的は、トランスを介して絶縁分離して接続されたマスター回路とスレーブ回路との間、例えばスイッチング電源装置におけるスイッチング制御回路とドライブ回路との間での同時双方向通信を実現する信号伝送装置を提供することにある。

また本発明は、直列接続された第１および第２のスイッチング素子を交互にオン・オフ制御して入力電力をスイッチングし、前記第１および第２のスイッチング素子の直列接続点から負荷に電力を出力するスイッチング電源装置において、前記第１および第２のスイッチング素子の一方をオン・オフ駆動する一方のドライブ回路と、駆動制御信号を生成するスイッチング制御回路とを絶縁分離して信号伝達する絶縁分離回路に、本発明に係る信号伝送装置を用いたスイッチング電源装置を提供することを目的としている。

上述した目的を達成するべく本発明に係る信号伝送装置は、並列に設けられた、例えばコアレスマイクロトランスからなる第１のトランスおよび第２のトランスの各一次側端子に接続されたマスター回路と、前記第１のトランスおよび前記第２のトランスの各二次側端子に接続されたスレーブ回路とを備え、
前記マスター回路は、前記第１のトランスを介して前記スレーブ回路側との間で信号を送受信する第１の送受信回路と、前記第２のトランスを介して前記スレーブ回路側との間で信号を送受信する第２の送受信回路と、前記スレーブ回路に送信する送信信号の立上り・立下りを検出して前記第１の送受信回路および前記第２の送受信回路の一方を送信用、他方を受信用とすると共に、前記送信信号の立上り・立下りを検出して一定時間後にパルス間隔が変化する信号を送信するマスター制御回路とを具備し、
前記スレーブ回路は、前記第１のトランスを介して前記マスター回路側との間で信号を送受信する第３の送受信回路と、前記第２のトランスを介して前記マスター回路側との間で信号を送受信する第４の送受信回路と、前記第３の送受信回路および前記第４の送受信回路を介して検出される信号のパルス間隔の変化を検出して前記第３の送受信回路および前記第４の送受信回路の一方を受信用、他方を送信用とする共に、前記マスター回路に送信する送信信号に応じてパルス信号を生成して送信するスレーブ制御回路とを具備したことを特徴としている。

好ましくは前記スレーブ制御回路は、前記第３の送受信回路および前記第４の送受信回路を介して検出される信号のパルス間隔の変化を検出するパルス周期検出回路と、このパルス周期検出回路の検出結果に応じて前記マスター回路から送信された前記送信信号を復調するラッチ回路とを備える。また前記パルス周期検出回路は、前記第３の送受信回路および前記第４の送受信回路にてそれぞれ受信した信号を同相入力除去回路を介して検出し、この同相入力除去回路を介した信号のパルス間隔の変化を検出するように構成することが好ましい。

また前記マスター制御回路は、前記第１の送受信回路および前記第２の送受信回路を介して検出される信号の状態に応じて前記スレーブ回路から伝送された信号を復調するラッチ回路を備えることが好ましい。更に前記マスター制御回路は、好ましくは前記制御信号の立上り・立下りを検出して一定期間に亘って第１のパルス間隔でパルス信号を送信した後、該第１のパルス間隔よりも長い第２のパルス間隔でパルス信号を送信するように構成される。

また本発明に係るスイッチング電源装置は、
例えば高耐圧のＩＧＢＴまたはＭＯＳ-ＦＥＴからなり、直列接続されてハーフブリッジ回路を構成する第１のスイッチング素子および第２のスイッチング素子を交互にオン・オフ制御して入力電力をスイッチングし、前記第１のスイッチング素子および前記第２のスイッチング素子の直列接続点から負荷に電力を出力するスイッチング電源装置本体と、
前記第１のスイッチング素子および前記第２のスイッチング素子を交互にオン駆動する制御信号を生成するスイッチング制御回路と、
前記第１のスイッチング素子および前記第２のスイッチング素子のそれぞれに対応して設けられ、前記制御信号を受けて前記第１のスイッチング素子をオン駆動する第１のドライバ回路、および前記制御信号を受けて前記第２のスイッチング素子をオン駆動する第２のドライバ回路と、
前記第１のドライバ回路および前記第２のドライバ回路の一方と前記スイッチング制御回路との間を絶縁分離し、前記スイッチング制御回路が生成した前記制御信号を前記第１のドライバ回路および前記第２のドライバ回路の一方に伝送する絶縁分離回路とを具備し、
前記絶縁分離回路として前述した信号伝送装置のいずれかを用いることを特徴としている。

尚、前記第１のドライバ回路が、例えば前記第１のスイッチング素子および前記第２のスイッチング素子の直列接続点の電圧を基準電位として動作してハイサイド側の前記第１のスイッチング素子を駆動し、前記第２のドライバ回路は、接地電圧を基準電位として動作してローサイド側の前記第２のスイッチング素子を駆動するように構成される場合、
前述した信号伝送装置のいずれかからなる前記絶縁分離回路は、前記接地電圧を基準電位として動作する前記スイッチング制御回路と前記第１のドライバ回路との間に設けられる。

或いは前記第１のドライバ回路が、入力電圧を基準電位として動作してハイサイド側の前記第１のスイッチング素子を駆動し、前記第２のドライバ回路が、前記第１のスイッチング素子および前記第２のスイッチング素子の直列接続点の電圧を基準電位として動作してローサイド側の前記第２のスイッチング素子を駆動するように構成される場合には、
前述した信号伝送装置のいずれかからなる前記絶縁分離回路は、前記入力電圧を基準電位として動作する前記スイッチング制御回路と前記第２のドライバ回路との間に設けられる。

そして前記絶縁分離回路は、前記制御信号を前記ドライバ回路側に伝送すると共に、前記ドライバ回路側で検出された異常を示すアラーム信号を前記スイッチング制御装置に伝送する為に用いられる。

本発明に係る信号伝送装置によれば、マスター回路側においては該マスター回路からスレーブ回路に伝送する送信信号に応じて第１のトランスおよび第２のトランスの一方を送信用、他方を受信用とし、前記第１のトランスおよび前記第２のトランスの一方を介して前記送信信号をスレーブ回路側に送信すると同時に、前記第１のトランスおよび前記第２のトランスの他方を介して前記スレーブ回路側から伝送された信号を受信することができる。

また前記スレーブ回路側においては、前記第１のトランスおよび前記第２のトランスからそれぞれ検出される信号に応じて前記第１のトランスおよび前記第２のトランスの一方を送信用、他方を受信用とする。そして前記第１のトランスおよび前記第２のトランスの一方を介して前記マスター回路から送信された信号のパルス間隔の変化を検出して前記送信信号を復元する。更にこのような信号受信と並行して、前記マスター回路からの信号送信に用いていない他方のトランスを用いることで、例えばアラーム信号を前記マスター回路側に送信することができる。

従って本発明に係る信号伝送装置によれば、送信信号の立上り・立下りを検出して生成される前記パルス信号を該送信信号の立上り・立下りタイミングを示すセット用およびリセット用のパルス信号として前記第１のトランスおよび前記第２のトランスをそれぞれ介して伝送するだけなので、簡易な構成でありながら前記送信信号の確実な伝送が実現できる。しかもこの送信信号の伝送と並行して、該送信信号の伝送に用いていない側のトランスを用いて前記スレーブ回路から前記マスター回路への信号伝送を実現するので、前記マスター回路と前記スレーブ回路との間での同時双方向通信を容易に実現することができ、その制御も簡単である。

また上述した信号伝送装置を、スイッチング素子を駆動するドライブ回路とスイッチング制御回路との間に設けられる絶縁分離回路に採用したスイッチング電源装置によれば、前記スイッチング制御回路からドライブ回路に前記スイッチング素子をオン・オフ駆動する為の制御信号を送信しながら、同時に前記ドライブ回路側で検出された前記スイッチング素子の異常を示すアラーム信号を受信することができる。従って従来の単方向信号伝達機能だけを備えた絶縁分離回路を２個逆並列にして用いる必要がなく、その構成の簡略化を図ることができる。

本発明の一実施形態に係るスイッチング電源装置の概略構成図。 本発明の一実施形態に係る信号伝送装置の概略構成図。 図２に示す信号伝送装置における送受信回路の構成例を示す図。 図２に示す信号伝送装置におけるマスター制御回路の構成例を示す図。 図２に示す信号伝送装置におけるスレーブ制御回路の構成例を示す図。 図２に示す信号伝送装置において、マスター回路側からスレーブ回路側に制御信号を送信する基本動作形態を説明する為の動作タイミングを示す図。 図６に示す基本動作形態において、スレーブ回路側からマスター回路側に制御信号を送信する動作形態を説明する為の動作タイミングを示す図。 図２に示す信号伝送装置において、マスター回路側からスレーブ回路側に制御信号を送信する別の動作形態を説明する為の動作タイミングを示す図。 図８に示す動作形態において、スレーブ回路側からマスター回路側に制御信号を送信する動作形態を説明する為の動作タイミングを示す図。 図４に示すマスター制御回路の具体的な構成例を示す図。 図１０に示すマスター制御回路の動作タイミングを示す図。 図１０に示すマスター制御回路における有限状態マシンの状態遷移図。 図５に示したパルス周期検出回路の具体的な構成例を示す図。 図１３に示したパルス周期検出回路の動作タイミングを示す図。 図５に示した送受信制御回路を構築する状態マシン回路の状態遷移図。 図５に示したアラームラッチ・パルス生成回路３３ｋの具体的な構成例を示す図。 本発明の別の実施形態に係るスレーブ制御回路の具体的な構成列を示す図。 本発明の更に別の実施形態を示すマスター制御回路の具体的な構成例を示す図。 図１８に示すマスター制御回路における有限状態マシンの状態遷移を示す図。 図１８に示すマスター制御回路に対応するスレーブ制御回路の具体的な構成例を示す図。 図２０に示すスレーブ制御回路における送受信制御回路（状態マシン回路）の状態遷移を示す図。 図１８〜図２１に示す実施形態における動作タイミングを示す図。 スイッチング電源装置の概略構成図。 特許文献１に開示される絶縁分離回路の構成を示す図。 図２４に示す絶縁分離回路の動作波形図。 特許文献２に開示される絶縁分離回路の構成を示す図。 図２６に示す絶縁分離回路の動作波形図。 特許文献３に開示される絶縁分離回路の構成を示す図。 図２８に示す絶縁分離回路の動作波形図。

以下、図面を参照して本発明の実施形態に係る信号伝送装置およびスイッチング電源装置について説明する。

図１は本発明の一実施形態に係るスイッチング電源装置の概略構成図であり、図２は本発明に係る信号伝送装置の概略構成図である。

このスイッチング電源装置は、基本的には図２３に示したスイッチング電源装置と同様に構成され、同一部分には同一符号を付して示している。特にこのスイッチング電源装置が特徴とするところは、前記スイッチング制御回路３とハイサイド・ドライバ回路４との間に設けられる前記絶縁分離回路６として、図２に示す構成の信号伝送装置１０を設けた点にある。またスイッチング電源装置は、前記スイッチング制御回路３と前記ローサイド・ドライバ回路５との間に、ローサイド制御回路７を設けている。

また前記スイッチング電源装置は、ハイサイド側およびローサイド側にそれぞれ設けられて前記第１および第２のスイッチング素子Ｑ１,Ｑ２の異常を検出する異常検出回路８,９を備える。そしてこれらの異常検出回路８,９にてそれぞれ検出された異常を示すアラーム信号ＡＬＭ（ＡＬＭ-Ｈ-ＩＮ,ＡＬＭ-Ｌ-ＩＮ）は、前記絶縁分離回路６および前記ローサイド制御回路７をそれぞれ介して前記スイッチング制御回路３に伝達されるように構成されている。尚、前記ローサイド制御回路７は、前記スイッチング制御回路３から入力される制御信号Ｘdrv-Ｌを出力信号ＧＡＴＥ-Ｌとして前記ローサイド・ドライバ回路５に出力し、また前記異常検出回路９から出力されるアラーム信号ＡＬＭ-Ｌ-ＩＮを保持して前記スイッチング制御回路３に伝達するバッファ回路からなる。

さて前記絶縁分離回路６として用いられる信号伝送装置１０は、図２にその概略構成を示すように、並列に設けられた第１および第２のトランス１１,１２を備える。そして前記第１および第２のトランス１１,１２の各一次巻線１１ａ,１２ａにマスター回路２０を接続すると共に、前記第１および第２のトランス１１,１２の各二次巻線１１ｂ,１２ｂにスレーブ回路３０を接続して構成される。前記第１および第２のトランス１１,１２は、前記マスター回路２０と前記スレーブ回路３０とを絶縁分離して該マスター回路２０とスレーブ回路３０との間で信号伝送を行う役割を担う。尚、前記第１および第２のトランス１１,１２は、例えば集積回路ＩＣに実装可能なコアレスマイクロトランスからなる。

具体的には前記マスター回路２０は、前記第１のトランス１１の一次巻線１１ａに接続された第１の送受信回路（ＴＸ／ＲＸ）２１と、前記第２のトランス１２の一次巻線１２ａに接続された第２の送受信回路２２とを備える。これらの第１および第２の送受信回路２１,２２は、マスター制御回路２３から与えられる制御信号Ｘdrvに従って、後述するように相反的にその一方を送信用とし、他方を受信用として用いられる。

また前記スレーブ回路３０は、前記第１のトランス１１の二次巻線１１ｂに接続された第３の送受信回路（ＴＸ／ＲＸ）３１と、前記第２のトランス１２の二次巻線１２ｂに接続された第４の送受信回路３２とを備える。これらの第３および第４の送受信回路３１,３２は、スレーブ制御回路３３の制御を受けて、後述するように相反的にその一方を送信用とし、他方を受信用として用いられる。尚、前記第１の送受信回路２１が送信用として用いられるとき、前記第３の送受信回路３１は後述するように受信用として用いられ、送信用として用いられることはない。

ちなみに前記第１〜第４の送受信回路２１,２２,３１,３２は、これらを代表して図３に前記第１の送受信回路２１の概略構成を示すように、例えばそのドレインを前記第１のトランス１１の一次巻線１１ａを直列に介して電源ＶＣＣ-１に接続し、ソースを接地ラインに接続して設けられて、ゲートに送信信号を入力してオン動作する送信用のＮチャネル型ＭＯＳ-ＦＥＴ２１ｃを備える。また前記送受信回路２１は、抵抗２１ｂを介してドレインを接地ラインに接続し、ソースを前記電源ＶＣＣ-１に接続して増幅回路を形成し、そのゲートに前記第１のトランス１１の一次巻線１１ａに得られた受信信号を入力してオン動作する受信用のＰチャネル型ＭＯＳ-ＦＥＴ２１aとを備えて構成される。

また前記Ｐチャネル型ＭＯＳ-ＦＥＴ２１aのゲート・ソース間にはダイオード２１ｄが逆並列に接続されている。更に前記Ｎチャネル型ＭＯＳ-ＦＥＴ２１cのソース・ドレイン間にはダイオード２１ｅが逆並列に接続されている。これらのダイオード２１ｅ,２１ｄは、前記Ｐチャネル型ＭＯＳ-ＦＥＴ２１aのゲート電位の保護機能と前記Ｎチャネル型ＭＯＳ-ＦＥＴ２１cのドレインの保護機能を果たすものである。

尚、前記第２〜第４の送受信回路２２,３１,３２は、前記第１および第２のトランス１１,１２における一次巻線１１ａ,１２ａ、或いは二次巻線１１ｂ,１２ｂのいずれに接続されるか、また前記マスター回路２０側の電源ＶＣＣ-１、或いは前記スレーブ回路３０側の電源ＶＣＣ-２のいずれに接続されて動作するかの違いはあるが、前記第１の送受信回路２１と同様に構成される。従ってこれらの第２〜第４の送受信回路２２,３１,３２の説明については省略する。

さて前記マスター制御回路２３は、例えば図４にその概略構成を示すように、制御信号Ｘdrvを入力して該制御信号Ｘdrvの立上り・立下りエッジを検出するエッジ検出回路２３ａと、このエッジ検出回路２３ａの出力を受けて所定の周期でパルス信号を生成するパルス生成回路２３ｂを備える。このパルス生成回路２３ｂは、前記制御信号Ｘdrvの立上り・立下りエッジの検出タイミングを起点として、例えば第１の時間に亘って第１のパルス間隔でパルス信号を生成した後、該第１のパルス間隔よりも長い第２のパルス間隔で第２の時間に亘ってパルス信号を生成する。尚、上記各時間にそれぞれ生成されるパルス信号のパルス数は、例えば図６〜図９にそれぞれ示すように３パルスからなるが、そのパルス数は特に限定されないことは言うまでもない。

そして前記パルス生成回路２３ｂが生成したパルス信号は、前記制御信号Ｘdrvに応じて相反してアクティブとなる第１および第２のゲート回路２３ｃ,２３ｄを介して前記第１および第２の送受信回路２１,２２にそれぞれ与えるセット用およびリセット用の送信信号ＭＴＸ-ＤＴ-Ｓ,ＭＴＸ-ＤＴ-Ｒとして出力される。尚、前記第１のゲート回路２３ｃは、前記制御信号Ｘdrvが［Ｈ］のときにアクティブとなり、また前記第２のゲート回路２３ｄは、前記制御信号Ｘdrvが［Ｌ］のときにアクティブとなるように構成されている。従って前記送信信号ＭＴＸ-ＤＴ-Ｓは、前記制御信号Ｘdrvが［Ｈ］のときに前記第１の送受信回路２１に与えられ、また前記送信信号ＭＴＸ-ＤＴ-Ｒは、前記制御信号Ｘdrvが［Ｌ］のときに前記第２の送受信回路２２に与えられる。

更に前記マスター制御回路２３は、前記制御信号Ｘdrvに応じて相反してアクティブとなる第３および第４のゲート回路２３ｅ,２３ｆを備える。前記第３のゲート回路２３ｅは、前記制御信号Ｘdrvが［Ｌ］のときにアクティブとなり、前記第１の送受信回路２１から出力される受信信号ＭＲＸ-ＤＴ-Ｓを取り込む。また前記第４のゲート回路２３ｆは、前記制御信号Ｘdrvが［Ｈ］のときにアクティブとなり、前記第２の送受信回路２２から出力される受信信号ＭＲＸ-ＤＴ-Ｒを取り込む。

尚、前記受信信号ＭＲＸ-ＤＴ-Ｓ,ＭＲＸ-ＤＴ-Ｒは、前記スレーブ回路３０側から前記第１および第２のトランス１１,１２をそれぞれ介して伝送され、前記第１および第２の送受信回路２１,２２にて受信されて前記各Ｐチャネル型ＭＯＳ-ＦＥＴ２１ａからそれぞれ出力される信号である。

そして前記第３および第４のゲート回路２３ｅ,２３ｆをそれぞれ介して取り込まれた前記受信信号ＭＲＸ-ＤＴ-Ｓ,ＭＲＸ-ＤＴ-Ｒは、オア回路２３ｇを介してラッチ・タイマー回路２３ｈに入力される。このラッチ・タイマー回路２３ｈは、前記オア回路２３ｇを介して得られた前記受信信号ＭＲＸ-ＤＴ-Ｓ,ＭＲＸ-ＤＴ-Ｒをセット信号およびリセット信号としてラッチすることで、該受信信号ＭＲＸ-ＤＴ-Ｓ,ＭＲＸ-ＤＴ-Ｒが示すアラーム信号ＡＬＭを復元して出力する役割を担う。また前記ラッチ・タイマー回路２３ｈは、前記受信信号ＭＲＸ-ＤＴ-Ｓ,ＭＲＸ-ＤＴ-Ｒの入力が所定の時間に亘って継続して途絶えたとき、これを前記アラーム信号ＡＬＭが消失したとして判定し、アラーム出力を停止する。

上述した如く構成されたマスター制御回路２３は、前記制御信号Ｘdrvが［Ｈ］のとき、前記第１の送受信回路２１を送信用とし、前記第２の送受信回路２２を受信用として前記スレーブ回路３０との間で双方向の信号伝送を行う。そして前記第１の送受信回路２１を介して前記送信信号ＭＴＸ-ＤＴ-Ｓを送信し、前記第２の送受信回路２２を介して前記信号ＭＲＸ-ＤＴ-Ｒを受信する。また前記マスター制御回路２３は、前記制御信号Ｘdrvが［Ｌ］のとき、前記第１の送受信回路２１を受信用とし、第２の送受信回路２２を送信用として前記スレーブ回路３０との間で双方向の信号伝送を行う。そして前記第２の送受信回路２２を介して前記送信信号ＭＴＸ-ＤＴ-Ｒを送信し、前記第１の送受信回路２１を介して前記信号ＭＲＸ-ＤＴ-Ｓを受信する。即ち、前記マスター制御回路２３は、前記制御信号Ｘdrvに応じて前記第１および第２の送受信回路２１,２２の各役割（機能）を送信用または受信用に相反的に切り替えて、前記スレーブ回路３０との間で信号の双方向通信を実行する。

一方、前記スレーブ制御回路３３は、例えば図５に示すように構成される。即ち、前記スレーブ制御回路３３は、前記第３および第４の送受信回路３１,３２からそれぞれ出力される受信信号ＳＲＸ-ＤＴ-Ｓ,ＳＲＸ-ＤＴ-Ｒをそれぞれ入力する同相入力除去回路（同相ノイズフィルタ）３３ａを備える。この同相入力除去回路３３ａは、例えば前記受信信号ＳＲＸ-ＤＴ-Ｓ,ＳＲＸ-ＤＴ-Ｒを反転入力するナンド回路３３ｂと、このナンド回路３３ｂによってゲート制御される２つのゲート回路３３ｃ,３３ｄとにより構成される。

そして前記同相入力除去回路３３ａは、前記受信信号ＳＲＸ-ＤＴ-Ｓ,ＳＲＸ-ＤＴ-Ｒが同時に入力されたとき、つまり受信信号ＳＲＸ-ＤＴ-Ｓ,ＳＲＸ-ＤＴ-Ｒが共に［Ｈ］であるとき前記ナンド回路３３ｂの出力にて前記ゲート回路３３ｃ,３３ｄを共にインアクティブにして前記受信信号ＳＲＸ-ＤＴ-Ｓ,ＳＲＸ-ＤＴ-Ｒをノイズとして除去する。そして前記受信信号ＳＲＸ-ＤＴ-Ｓ,ＳＲＸ-ＤＴ-Ｒの一方だけが［Ｈ］であるとき、前記ゲート回路３３ｃ,３３ｄを介して前記受信信号ＳＲＸ-ＤＴ-Ｓ,ＳＲＸ-ＤＴ-Ｒをそれぞれ出力する。

またセット信号検出用の第１のパルス周期検出回路３３ｅおよびリセット信号検出用の第２のパルス周期検出回路３３ｆは、前記同相入力除去回路３３ａから出力される前記受信信号ＳＲＸ-ＤＴ-Ｓ,ＳＲＸ-ＤＴ-Ｒをそれぞれ入力する。前記第１のパルス周期検出回路３３ｅは、セット用の前記受信信号ＳＲＸ-ＤＴ-Ｓを形成するパルス信号の周期を判定する。そして前記第１のパルス周期検出回路３３ｅは、前記第１のパルス間隔（短い周期）のパルス信号を検出したときに第１周期検出信号Ｓ-ＳＨＯＲＴを出力し、また前記第２のパルス間隔（長い周期）のパルス信号を検出したときに第２周期検出信号Ｓ-ＬＯＮＧを出力する。

また前記第２のパルス周期検出回路３３ｆは、リセット用の前記受信信号ＳＲＸ-ＤＴ-Ｒを形成するパルス信号の周期を判定する。そして前記第２のパルス周期検出回路３３ｆは、前記第１のパルス周期検出回路３３ｅと同様に、前記第１のパルス周期のパルス信号を検出したときに第１周期検出信号Ｒ-ＳＨＯＲＴを出力し、また前記第２のパルス間隔のパルス信号を検出したときに第２周期検出信号Ｒ-ＬＯＮＧを出力する。

送受信制御回路３３ｇは、前記第１および第２のパルス周期検出回路３３ｅ,３３ｆにてそれぞれ検出された前記周期検出信号Ｓ-ＳＨＯＲＴ,Ｓ-ＬＯＮＧ,Ｒ-ＳＨＯＲＴ,Ｒ-ＬＯＮＧに従って、前述したマスター制御回路２３が生成した前記送信信号ＭＴＸ-ＤＴ-Ｓ,ＭＴＸ-ＤＴ-Ｒのパルス間隔の変化点を検出することで該送信信号ＭＴＸ-ＤＴ-Ｓ,ＭＴＸ-ＤＴ-Ｒに相当する受信信号Ｓ,Ｒを得る。そして送受信制御回路３３ｇは、前記信号Ｓ,Ｒを用いてラッチ回路３３ｈのラッチ動作を制御することで、該ラッチ回路３３ｈの出力として前記制御信号Ｘdrvを復元した信号ＧＡＴＥを得る。

また前記送受信制御回路３３ｇは、前記周期検出信号Ｓ-ＳＨＯＲＴ,Ｓ-ＬＯＮＧ,Ｒ-ＳＨＯＲＴ,Ｒ-ＬＯＮＧに従って、前記第３および第４の送受信回路３１,３２のいずれが前記マスター回路２０側から伝送されてきた信号を受信しているかを判定する。そして前記送受信制御回路３３ｇは、信号を受信していない側の前記第３および第４の送受信回路３１,３２を、当該スレーブ回路３０から前記マスター回路２０に対する信号送信用として定め、これに対応させてゲート回路３３ｉ,３３ｊを択一的にアクティブにする。

これらのゲート回路３３ｉ,３３ｊは、アラームラッチ・パルス生成回路３３ｋが出力する前記マスター回路２０への送信信号、例えばアラーム信号ＡＬＭを前記第３および第４の送受信回路３１,３２に選択的に出力する。尚、前記アラームラッチ・パルス生成回路３３ｋは、前記異常検出回路８,９から出力されるアラーム信号ＡＬＭ-ＩＮを入力し、前記送受信制御回路３３ｇから与えられるパルス信号に同期させて該アラーム信号ＡＬＭ-ＩＮを示すパルス信号ＳＴＸ-ＤＴを生成する。このパルス信号ＳＴＸ-ＤＴが前記ゲート回路３３ｉ,３３ｊを選択的に介して、前述した如く送信用として定められ前記第３の送受信回路３１に送信信号ＳＴＸ-ＤＴ-Ｓとして、或いは前記第４の送受信回路３２に送信信号ＳＴＸ-ＤＴ-Ｒとして与えられる。

このように構成されたスレーブ制御回路３３は、前記第３および第４の送受信回路３１,３２をそれぞれ介して受信される受信信号ＳＲＸ-ＤＴ-Ｓ,ＳＲＸ-ＤＴ-Ｒから、前記マスター回路２０が前記スレーブ回路３０に与える前記制御信号Ｘdrvを復元する役割を担う。同時に前記スレーブ制御回路３３は、前記信号の受信に用いていない側の前記第３および第４の送受信回路３１,３２の一方を送信用として、該スレーブ回路３０側で発生した前記アラーム信号ＡＬＭを前記マスター回路２０に伝送する役割を担う。従って前記スレーブ制御回路３３は、前述したマスター制御回路２３と相俟って、前記第１および第２のトランス１１,１２を介する前記マスター回路２０とスレーブ回路３０との間の同時双方向信号伝送を実現する。

ここで上述した如く構成された信号伝送装置における同時双方向信号伝送の動作を、図６および図７に示す動作タイミング図を参照して説明する。図６は前記マスター回路２０から前記スレーブ回路３０に信号を伝送する際の信号伝送装置の基本動作を示している。ここで前記マスター回路２０から前記スレーブ回路３０に伝送する信号として、図６に示すように、例えば一定の周期で［Ｈ／Ｌ］を繰り返す制御信号Ｘdrv（矩形波）が与えられるものとする。

すると図４に示すように構成された前記マスター制御回路２３は、前記制御信号Ｘdrvの立上り・立下りエッジを検出して、所定時間に亘って第１のパルス間隔（短い周期）でパルス信号を生成した後（この例では３パルス）、第２のパルス間隔（長い周期）でパルス信号を生成する。そして前記制御信号Ｘdrvが［Ｈ］レベルの期間、前記第１の送受信回路２１を送信駆動するセット用の送信信号ＭＴＸ-ＤＴ-Ｓを出力し、また前記制御信号Ｘdrvが［Ｌ］レベルの期間には前記第２の送受信回路２２を送信駆動するリセット用の送信信号ＭＴＸ-ＤＴ-Ｒを出力する。

従って前記第１の送受信回路２１は、前記送信信号ＭＴＸ-ＤＴ-Ｓが入力されている期間、送信用（ＴＸモード）に設定される。そしてこの期間には、他方の第２の送受信回路２２は受信用（ＲＸモード）に設定される。また前記第２の送受信回路２２は、前記送信信号ＭＴＸ-ＤＴ-Ｒが入力されている期間、送信用（ＴＸモード）に設定される。そしてこの期間には、他方の第１の送受信回路２１は受信用（ＲＸモード）に設定される。

換言すれば前記制御信号Ｘdrvが［Ｈ］レベルの期間には、前記第１の送受信回路２１が送信用（ＴＸモード）に設定されると共に、前記第２の送受信回路２２が受信用（ＲＸモード）に設定される。そして前記第１の送受信回路２１を介して前記送信信号ＭＴＸ-ＤＴ-Ｓの送信が行われる。また前記制御信号Ｘdrvが［Ｌ］レベルの期間には、前記第１の送受信回路２１が受信用（ＲＸモード）に設定されると共に、前記第２の送受信回路２２が送信用（ＴＸモード）に設定される。そして前記第２の送受信回路２２を介して前記送信信号ＭＴＸ-ＤＴ-Ｒの送信が行われる。

一方、上述した如く前記マスター回路２０側から送られてくる信号を受信する前記スレーブ制御回路３３においては、図６に示すように前記第３および第４の送受信回路３１,３２のいずれが信号を受信しているかを判定する。具体的には前記送受信制御回路３３ｇは、前記パルス周期検出回路３３ｅ,３３ｆにて検出される前記周期検出信号Ｓ-ＳＨＯＲＴ,Ｓ-ＬＯＮＧ,Ｒ-ＳＨＯＲＴ,Ｒ-ＬＯＮＧに従って、信号を受信している側の送受信回路３１（３２）を判定する。

前記第１のパルス周期検出回路３３ｅは、受信用に設定された前記第３の送受信回路３１にて受信した受信信号ＳＲＸ-ＤＴ-Ｓのパルス信号の周期を判定する。そして前記第１のパルス周期検出回路３３ｅは、前記パルス信号の周期が前記第１のパルス間隔であるとき、これを前記制御信号Ｘdrvの立上りタイミングとして検出して前記周期検出信号Ｓ-ＳＨＯＲＴを出力する。その後、前記受信信号ＳＲＸ-ＤＴ-Ｓのパルス信号の周期が前記第２のパルス間隔に変化したとき、前記第１のパルス周期検出回路３３ｅは前記周期検出信号Ｓ-ＬＯＮＧを出力する。

すると前記送受信制御回路３３ｇは、前記周期検出信号Ｓ-ＬＯＮＧを検出して前記第４の送受信回路３１を送信用（ＴＸモード）に設定する。その後、前記送受信制御回路３３ｇは、前記周期検出信号Ｓ-ＳＨＯＲＴ,Ｓ-ＳＬＯＮＧを監視することで、前記受信信号ＳＲＸ-ＤＴ-Ｓのパルス信号の周期が、再び前記第１のパルス間隔に変化しないか否かを監視する。

そして前記受信信号ＳＲＸ-ＤＴ-Ｒのパルス信号の周期が前記第１のパルス間隔であるとき、前記第２のパルス周期検出回路３３ｆは、これを前記制御信号Ｘdrvの立下りタイミングとして検出し、前記周期検出信号Ｒ-ＳＨＯＲＴを出力する。すると前記送受信制御回路３３ｇは前記周期検出信号Ｒ-ＳＨＯＲＴを検出して前記第４の送受信回路３２を受信用（ＲＸモード）に設定する。

また前記送受信制御回路３３ｇは、前記受信信号ＳＲＸ-ＤＴ-Ｒのパルス信号の周期が前記第２のパルス間隔に変化し、これに伴って前記第２のパルス周期検出回路３３ｆが前記周期検出信号Ｒ-ＬＯＮＧを出力したとき、前記第３の送受信回路３１を送信用（ＴＸモード）に設定する。その後、前記送受信制御回路３３ｇは、前記周期検出信号Ｒ-ＳＨＯＲＴ,Ｒ-ＳＬＯＮＧを監視することで、前記受信信号ＳＲＸ-ＤＴ-Ｒのパルス信号の周期が、再び前記第１のパルス間隔に変化しないか否かを監視する。

前記送受信制御回路３３ｇは、上述した処理動作に加えて、前記第３および第４のパルス周期検出回路３３ｅ,３３ｆからそれぞれ出力される前記周期検出信号Ｓ-ＳＨＯＲＴ,Ｒ-ＳＨＯＲＴに従って前記ラッチ回路３３ｈをセット・リセットする。具体的には前記ラッチ回路３３ｈは、前記周期検出信号Ｓ-ＳＨＯＲＴの検出時にセットされ、前記周期検出信号Ｒ-ＳＨＯＲＴの検出時にリセットされる。この結果、前記ラッチ回路３３ｈのセット出力として、前記制御信号Ｘdrvを復元した出力信号ＧＡＴＥが求められる。この出力信号ＧＡＴＥは、前述したハイサイド・ドライバ回路４を介して前記第１のスイッチング素子Ｑ１のオン駆動に用いられる。

従って本信号伝送装置によれば、前記マスター回路２０において前記制御信号Ｘdrvに従って該制御信号Ｘdrvの立上り・立下りタイミングを示す前記信号ＭＴＸ-ＤＴ-Ｓ,ＭＴＸ-ＤＴ-Ｒを前記第１および第２のトランス１１,１２を介して前記スレーブ回路３０側にそれぞれ伝送する。そして前記スレーブ回路３０においては、前記第１および第２のトランス１１,１２を介して受信した信号ＳＲＸ-ＤＴ-Ｓ,ＳＲＸ-ＤＴ-Ｒをそれぞれ検出することで、前記制御信号Ｘdrvを前記出力信号ＧＡＴＥとして復元することができる。

ところで前記スレーブ回路３０からの前記アラーム信号ＡＬＭの前記マスター回路２０への伝送は、図７にその動作タイミングを示すようにして行われる。

今、図７に示すように［Ｈ］レベルで示されるアラーム信号ＡＬＭ-ＩＮが前記スレーブ回路３０に入力されると、前記ラッチ・パルス生成回路３３ｋは、例えば前記第１のパルス間隔と同程度の周期でパルス信号を生成する。このパルス信号は、図７において太線で示すように前記ゲート回路３３ｉ,３３ｊを介して、前述した如く送信用（ＴＸモード）に設定されている第３または第４の送受信回路３１,３２に与えられ、前記マスター制御回路２３に送信される。尚、前記アラーム信号ＡＬＭ-ＩＮの消失（［Ｌ］レベル）に伴って、前記ラッチ・パルス生成回路３３ｋからの前記パルス信号の出力が停止し、前記マスター制御回路２３への前記パルス信号の送信も停止する。

一方、前記マスター制御回路２３は、前述した如く受信用（ＲＸモード）に設定した前記第１および第２の送受信回路２１,２２による受信信号ＭＲＸ-ＤＴ-Ｓ,ＭＲＸ-ＤＴ-Ｒを常時監視している。そして前記マスター制御回路２３は、前記受信信号ＭＲＸ-ＤＴ-Ｓ,ＭＲＸ-ＤＴ-Ｒのパルス信号を検出したとき、これをアラーム信号ＡＬＭ-ＩＮの受信として検出して前記ラッチ・タイマー回路２３ｈをセットし、アラーム出力ＡＬＭ-ＯＵＴを［Ｈ］にする。また前記マスター制御回路２３は、受信用（ＲＸモード）に設定した前記第１および第２の送受信回路２１,２２による受信信号ＭＲＸ-ＤＴ-Ｓ,ＭＲＸ-ＤＴ-Ｒのパルス信号が、一定期間に亘って途絶えたとき、これをタイマーにより検出して前記アラーム信号ＡＬＭの消失として検出し、前記ラッチ・タイマー回路２３ｈをリセットして前記アラーム出力ＡＬＭ-ＯＵＴを［Ｌ］にする。

このような前記受信信号ＭＲＸ-ＤＴ-Ｓ,ＭＲＸ-ＤＴ-Ｒに基づく前記ラッチ・タイマー回路２３ｈのセット・リセットにより前記アラーム信号ＡＬＭ-ＩＮが復元される。従って前記スレーブ回路３０から前記マスター回路２０へのアラーム信号ＡＬＭの伝送が、前記制御信号Ｘdrvの前記マスター回路２０から前記スレーブ回路３０への伝送と同時に行われ、ここに双方向信号送信が実現される。

ところで上述した基本動作は、前記マスター制御回路２３において前記制御信号Ｘdrvの立上り・立下りを検出して前記第１のパルス間隔で所定期間に亘ってパルス信号を出力し、その後、第２のパルス間隔でパルス信号を出力した。そして前記制御信号Ｘdrvの立上り・立下りタイミングにて前記第１および第２の送受信回路２１,２２を送信用・受信用にそれぞれ設定して、前記第１および第２のトランス１１,１２を介する信号伝送を実現した。

しかし、例えば図８にその動作タイミングを示すように、送信信号として第２のパルス間隔（長い周期）のパルス信号を生成し、前記制御信号Ｘdrvの立上り・立下りを検出して前記パルス信号の周期を第１のパルス間隔（短い周期）に変更するようにしても良い。このような前述した動作態様とは異なる動作態様の場合、図８に示すように前記第１のパルス間隔（短い周期）のパルス信号（この例では３パルス目）を検出して、前記第１および第２の送受信回路２１,２２をそれぞれ送信用（ＴＸモード）または受信用（ＲＸモード）に切り替える。

また前記スレーブ制御回路３３においては、前記パルス周期検出回路３３ｅ,３３ｆにおいて前記第３および第４の送受信回路３１,３２の一方を介して受信される信号ＳＲＸ-ＤＴ-Ｓ,ＳＲＸ-ＤＴ-Ｒを構成するパルス信号の周期を判定する。そして前記スレーブ制御回路３３は、前記第４の送受信回路３２にて受信した前記信号ＳＲＸ-ＤＴ-Ｒのパルス信号の周期が前記第１のパルス間隔（短い周期）となったとき、前記第３の送受信回路３１を受信用（ＲＸモード）に設定すると共に、前記制御信号Ｘdrvが［Ｈ］になったとして検出する。その後、前記送受信制御回路３３ｇは、前記第３の送受信回路３１にて受信した前記信号ＳＲＸ-ＤＴ-Ｓのパルス信号の周期が前記第１のパルス間隔（短い周期）となったことを検出し、前記第４の送受信回路３２を受信用（ＲＸモード）に設定すると共に、前記制御信号Ｘdrvが［Ｌ］に変化したとして検出する。

即ち、図８に示す動作形態の場合、前記スレーブ制御回路３３において、前記第３および第４の送受信回路３１,３２にて受信した前記信号ＳＲＸ-ＤＴ-Ｓ,ＳＲＸ-ＤＴ-Ｒのパルス信号の周期が前記第１のパルス間隔（短い周期）に変化したか否かを検出するだけで、前記第３および第４の送受信回路３１,３２を送信用（ＴＸモード）または受信用（ＲＸモード）に切り替えることができる。従って前記スレーブ制御回路３３での制御の簡素化を図ることができる。

そしてこのような動作形態で前記信号伝送装置１０を動作させた場合でも、先に説明した基本動作の場合と同様に前記マスター回路２０から前記スレーブ回路３０に対して前記制御信号Ｘdrvを、その立上り・立下りを示す信号ＭＴＸ-ＤＴ-Ｓ,ＭＴＸ-ＤＴ-Ｒとして伝送し、その受信信号ＳＲＸ-ＤＴ-Ｓ,ＳＲＸ-ＤＴ-Ｒから前記制御信号Ｘdrvを復元して出力信号ＧＡＴＥを得ることができる。

またこのような動作形態の場合、前記スレーブ回路３０から前記マスター回路２０へのアラーム信号ＡＬＭの伝送は、例えば図９に示す動作タイミングに従って実行される。即ち、図９に示すように［Ｈ］レベルで示されるアラーム信号ＡＬＭ-ＩＮが前記スレーブ回路３０に入力されると、前記ラッチ・パルス生成回路３３ｋは、例えば前記第１のパルス間隔と同程度の周期でパルス信号を生成する。このパルス信号は、図９において太線で示すように前記ゲート回路３３ｉ,３３ｊを介して、前述した如く送信用（ＴＸモード）に設定した第３または第４の送受信回路３１,３２に与えられ、前記マスター制御回路２３に送信される。尚、前記アラーム信号ＡＬＭ-ＩＮの消失（［Ｌ］レベル）に伴って、前記ラッチ・パルス生成回路３３ｋは前記パルス信号の生成を停止し、該ラッチ・パルス生成回路３３ｈからの前記パルス信号の出力が停止する。

この場合にも、先に図７を参照して説明した基本動作態様の場合と同様に、前述した前記マスター回路２０からスレーブ回路３０への前記送信信号ＭＴＸ-ＤＴ-Ｓ,ＭＴＸ-ＤＴ-Ｒの送信と同時に、前記スレーブ回路３０において送信用（ＴＸモード）に設定されている前記第３および第４の送受信回路３２,３３を介して前記アラーム信号ＡＬＭ-ＩＮを示すパルス信号が送信信号ＳＴＸ-ＤＴ-Ｓ,ＳＴＸ-ＤＴ-Ｒとして前記マスター回路２０に向けて送信される。

一方、前記マスター制御回路２３は、前述した基本実施態様の場合と同様に前記第１および第２の送受信回路２１,２２による受信信号ＭＲＸ-ＤＴ-Ｓ,ＭＲＸ-ＤＴ-Ｒを常時監視している。そして前記受信信号ＭＲＸ-ＤＴ-Ｓ,ＭＲＸ-ＤＴ-Ｒを示す前記パルス信号を検出したとき、これをアラーム信号ＡＬＭ-ＩＮの受信として検出して前記ラッチ・タイマー回路２３ｈをセットする。また前記マスター制御回路２３は、受信用（ＲＸモード）に設定した前記第１および第２の送受信回路２１,２２による受信信号（パルス信号）が、一定期間に亘って途絶えたとき、これをタイマーにより検出して前記アラーム信号ＡＬＭ-ＩＮの消失として検出し、前記ラッチ・タイマー回路２３ｈをリセットする。このような前記ラッチ・タイマー回路２３ｈのセット・リセットにより、該ラッチ・タイマー回路２３ｈのセット出力として前記アラーム信号ＡＬＭ-ＩＮを復元したアラーム出力ＡＬＭ-ＯＵＴが得られる。従ってこの図８および図９に示す動作態様の場合もまた、先に説明した基本動作態様の場合と同様に、前記スレーブ回路３０から前記マスター回路２０へのアラーム信号ＡＬＭの同時伝送が実現される。

従って上述した如く構成された信号伝送装置によれば、前述した図６および図７に示す動作タイミングで信号伝送する場合であっても、或いは前述した図８および図９に示す動作タイミングで信号伝送する場合であっても、前記マスター回路２０と前記スレーブ回路３０との間で前記制御信号Ｘdrvとアラーム信号ＡＬＭとを双方向に同時送信することができる。故に特許文献１,２,３にそれぞれ示すような信号伝送装置と異なり、２つの信号伝送装置を互いに逆向きに設ける必要がない。しかもマスター回路２０側において、第１および第２のトランス１１,１２を介する信号伝送の向きを制御するだけなので、その制御自体が簡単であり、装置の構成が複雑化することがない等の効果が奏せられる。

ここで前述した図６および図７に示す動作タイミングで前記マスター回路２０と前記スレーブ回路３０との間で双方向信号伝送を行う場合の、前記マスター制御回路２３および前記スレーブ制御回路３３の具体的な構成例について説明する。

図１０は、図４に示したマスター制御回路２３の具体的な構成例を示している。この図１０に示すように前記エッジ検出回路２３ａは、クロックパルスＣＬＫに従って前記制御信号Ｘdrvを取り込むＤ型フリップフロップ２３ｉと、このＤ型フリップフロップ２３ｉの出力と前記制御信号Ｘdrvとを排他的論理和処理するＥＸオア回路２３ｊとにより構成される。前記Ｄ型フリップフロップ２３ｉは、前記クロックパルスＣＬＫの立上りタイミングで前記制御信号Ｘdrvを取り込み、前記クロックパルスＣＬＫの立上りタイミングで前記制御信号Ｘdrvを出力する。前記エッジ検出回路２３aは、このようなＤ型フリップフロップ２３ｉの出力を利用し、前記ＥＸオア回路２３ｊにて該Ｄ型フリップフロップ２３ｉの出力と前記制御信号Ｘdrvとの排他的論理和を求めることで、図１１に示すように前記制御信号Ｘdrvの立上り・立下りタイミングを示す信号ＳＴＴを出力する。

また前記マスター制御回路２３におけるパルス生成回路２３ｂは、前記クロックパルスＣＬＫとリセット信号ＺＲＳＴを受けて動作制御される有限状態マシン２３ｍを備える。この有限状態マシン２３ｍは、前記信号ＳＴＴを入力すると共に、カウンタ２３ｎによる計数値に従って前述した第１のパルス間隔のパルス信号を生成する為の制御信号ＦＡＳＴと、第２のパルス間隔のパルス信号を生成する為の制御信号ＳＬＯＷを出力する。尚、前記カウンタ２３ｎは、前記制御信号ＦＡＳＴ,ＳＬＯＷを受けて動作制御され、前記制御信号ＦＡＳＴの入力時には前記クロックパルスＣＬＫにより第１のパルス間隔を計数し、前記制御信号ＳＬＯＷの入力時には前記クロックパルスＣＬＫにより第２のパルス間隔を計数する。

そして前記有限状態マシン２３ｍは、図１２にその状態遷移を示すように、デフォルト状態（ＩＤＬＥ）において前記信号ＳＴＴが入力されたとき、高速計数状態（ＦＡＳＴ-ＳＴ）に遷移する。この状態遷移によって前記有限状態マシン２３ｍは、前記制御信号ＦＡＳＴを出力し、前記カウンタ２３ｎを２進バイナリ値［０００００］から計数動作させる。そして前記カウンタ２３ｎによる計数値ＭＣＮＴＤＴが、例えば２進バイナリ値［０１１１１］に達したとき、低速計数状態（ＳＬＯＷ-ＳＴ）に遷移する。

この状態遷移によって前記有限状態マシン２３ｍは前記制御信号ＦＡＳＴの出力を停止し、該制御信号ＦＡＳＴに代えて前記制御信号ＳＬＯＷを出力する。すると前記カウンタ２３ｎを再び２進バイナリ値［０００００］から計数動作を開始する。そして前記カウンタ２３ｎによる計数値ＭＣＮＴＤＴが、例えば２進バイナリ値［１１１１１］に達したとき、前記有限状態マシン２３ｍは休止状態（ＮＯＰ）に遷移し、前記制御信号ＳＬＯＷの出力を停止する。そして次のクロックパルスＣＬＫが入力されると前記有限状態マシン２３ｍがは、前記デフォルト状態（ＩＤＬＥ)に復帰する。

一方、前記カウンタ２３ｎによる計数値ＭＣＮＴＤＴは、アンド回路２３ｏ,２３ｐに入力されている。前記アンド回路２３ｏは、前記制御信号ＦＡＳＴが［Ｈ］のとき、前記カウンタ２３ｎの出力の下位２ビットが［００］であるときに信号ＣＮＴ４を出力する。従って前記カウンタ２３ｎの計数値ＭＣＮＴＤＴが、前記２進バイナリ値［０１１１１］に達するまでの間、図１１に示すように前記アンド回路２３ｏは、前記カウンタ２３ｎが前記クロックパルスＣＬＫを４パルス計数する都度、短い周期（第１のパルス間隔）で前記信号ＣＮＴ４を４回に亘って出力する。

また前記アンド回路２３pは、前記制御信号ＳＬＯＷが［Ｈ］のとき、前記カウンタ２３ｎの出力の下位３ビットが［０００］であるときに信号ＣＮＴ８を出力する。従って前記カウンタ２３ｎの計数値ＭＣＮＴＤＴが、前記２進バイナリ値［０１１１１］に達するまでの間、図１１に示すように前記アンド回路２３ｐは、前記カウンタ２３ｎが前記クロックパルスＣＬＫを８パルス計数する都度、長い周期（第２のパルス間隔）で前記信号ＣＮＴ８を４回に亘って出力する。

このようにして前記アンド回路２３ｏ,２３ｐをそれぞれ介して出力される前記信号ＣＮＴ４,ＣＮＴ８は、オア回路２３qを介してＤ型フリップフロップ２３ｒに入力される。このＤ型フリップフロップ２３ｒは、前記クロックパルスＣＬＫに従って前記信号ＣＮＴ４,ＣＮＴ８を取り込むことで、その出力として前記第１のパルス間隔（短い周期）でパルス信号を４パルス出力した後、これに継続して前記第２のパルス間隔（長い周期）でパルス信号を４パルス出力する。このようにしてＤ型フリップフロップ２３ｒから出力されるパルス信号が前記ゲート回路２３ｃ,２３ｄに与えられることにより、前述した送信信号ＭＴＸ-ＤＴ-Ｓ,ＭＴＸ-ＤＴ-Ｒがそれぞれ生成される。

一方、前述したスレーブ制御回路３３における図５に示したパルス周期検出回路３３ｅ,３３ｆは、具体的には図１３に示すようなパルス周期検出回路４０として構成される。尚、この図１３に示すパルス周期検出回路４０は、基本的には前述したセット用の前記パルス周期検出回路３３ｅと、リセット用の前記パルス周期検出回路３３ｆとを並列に設け、これらを一体に構成したものである。

即ち、前記パルス周期検出回路３３ｅは、前記同相入力除去回路３３ａから出力されるセット用およびリセット用の前記受信信号（パルス信号）ＳＲＸ-ＤＴ-Ｓ２,ＳＲＸ-ＤＴ-Ｒ２を入力し、前記クロックパルスＣＬＫを計数することで前記受信信号ＳＲＸ-ＤＴ-Ｓ２,ＳＲＸ-ＤＴ-Ｒ２のパルス間隔を検出するセット用のカウンタ４１とリセット用のカウンタ４２とを備える。これらのカウンタ４１,４２は、その計数値が最大値に達したとき、次に前記受信信号ＳＲＸ-ＤＴ-Ｓ２,ＳＲＸ-ＤＴ-Ｒ２が入力されるまで、その最大計数値を保持する機能を備える。

前記各カウンタ４１,４２の後段に設けられたフリップフロップ４３,４４は、前記受信信号ＳＲＸ-ＤＴ-Ｓ２,ＳＲＸ-ＤＴ-Ｒ２が［Ｈ］のときに前記カウンタ４１,４２による計数値をラッチし、その計数値を保持する役割を担う。そして前記フリップフロップ４３,４４によりそれぞれ保持された前記カウンタ４１,４２の各計数値は、比較器４５,４６にそれぞれ入力され、閾値設定器４７（４７ａ,４７ｂ,４７ｃ,４７ｄ）に予め設定された４つの判定閾値ＳＨＲＯＴ-ＭＩＮ-ＬＩＭＩＴ，ＳＨＲＯＴ-ＭＡＸ-ＬＩＭＩＴ，ＬＯＮＧ-ＭＩＮ-ＬＩＭＩＴ，ＬＯＮＧ-ＭＡＸ-ＬＩＭＩＴとの比較判定に供される。

尚、前記判定閾値ＳＨＲＯＴ-ＭＩＮ-ＬＩＭＩＴは、前記受信信号ＳＲＸ-ＤＴ-Ｓ２,ＳＲＸ-ＤＴ-Ｒ２のパルス間隔を示す前記カウンタ４１,４２の計数値を、前述した第１のパルス間隔（短い周期）の最小パルス間隔に規定する閾値であり、前記判定閾値ＳＨＲＯＴ-ＭＡＸ-ＬＩＭＩＴは、前記第１のパルス間隔の最大パルス間隔に規定する閾値である。また前記判定閾値ＬＯＮＧ-ＭＩＮ-ＬＩＭＩＴは、前記受信信号ＳＲＸ-ＤＴ-Ｓ２,ＳＲＸ-ＤＴ-Ｒ２のパルス間隔を示す前記カウンタ４１,４２の計数値を、前述した第２のパルス間隔（長い周期）の最小パルス間隔に規定する閾値であり、前記判定閾値ＬＯＮＧ-ＭＡＸ-ＬＩＭＩＴは、前記第２のパルス間隔の最大パルス間隔に規定する閾値である。

そして前記比較器４５は、前記カウンタ４１の計数値Ｓ-ＣＮＴが前記判定閾値ＳＨＲＯＴ-ＭＩＮ-ＬＩＭＩＴと前記判定閾値ＳＨＲＯＴ-ＭＡＸ-ＬＩＭＩＴの範囲内に含まれるとき、図１４にその動作タイミングを示すように前記受信信号ＳＲＸ-ＤＴ-Ｓ２のパルス信号の周期が前記第１のパルス間隔であることを示す信号Ｓ-ＳＨＯＲＴ-ＤＴを出力する。また前記比較器４５は、前記計数値Ｓ-ＣＮＴが前記判定閾値ＬＯＮＧ-ＭＩＮ-ＬＩＭＩＴと前記判定閾値ＬＯＮＧ-ＭＡＸ-ＬＩＭＩＴの範囲内に含まれるとき、図１４にその動作タイミングを示すように前記受信信号ＳＲＸ-ＤＴ-Ｓ２のパルス信号の周期が前記第２のパルス間隔であることを示す信号Ｓ-ＬＯＮＧ-ＤＴを出力する。そして前記計数値Ｓ-ＣＮＴが上述した判定条件を満たさないとき、前記比較器４５は、前記信号Ｓ-ＬＯＮＧ-ＤＴをクリアする為の信号Ｓ-ＬＯＮＧ-ＣＬＲを出力する。

同様に前記比較器４６は、前記カウンタ４２の計数値Ｒ-ＣＮＴが前記判定閾値ＳＨＲＯＴ-ＭＩＮ-ＬＩＭＩＴと前記判定閾値ＳＨＲＯＴ-ＭＡＸ-ＬＩＭＩＴの範囲内に含まれるとき、図１４にその動作タイミングを示すように前記受信信号ＳＲＸ-ＤＴ-Ｒ２のパルス信号の周期が前記第１のパルス間隔であることを示す信号Ｒ-ＳＨＯＲＴ-ＤＴを出力する。また前記比較器４６は、前記計数値Ｒ-ＣＮＴが前記判定閾値ＬＯＮＧ-ＭＩＮ-ＬＩＭＩＴと前記判定閾値ＬＯＮＧ-ＭＡＸ-ＬＩＭＩＴの範囲内に含まれるとき、図１４にその動作タイミングを示すように前記受信信号ＳＲＸ-ＤＴ-Ｒ２のパルス信号の周期が前記第２のパルス間隔であることを示す信号Ｒ-ＬＯＮＧ-ＤＴを出力する。そして前記計数値Ｒ-ＣＮＴが上述した判定条件を満たさないとき、前記比較器４６は、前記信号Ｒ-ＬＯＮＧ-ＤＴをクリアする為の信号Ｒ-ＬＯＮＧ-ＣＬＲを出力する。

一方、Ｄ型フリップフロップ４８,４９は、前記クロックパルスＣＬＫを受けて前記受信信号ＳＲＸ-ＤＴ-Ｓ２,ＳＲＸ-ＤＴ-Ｒ２をそれぞれ入力し、図１４にその動作タイミングを示すように前記クロックパルスＣＬＫが１パルス分遅れたタイミングでイネーブル信号ＳＰＥＮ,ＲＰＥＮを出力する。前記イネーブル信号ＳＰＥＮは、前記受信信号ＳＲＸ-ＤＴ-Ｓ２の入力時に、前記比較器４５の前述した各出力信号Ｓ-ＳＨＯＲＴ-ＤＴ,Ｓ-ＬＯＮＧ-ＤＴをそれぞれラッチするラッチ回路５１,５２のラッチ動作を許可する為の信号である。また前記イネーブル信号ＲＰＥＮは、前記受信信号ＳＲＸ-ＤＴ-Ｒ２の入力時に、前記比較器４６の前述した各出力信号Ｒ-ＳＨＯＲＴ-ＤＴ,Ｒ-ＬＯＮＧ-ＤＴをそれぞれラッチするラッチ回路５３,５４のラッチ動作を許可する為の信号である。

尚、前記ラッチ回路５２,５４には、前記イネーブル信号ＳＰＥＮ,ＲＰＥＮに加えて、オア回路５５,５６を介して前記比較器４５,４６が出力するクリア信号Ｓ-ＬＯＮＧ-ＣＬＲ,Ｒ-ＬＯＮＧ-ＣＬＲがそれぞれ入力されている。そして前記出力信号Ｓ-ＳＨＯＲＴ-ＤＴ,Ｒ-ＳＨＯＲＴ-ＤＴによって前記ラッチ回路５１,５３がセットされるとき、前記ラッチ回路５２,５４がリセットされるようになっている。

そしてこれらのラッチ回路５１,５２,５３,５４は、前記クロックパルスＣＬＫを受けて前記各比較器４５,４６の前述した出力をそれぞれラッチし、図１４に示すタイミングで、前記受信信号ＳＲＸ-ＤＴ-Ｓ２,ＳＲＸ-ＤＴ-Ｒ２のパルス信号周期をそれぞれ示す前記信号Ｓ-ＳＨＯＲＴ,Ｓ-ＬＯＮＧ,Ｒ-ＳＨＯＲＴ,Ｒ-ＬＯＮＧを出力する。これらの信号Ｓ-ＳＨＯＲＴ,Ｓ-ＬＯＮＧ,Ｒ-ＳＨＯＲＴ,Ｒ-ＬＯＮＧが、前述した送受信制御回路３３ｇに与えられる。

ここで前記送受信制御回路３３ｇは、例えば図１５に示すように状態遷移する状態マシン回路として実現される。この送受信制御回路（状態マシン回路）３３ｇは、前述した信号Ｓ-ＳＨＯＲＴ,Ｓ-ＬＯＮＧ,Ｒ-ＳＨＯＲＴ,Ｒ-ＬＯＮＧの組み合わせに応じて、その状態を変化させる。具体的には、初期状態であるデフォルト［ＩＤＬＥ］、セット用パルス信号の間隔が短い状態［Ｓ-Ｓ］、セット用パルス信号の間隔が長い状態［Ｓ-Ｌ］、リセット用パルス信号の間隔が短い状態［Ｒ-Ｓ］、リセット用のパルス信号の間隔が長い状態［Ｒ-Ｌ］、そしてこれらのいずれの状態でもない異常検出状態［ＥＲＲ］に状態遷移するように構成される。

この状態遷移は、前記マスター回路２０から送られてくる信号が、前述したように間隔の短いパルス信号と間隔の長いパルス信号の組み合わせからなる１つのパルスシーケンスを形成し、また前記セット側とリセット側とで交互に入り替わることに着目している。そしてこのようなパルスシーケンスを正しくトレースするように、その状態遷移条件を定めたものである。従ってこのような送受信制御回路（状態マシン回路）３３ｇを用いることで、通常の場合には、［ＩＤＬＥ］→［Ｓ-Ｓ］→［Ｓ-Ｌ］→［Ｒ-Ｓ］→［Ｒ-Ｌ］→［Ｓ-Ｓ］→…なる状態変位が検出され、前記受信信号ＳＲＸ-ＤＴ-Ｓ２,ＳＲＸ-ＤＴ-Ｒ２に基づいて前記制御信号Ｘdrvが正しく復元される。

また前記スレーブ制御回路３３における前記アラームラッチ・パルス生成回路３３ｋは、例えば図１６に示すように構成される。このアラームラッチ・パルス生成回路３３ｋは、前記送受信制御回路（状態マシン回路）３３ｇにおいて受信信号の異常が検出されたとき［状態；ＥＲＲ］、その受信エラー信号ＲＸ-ＥＲＲを受けて、或いは前記異常検出回路８,９において前記スイッチング素子Ｑ１,Ｑ２の異常が検出され、該異常検出回路８,９が発したアラーム信号ＡＬＭ-ＩＮが入力されたときに起動されるカウンタ回路３３ｍを備える。

この前記カウンタ回路３３ｍは、例えば３ビットのダウンカウンタからなり、リセットにより設定される２進バイナリ値［１１１］を、前記クロックパルスＣＬＫを入力してダウンカウントする。前記アラーム信号ＡＬＭ-ＩＮを入力するアンド回路３３ｎは、前記カウンタ回路３３ｍの下位２ビットの出力データが２進バイナリ値［１０］のとき、前記マスター回路２０にアラーム信号ＡＬＭ-ＩＮを送信する為の信号ＡＰを出力する。この信号ＡＰは、前記アラーム信号ＡＬＭ-ＩＮが継続しているとき、前記カウンタ回路３３ｍの１サイクルのダウンカウント動作期間に２回出力される。

また前記受信エラー信号ＲＸ-ＥＲＲを入力するアンド回路３３ｏは、前記カウンタ回路３３ｍの３ビットの出力データが２進バイナリ値［１１０］のとき、前記マスター回路２０にアラーム信号ＡＬＭを送信する為の信号ＥＰを出力する。この信号ＥＰは、前記受信エラー信号ＲＸ-ＥＲＲが継続しているとき、前記カウンタ回路３３ｍの１サイクルのダウンカウント動作期間に１回出力される。

そして前記アンド回路３３ｎ,３３oからそれぞれ出力される前記信号ＡＰ,ＥＰは、オア回路３３ｐを介してＤ型フリップフロップ３３ｑに与えられ、前記クロックパルスＣＬＫに従って該Ｄ型フリップフロップ３３ｑに取り込まれる。この結果、前記Ｄ型フリップフロップ３３ｑから、前記カウンタ回路３３ｍの１サイクルのダウンカウント動作期間に１回または２回出力される信号ＡＰ,ＥＰに従ってアラーム信号ＡＬＭ-ＩＮを形成するパルス信号が出力される。そしてこのアラーム信号（パルス信号）は、前述したゲート回路３３ｉ,３３ｊを介して前記第３および第４の送受信回路３１,３２に与えられて前記マスター回路２０に送信される。

ところで上述した実施形態においては、前記スレーブ制御回路３３において前記受信信号ＳＲＸ-ＤＴ-Ｓ,ＳＲＸ-ＤＴ-Ｒのパルス信号の周期が前記第１のパルス間隔（短い周期）から第２のパルス間隔（長い周期）に変化したタイミングを検出した。そしてこの周期の変化タイミングで前記第３および第４の送受信回路３１,３２の一方を送信用（ＴＸモード）に切り替え、前記ゲート回路３３ｉ,３３ｊを介して前記アラーム信号ＡＬＭを送信した。しかし、例えば図１７に示すように前記ラッチ回路３３ｈをセット・リセットする前記送受信制御回路（状態マシン回路）３３ｇの出力を利用してラッチ回路３３ｒ,３３ｓを選択的にセットし、これらのラッチ回路３３ｒ,３３ｓのセット出力を用いて前記ゲート回路３３ｉ,３３ｊを制御することも可能である。

前記スレーブ制御回路３３を図１７に示すように構成すれば、前記受信信号ＳＲＸ-ＤＴ-Ｓ,ＳＲＸ-ＤＴ-Ｒのパルス信号の周期が前記第１のパルス間隔（短い周期）となったタイミングで前記ゲート回路３３ｉ,３３ｊを制御し、前記第３および第４の送受信回路３１,３２の一方を送信用（ＴＸモード）に設定することができる。従って前述した実施形態の場合よりも長い期間に亘って前記第３および第４の送受信回路３１,３２の一方を送信用（ＴＸモード）に設定することができるので、前記アラーム信号ＡＬＭ-ＩＮをより長い期間に亘って安定に送信することが可能となる。

一方、前記マスター制御回路２３を、例えば図１８に示すように構成することも可能である。この図１８に示す構成のマスター制御回路２３は、前記制御信号Ｘdrvが［Ｈ］または［Ｌ］に変化した時点で前記第１のパルス間隔（短い周期）のパルス信号を生成した後、前記第２のパルス間隔（長い周期）のパルス信号を生成し、このパルス信号の周期の切り替わり時点で前記第１および第２の送受信回路２１,２２の一方を送信用とし、他方を受信用として切り替えるように構成したものである。具体的には前記ＥＸオア回路２３ｊに代えてオア回路２３ｓを用い、このオア回路２３ｓを介して前記有限状態マシン２３ｍに信号ＳＴＴを入力する。

また前記制御信号Ｘdrvに応じてゲート回路２３ｔ,２３ｕを択一的にアクティブにし、前記有限状態マシン２３ｍの出力ＣＨＡＮＧＥをフリップフロップ２３ｖに与え、該フリップフロップ２３ｖをセット・リセットする。そしてこのフリップフロップ２３ｖのセット出力に従って前記ゲート回路２３ｃ,２３ｄを択一的にアクティブにし、前記第１の送受信回路２１に与える前記送信信号ＭＴＸ-ＤＴ-Ｓ、または前記第２の送受信回路２２に与える前記送信信号ＭＴＸ-ＤＴ-Ｒを選択的に生成するように構成したものである。

この場合、前記有限状態マシン２３ｍについては、例えば図１９に示すように状態遷移するように構成される。即ち、デフォルト状態（ＩＤＬＥ）において前記信号ＳＴＴが入力されたとき、高速計数状態（ＦＡＳＴ-ＳＴ）に遷移する。この状態遷移によって前記有限状態マシン２３ｍは、前記制御信号ＦＡＳＴを出力し、前記カウンタ２３ｎを２進バイナリ値［０００００］から計数動作させる。そして前記カウンタ２３ｎによる計数値ＭＣＮＴＤＴが、例えば２進バイナリ値［０１１１１］に達したとき、低速計数状態（ＳＬＯＷ-ＳＴ）に遷移する。そしてこの低速計数状態（ＳＬＯＷ-ＳＴ）において前記信号ＳＴＴが入力されたとき、再び前記高速計数状態（ＦＡＳＴ-ＳＴ）に遷移する。以降、前記有限状態マシン２３ｍは、前記低速計数状態（ＳＬＯＷ-ＳＴ）と前記高速計数状態（ＦＡＳＴ-ＳＴ）との間で状態遷移するように構成する。

一方、上述した如く構成されたマスター制御回路２３に対して、前記スレーブ制御回路３３を、例えば図２０に示すように構成する。即ち、前述した図１７に示す構成に加えて、前記送受信制御回路（状態マシン回路）３３ｇのアラーム出力許可信号ＡＬＭ-ＥＮ-Ｓ,ＡＬＭ-ＥＮ-Ｒを利用し、アンド回路３３ｔ,３３ｕにおいてアラーム信号の発生タイミングを検出する。そしてこれらのアンド回路３３ｔ,３３ｕの出力にてラッチ回路３３ｒ,３３ｓを動作させ、前記パルス周期検出回路３３ｅ,３３ｆによる前記第１のパルス間隔（短い周期）のパルス信号の検出結果ＳＴ１をラッチする。そして前記ゲート回路３３ｉ,３３ｊを前記ラッチ回路３３ｒ,３３ｓの出力にて制御し、前記アラーム信号ＡＬＭに応じた前記送信信号ＳＴＸ-ＤＴ-Ｓ,ＳＴＸ-ＤＴ-Ｒを出力するように構成する。

尚、図２０においてノア回路３３ｘ,３３ｙは、前記リセット信号ＺＲＳＴまたは前記同相入力除去回路３３ａの出力に応じて前記ラッチ回路３３ｒ,３３ｓをそれぞれリセットし、これによって前記送信信号ＳＴＸ-ＤＴ-Ｓ,ＳＴＸ-ＤＴ-Ｒの出力を禁止する役割を担う。またこの場合、前記送受信制御回路（状態マシン回路）３３ｇについては、例えば図２１に示すように状態遷移するように構成すれば良い。即ち、デフォルト状態［ＩＤＬＥ］の場合にだけ、そのエラー検出を行うように構成すれば十分である。

このように構成された信号伝送装置によれば、図２２にその動作タイミングを示すように、制御信号Ｘdrvに応じて生成する前記送信信号ＭＴＸ-ＤＴ-Ｓ,ＭＴＸ-ＤＴ-Ｒのパルス信号の周期を変更する順序に拘わることなく、アラーム信号ＡＬＭ-ＩＮが発生したタイミングで該アラーム信号ＡＬＭ-ＩＮを示す信号ＳＴＸ-ＤＴ-Ｓ,ＳＴＸ-ＤＴ-Ｒの前記マスター回路２０への送信が可能となる。従って前記アラーム信号ＡＬＭ-ＩＮの発生を、前記マスター回路２０に速やかに通知する上で好適である。

以上説明したように本発明に係る信号送信装置によれば、マスター回路２０とスレーブ回路３０との間で同時に双方向通信を行うことができる。特に当該信号送信装置を図１に示したように、スイッチング電源装置におけるスイッチング制御回路３とハイサイド・ドライバ回路４との間の信号伝送を担う絶縁分離回路６として適用した場合、第１のスイッチング素子Ｑ１を駆動する為の制御信号Ｘdrvを前記ハイサイド・ドライバ回路４に伝達しながら、前記第１のスイッチング素子Ｑ１に生じた異常を示すアラーム信号ＡＬＭ-ＩＮを前記スイッチング制御回路３において常時受信することが可能となる。従って前記スイッチング制御回路３側とは電圧レベルの異なる前記ハイサイド・ドライバ回路４を駆動する上で極めて有用である。

特に本発明によれば前記制御信号Ｘdrvおよび前記アラーム信号ＡＬＭ-ＩＮを、それぞれセット信号Ｓとリセット信号Ｒとに分けて伝送するので、例えば前記特許文献２にて提唱されているように、パルス信号の周期を異ならせてセット信号とリセット信号とを送信する場合に比較して、伝送ノイズの影響を受け難くすることができる。しかも特許文献３にて提唱されている方式に比較して、その回路構成規模を小さくして安価に実現することが可能である。また伝送するパルス信号の周波数を特許文献３に示されるようにＲＦ帯に設定する必要がなく、前記トランス１１,１２を介して伝達するパルス信号の周波数を低く抑えることができる。従って前記送受信回路２１,２２,３１,３２での消費電力を低く抑えることができる等の効果が奏せられる。

尚、本発明は上述した実施形態に限定されるものではない。例えば前記制御信号Ｘdrvの立上り・立下りを検出して生成する前記送信信号ＭＴＸ-ＤＴ-Ｓ,ＭＴＸ-ＤＴ-Ｒを構成するパルス信号の第１および第２のパルス間隔（パルス間隔）とそのパルス数については、例えば前記制御信号Ｘdrvのオン・オフ繰り返し周期等の仕様に応じて定めれば良いものである。

また前記信号伝送装置１０を、前述したスイッチング電源装置以外の装置に適用することも勿論可能である。例えば入力電圧を基準電位として動作するハイサイド側の第１のスイッチング素子Ｑ１を第１のドライバ回路により駆動し、前記第１および第２のスイッチング素子の直列接続点の電圧を基準電位として動作するローサイド側の第２のスイッチング素子Ｑ２を第２のドライバ回路により駆動するように構成したスイッチング電源装置の場合には、前記絶縁分離回路６を、前記入力電圧を基準電位として動作する前記スイッチング制御回路と前記第２のドライバ回路との間に設けるようにすれば良い。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。

１ マイクロプロセッサ（ＭＰＵ）
３ スイッチング制御回路
４ ハイサイド・ドライバ回路
５ ローサイド・ドライバ回路
６ 絶縁分離回路
７,８ 異常検出回路
１０ 信号伝送装置
１１,１２ トランス（コアレスマイクロトランス）
２０ マスター回路
２１ 第１の送受信回路
２２ 第２の送受信回路
２３ マスター制御回路
２３ａ エッジ検出回路
２３ｂ パルス生成回路
２３ｃ,２３ｄ ゲート回路
２３ｅ,２３ｆ ゲート回路
２３ｇ オア回路
２３ｈ ラッチ・タイマー回路
２３ｍ 有限状態マシン
２３ｎ カウンタ
３０ スレーブ回路
３１ 第３の送受信回路
３２ 第４の送受信回路
３３ スレーブ制御回路
３３ａ 同相入力除去回路（同相ノイズフィルタ）
３３ｅ,３３ｆ パルス周期検出回路
３３ｇ 送受信制御回路
３３ｈ ラッチ回路
３３ｉ,３３ｊ ゲート回路
３３ｋ アラームラッチ・パルス生成回路
４１,４２ カウンタ
４５,４６ 比較器

Claims (11)

1. 並列に設けられた第１のトランスおよび第２のトランスの各一次側端子に接続されたマスター回路と、前記第１のトランスおよび前記第２のトランスの各二次側端子に接続されたスレーブ回路とを備え、
   前記マスター回路は、
   前記第１のトランスを介して前記スレーブ回路側との間で信号を送受信する第１の送受信回路と、
   前記第２のトランスを介して前記スレーブ回路側との間で信号を送受信する第２の送受信回路と、
   前記スレーブ回路に送信する送信信号の立上り・立下りを検出して前記第１の送受信回路および前記第２の送受信回路の一方を送信用、他方を受信用とすると共に、前記送信信号の立上り・立下りを検出して一定時間後にパルス間隔が変化する信号を送信するマスター制御回路とを具備し、
   前記スレーブ回路は、
   前記第１のトランスを介して前記マスター回路側との間で信号を送受信する第３の送受信回路と、
   前記第２のトランスを介して前記マスター回路側との間で信号を送受信する第４の送受信回路と、
   前記第３の送受信回路および前記第４の送受信回路を介して検出される信号のパルス間隔の変化を検出して前記第３の送受信回路および前記第４の送受信回路の一方を受信用、他方を送信用とする共に、前記マスター回路に送信する送信信号に応じてパルス信号を生成して送信するスレーブ制御回路とを具備したことを特徴とする信号伝送装置。
2. 前記スレーブ制御回路は、前記第３の送受信回路および前記第４の送受信回路を介して検出される信号のパルス間隔の変化を検出するパルス周期検出回路と、このパルス周期検出回路の検出結果に応じて前記マスター回路から送信された前記送信信号を復調するラッチ回路とを備えたものである請求項１に記載の信号伝送装置。
3. 前記パルス周期検出回路は、前記第３の送受信回路および前記第４の送受信回路にてそれぞれ受信した信号を同相入力除去回路を介して検出し、この同相入力除去回路を介した信号のパルス間隔の変化を検出するものである請求項２に記載の信号伝送装置。
4. 前記マスター制御回路は、前記第１の送受信回路および前記第２の送受信回路にて受信した信号の状態に応じて前記スレーブ回路から送信された信号を復調するラッチ回路を備えたものである請求項１に記載の信号伝送装置。
5. 前記マスター制御回路は、前記送信信号の立上り・立下りを検出して一定時間に亘って第１のパルス間隔でパルス信号を送信した後、該第１のパルス間隔よりも長い第２のパルス間隔でパルス信号を送信するものである請求項１に記載の信号伝送装置。
6. 前記第１のトランスおよび前記第２のトランスは、それぞれコアレスマイクロトランスからなる請求項１に記載の信号伝送装置。
7. 直列に接続された第１のスイッチング素子および第２のスイッチング素子を交互にオン・オフ制御して入力電力をスイッチングし、前記第１のスイッチング素子および前記第２のスイッチング素子の直列接続点から負荷に電力を出力するスイッチング電源装置本体と、
   前記第１のスイッチング素子および前記第２のスイッチング素子を交互にオン駆動する制御信号を生成するスイッチング制御回路と、
   前記第１のスイッチング素子および前記第２のスイッチング素子のそれぞれに対応して設けられ、前記制御信号を受けて前記第１のスイッチング素子をオン駆動する第１のドライバ回路、および前記制御信号を受けて前記第２のスイッチング素子をオン駆動する第２のドライバ回路と、
   前記第１のドライバ回路および前記第２のドライバ回路の一方と前記スイッチング制御回路との間を絶縁分離し、前記スイッチング制御回路が生成した前記制御信号を前記第１のドライバ回路および前記第２のドライバ回路の一方に伝送する絶縁分離回路とを具備し、
   前記絶縁分離回路は、請求項１〜６のいずれかに記載の信号伝送装置からなることを特徴とするスイッチング電源装置。
8. 前記第１のドライバ回路は、前記第１のスイッチング素子および前記第２のスイッチング素子の直列接続点の電圧を基準電位として動作してハイサイド側の前記第１のスイッチング素子を駆動するものであって、前記第２のドライバ回路は、接地電圧を基準電位として動作してローサイド側の前記第２のスイッチング素子を駆動するものであり、
   前記絶縁分離回路は、前記接地電圧を基準電位として動作する前記スイッチング制御回路と前記第１のドライバ回路との間に設けられるものである請求項７に記載のスイッチング電源装置。
9. 前記第１のドライバ回路は、入力電圧を基準電位として動作してハイサイド側の前記第１のスイッチング素子を駆動するものであって、前記第２のドライバ回路は、前記第１のスイッチング素子および前記第２のスイッチング素子の直列接続点の電圧を基準電位として動作してローサイド側の前記第２のスイッチング素子を駆動するものであり、
   前記絶縁分離回路は、前記入力電圧を基準電位として動作する前記スイッチング制御回路と前記第２のドライバ回路との間に設けられるものである請求項７に記載のスイッチング電源装置。
10. 前記絶縁分離回路は、前記制御信号を前記ドライバ回路側に伝送すると共に、前記ドライバ回路側で検出された異常を示すアラーム信号を前記スイッチング制御回路に伝送するものである請求項７に記載のスイッチング電源装置。
11. 前記第１のスイッチング素子および前記第２のスイッチング素子は、高耐圧のＩＧＢＴまたはＭＯＳ-ＦＥＴからなり、ハーフブリッジ回路を構成して前記負荷に電力を供給するものである請求項７に記載のスイッチング電源装置。