KR20200093454A - 게이트 드라이버들에서의 저전력 사이클 간 비트 전송 - Google Patents
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Abstract
게이트 드라이버는 제1 전압 도메인에서 동작하는 하이측 영역, 제1 전압 도메인보다 더 낮은 제2 전압 도메인에서 동작하는 로우측 영역, 하이측 영역과 로우측 영역 사이에 개재되고 제2 전압 도메인으로부터 제1 전압 도메인을 격리시키도록 구성되는 종단 영역, 하이측 영역에 배치되고 하이측 전력 트랜지스터를 구동하도록 구성되는 하이측 게이트 드라이버, 로우측 영역에 배치되고 로우측 전력 트랜지스터를 구동하도록 구성되는 로우측 게이트 드라이버, 및 종단 영역에 배치되고 하이측 영역과 로우측 영역 사이에 정보 비트들을 송신하도록 구성되는 복수의 종단 다이오드들을 포함하며, 복수의 종단 다이오드들 중 각각의 종단 다이오드는 로우측 영역에 커플링되는 애노드와 하이측 영역에 커플링되는 캐소드를 포함한다.
Description
본 개시내용은 대체로 게이트 드라이버들에서의 비트 전송들에 관한 것이고, 더 상세하게는, 고전압 게이트 드라이버들에서의 저전력 사이클 간 비트 전송 및 그 동작 방법들에 관한 것이다.
모놀리식 고전압(high voltage)(HV) 게이트 드라이버들에서, 게이트 드라이버는 로우측 트랜지스터 스위치를 구동하는데 사용되는 저전압(low voltage)(LV) 게이트 드라이버와 하이측 트랜지스터 스위치를 구동하는데 사용되는 HV 게이트 드라이버를 포함할 수 있다. 이러한 구성에서는, LV 및 HV 게이트 드라이버들 사이에 비동기 디지털 데이터를 송신하는 것이 유용할 수 있다. 레벨 시프터 트랜지스터들이 이러한 송신을 수행하지만 넓은 실리콘 영역과 전력 소비를 요구할 수 있다.
그러므로, 적은 실리콘 영역과 더 낮은 전력 손실을 요구하는, LV 및 HV 게이트 드라이버들 사이에 데이터를 송신할 수 있는 개선된 시스템이 요망될 수 있다.
실시예들은, 제1 전압 도메인에서 동작하는 하이측 영역, 제1 전압 도메인보다 더 낮은 제2 전압 도메인에서 동작하는 로우측 영역, 하이측 영역과 로우측 영역 사이에 개재되고 제2 전압 도메인으로부터 제1 전압 도메인을 격리시키도록 구성되는 종단 영역, 하이측 영역에 배치되고 하이측 전력 트랜지스터를 구동하도록 구성되는 하이측 게이트 드라이버, 로우측 영역에 배치되고 로우측 전력 트랜지스터를 구동하도록 구성되는 로우측 게이트 드라이버, 및 종단 영역에 배치되고 하이측 영역과 로우측 영역 사이에 정보 비트들을 송신하도록 구성되는 복수의 종단 다이오드들을 포함하며, 복수의 종단 다이오드들 중 각각의 종단 다이오드가 로우측 영역에 커플링되는 애노드와 하이측 영역에 커플링되는 캐소드를 포함하는, 게이트 드라이버를 제공한다.
실시예들은 게이트 드라이버의 하이측 영역과 로우측 영역 사이에서 종단 영역을 가로질러 정보 비트들을 송신하는 방법을 추가로 제공한다. 그 방법은 제1 전압 도메인에서 하이측 영역을 동작시키는 단계, 제1 전압 도메인보다 더 낮은 제2 전압 도메인에서 로우측 영역을 동작시키는 단계, 및 종단 영역에 배치된 복수의 종단 다이오드들 - 복수의 종단 다이오드들 중 각각의 종단 다이오드는 로우측 영역에 커플링되는 애노드와 하이측 영역에 커플링되는 캐소드를 포함함 - 을 통해 하이측 영역과 로우측 영역 사이에 정보 비트들을 송신하는 단계를 포함한다.
실시예들이 첨부된 도면들을 참조하여 여기서 설명된다.
도 1a는 하나 이상의 실시예들에 따른 전력 반도체 디바이스의 모터 제어 액추에이터를 예시하는 개략적인 블록도이며;
도 1b는 하나 이상의 실시예들에 따른 단일 션트 전류 감지를 이용하는 전력 인버터를 예시하는 개략도이며;
도 2는 하나 이상의 실시예들에 따른 인버터 제어 유닛의 개략적인 블록도이며;
도 3a 및 도 3b는 하나 이상의 실시예들에 따른 하이측 및 로우측 영역들 사이의 송신 인터페이스 회로들의 개략적인 블록도들을 도시하며;
도 4a는 하나 이상의 실시예들에 따른 하이측 수신기 회로의 개략적인 블록도를 도시하며;
도 4b는 도 4a에 예시된 하이측 수신기 회로에 대응하는 진리표를 도시하며;
도 4c는 Bitx가 1인 경우의 도 4a에 예시된 하이측 수신기 회로의 개략적인 블록도를 도시하며;
도 4d는 Bitx가 0인 경우의 도 4a에 예시된 하이측 수신기 회로의 개략적인 블록도를 도시하며;
도 5a는 하나 이상의 실시예들에 따른 차동 입력 신호가 1과 동일한 경우의 로우측 수신기 회로의 개략적인 블록도를 도시하며;
도 5b는 하나 이상의 실시예들에 따른 차동 입력 신호가 0과 동일한 경우의 로우측 수신기 회로의 개략적인 블록도를 도시하며;
도 6a는 하나 이상의 실시예들에 따른 하이측 이벤트 센서의 개략적인 회로도를 도시하며;
도 6b는 하나 이상의 실시예들에 따른 로우측 이벤트 센서의 개략적인 회로도를 도시하며; 그리고
도 6c는 하나 이상의 실시예들에 따른 상이한 전압 이벤트들 또는 상들이 발생하는 시간에 걸쳐 전압(Vs)을 선도(plot)로 나타내는 그래프를 도시한다.
도 1a는 하나 이상의 실시예들에 따른 전력 반도체 디바이스의 모터 제어 액추에이터를 예시하는 개략적인 블록도이며;
도 1b는 하나 이상의 실시예들에 따른 단일 션트 전류 감지를 이용하는 전력 인버터를 예시하는 개략도이며;
도 2는 하나 이상의 실시예들에 따른 인버터 제어 유닛의 개략적인 블록도이며;
도 3a 및 도 3b는 하나 이상의 실시예들에 따른 하이측 및 로우측 영역들 사이의 송신 인터페이스 회로들의 개략적인 블록도들을 도시하며;
도 4a는 하나 이상의 실시예들에 따른 하이측 수신기 회로의 개략적인 블록도를 도시하며;
도 4b는 도 4a에 예시된 하이측 수신기 회로에 대응하는 진리표를 도시하며;
도 4c는 Bitx가 1인 경우의 도 4a에 예시된 하이측 수신기 회로의 개략적인 블록도를 도시하며;
도 4d는 Bitx가 0인 경우의 도 4a에 예시된 하이측 수신기 회로의 개략적인 블록도를 도시하며;
도 5a는 하나 이상의 실시예들에 따른 차동 입력 신호가 1과 동일한 경우의 로우측 수신기 회로의 개략적인 블록도를 도시하며;
도 5b는 하나 이상의 실시예들에 따른 차동 입력 신호가 0과 동일한 경우의 로우측 수신기 회로의 개략적인 블록도를 도시하며;
도 6a는 하나 이상의 실시예들에 따른 하이측 이벤트 센서의 개략적인 회로도를 도시하며;
도 6b는 하나 이상의 실시예들에 따른 로우측 이벤트 센서의 개략적인 회로도를 도시하며; 그리고
도 6c는 하나 이상의 실시예들에 따른 상이한 전압 이벤트들 또는 상들이 발생하는 시간에 걸쳐 전압(Vs)을 선도(plot)로 나타내는 그래프를 도시한다.
다음에서, 예시적인 실시예들의 더 철저한 설명을 제공하는 세부사항들이 언급된다. 그러나, 본 기술분야의 통상의 기술자들에게는 실시예들이 이들 특정 세부사항들 없이 실시될 수 있다는 것이 명백할 것이다. 다른 경우들에서, 널리 공지된 구조들 및 디바이스들이 실시예들을 모호하게 하는 것을 피하기 위하여 블록도 형태로 또는 개략적 도면으로 도시된다. 덧붙여서, 이후로 설명되는 상이한 실시예들의 특징들은 특별히 다르게 언급되지 않는 한 서로 결합될 수 있다.
게다가, 동등하거나 또는 유사한 엘리먼트들 또는 동등하거나 또는 유사한 기능을 갖는 엘리먼트들이 동등하거나 또는 유사한 참조 번호들로써 다음의 설명에서 표시된다. 동일한 또는 기능적으로 동등한 엘리먼트들에는 도면들에서 동일한 참조 번호들이 주어짐에 따라, 동일한 참조 번호들이 제공되는 엘리먼트들에 대한 반복된 설명이 생략될 수 있다. 그런고로, 동일하거나 또는 유사한 참조 번호들을 갖는 엘리먼트들을 위해 제공되는 설명들은 상호 교환 가능하다.
이와 관련하여, "상단", "하단", "아래", "앞", "뒤(behind)", "후방(back)", "선두(leading)", "말미(trailing)", "보다 아래", "보다 위" 등과 같은 방향성 용어들이 설명되고 있는 도면들의 배향에 관련하여 사용될 수 있다. 실시예들의 부분들이 다수의 상이한 배향들에 위치될 수 있기 때문에, 방향성 용어들은 예시 목적으로 사용되고 제한하는 것은 결코 아니다. 다른 실시예들이 이용될 수 있고 구조적 또는 논리적 변화들이 청구항들에 의해 정의된 범위로부터 벗어남 없이 만들어질 수 있다는 것이 이해되어야 한다. 다음의 상세한 설명은, 그러므로, 제한하는 의미로 취해지지 않아야 한다.
엘리먼트가 다른 엘리먼트에 "접속된" 또는 "커플링된" 것으로 지칭되는 경우, 그 엘리먼트는 다른 엘리먼트에 직접 접속 또는 커플링될 수 있거나 또는 개재하는 엘리먼트들이 존재할 수 있다는 것이 이해될 것이다. 반면에, 엘리먼트가 다른 엘리먼트에 "직접 접속된" 또는 "직접 커플링된" 것으로 지칭될 때, 개재 엘리먼트들은 존재하지 않는다. 엘리먼트들 사이의 관계를 설명하는데 사용되는 다른 단어들은 유사한 방식으로 (예컨대, "사이" 대 "직접적으로 사이에," "인접한" 대 "직접적으로 인접한" 등으로) 해석되어야 한다.
여기서 설명되거나 또는 도면들에서 도시되는 실시예들에서, 접속 또는 커플링의 일반적인 목적, 예를 들어, 특정한 종류의 신호를 송신하는 것 또는 특정한 종류의 정보를 송신하는 것이 본질적으로 유지되는 한, 임의의 직접 전기 접속 또는 커플링, 즉, 추가적인 개재 엘리먼트들이 없는 임의의 접속 또는 커플링이 간접 접속 또는 커플링, 즉, 하나 이상의 추가적인 개재 엘리먼트들을 갖는 접속 또는 커플링에 의해 또한 구현될 수 있거나, 또는 그 반대로 구현될 수 있다. 상이한 실시예들의 특징들이 추가의 실시예들을 형성하도록 결합될 수 있다. 예를 들어, 실시예들 중 하나의 실시예에 관해 설명되는 변형들 또는 수정들은 달리 언급되지 않는 한 다른 실시예들에 또한 적용 가능할 수 있다.
"실질적으로"라는 용어는 본 명세서에서 설명되는 실시예들의 양태들로부터 벗어남 없이 업계에서 허용 가능한 것으로 여겨지는 (예컨대, 5% 내의) 작은 제조 공차들을 설명하기 위해 본 명세서에서 사용될 수 있다.
센서는 측정될 물리량을 전기 신호, 예를 들어, 전류 신호 또는 전압 신호로 변환하는 컴포넌트를 지칭할 수 있다. 물리량은, 예를 들어, 단일 션트 저항기 시스템의 션트 저항기에서의 전류 또는 전압일 수 있다.
신호 프로세싱 회로 및/또는 신호 컨디셔닝 회로는 하나 이상의 컴포넌트들로부터 하나 이상의 신호들을 수신하고 그에 대한 신호 컨디셔닝 또는 프로세싱을 수행할 수 있다. 신호 컨디셔닝은, 본 명세서에서 사용되는 바와 같이, 신호가 추가의 프로세싱을 위한 다음의 스테이지의 요건들을 충족시키는 방식으로 그 신호를 조작하는 것을 말한다. 신호 컨디셔닝은 신호를 컨디셔닝 후의 프로세싱에 적합하게 만들기 위해 요구되는 아날로그로부터 디지털로의 변환(예컨대, 아날로그-디지털 변환기를 통함), 증폭, 필터링, 변환, 바이어싱, 레인지 매칭, 격리 및 임의의 다른 프로세스들을 포함할 수 있다.
따라서, 신호 프로세싱 회로는 하나 이상의 센서 엘리먼트들로부터의 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기(analog-to-digital converter)(ADC)를 포함할 수 있다. 신호 프로세싱 회로는 디지털 신호에 대해 얼마간의 프로세싱을 수행하는 디지털 신호 프로세서(digital signal processor)(DSP)를 또한 포함할 수 있다.
전기 에너지를 변환하고 전기 모터 또는 전기 머신을 구동하는 것과 같은 자동차, 소비자 및 산업 응용분야들에서의 현대 디바이스들의 많은 기능들은 전력 반도체 디바이스들에 의존한다. 예를 들어, 몇몇 이름을 대자면, 절연 게이트 바이폴라 트랜지스터들(Insulated Gate Bipolar Transistors)(IGBT들), 금속 산화물 반도체 전계 효과 트랜지스터들(Metal Oxide Semiconductor Field Effect Transistors)(MOSFET들) 및 다이오드들은, 전력 공급부들 및 전력 변환기들에서의 스위치들을 비제한적으로 포함하는 다양한 응용분야들에 사용되었다.
전력 반도체 디바이스는 디바이스의 두 개의 부하 단자 구조들 사이의 부하 전류 경로를 따라 부하 전류를 전도하도록 구성되는 반도체 구조를 일반적으로 포함한다. 게다가, 부하 전류 경로는, 때때로 게이트 전극이라고 지칭되는 제어 전극에 의해 제어될 수 있다. 예를 들어, 제어 신호를, 예컨대, 대응하는 드라이버 유닛으로부터 수신 시, 제어 전극은 전력 반도체 디바이스를 도통 상태 및 차단 상태 중 하나로 설정할 수 있다. 제어 신호가 제어된 값을 갖는 전압 신호 또는 전류 신호에 의할 수 있다.
전력 트랜지스터는 부하 전류를 구동하는데 사용될 수 있는 전력 반도체 디바이스이다. 예를 들어, IGBT는 자신의 게이트 단자를 활성화 및 비활성화시킴으로써 턴 "ON" 또는 "OFF" 된다. 게이트 및 이미터를 가로질러 양의 입력 전압 신호를 인가하는 것은 디바이스를 그것의 "ON" 상태로 유지시킬 반면, 입력 게이트 신호를 영 또는 약간 음으로 만드는 것은 디바이스를 턴 "OFF" 시킨다. 전력 트랜지스터를 온 및 오프로 스위칭하기 위한 턴 온 프로세스 및 턴 오프 프로세스가 있다. 턴 온 프로세스 동안, 게이트 드라이버 집적 회로(integrated circuit)(IC)는 게이트를 충분한 전압으로 충전시켜 디바이스를 턴 온하기 위하여 전력 트랜지스터의 게이트에 게이트 전류(즉, 온 전류)를 제공(소싱)하는데 사용될 수 있다. 반면, 턴 오프 프로세스 동안, 게이트 드라이버 IC는 게이트를 충분히 방전시켜 디바이스를 턴 오프하기 위하여 전력 트랜지스터의 게이트로부터 게이트 전류(즉, 오프 전류)를 뽑아내는데(싱킹하는데) 사용된다. 전류 펄스가 펄스 폭 변조(pulse width modulation)(PWM) 스킴에 따라 제어 신호로서 게이트 드라이버 IC로부터 출력될 수 있다. 따라서, 제어 신호는 전력 트랜지스터를 제어하기 위해 PWM 사이클 동안 ON 전류 레벨과 OFF 전류 레벨 사이에서 스위칭될 수 있다. 이는 결국 게이트 전압을 충전 및 방전시켜 전력 트랜지스터를 턴 온 및 오프시킨다.
특히, 전력 트랜지스터의 게이트는 용량성 부하이고, 턴 ON 전류(즉, 게이트 소스 전류)와 턴 OFF 전류(즉, 게이트 싱크 전류)는 스위칭 이벤트가 개시될 때 초기 전류로서 지정된다. 턴 OFF 이벤트 동안, 얼마간의 작은 시간량(PWM 주기에 비해 작음) 후, 게이트 전류는 감소하고 게이트가 0V에 도달할 때 영의 값에 도달한다. 턴 ON 이벤트 동안, 얼마간의 작은 시간량(PWM 주기에 비해 작음) 후, 게이트 전류는 감소하고 게이트가 15V에 도달할 때 영의 값에 도달한다. 본 명세서에서 제공되는 실시예들에 따르면, 턴 ON 전류 및 턴 OFF 전류의 전류 값들은 HV 게이트 드라이버 및 LV 게이트 드라이버 둘 다를 위해 프로그래밍될 수 있다. 예를 들어, 3비트 구성 신호가 3비트 스킴 하에서 여덟 개의 가능한 구성들로부터 선택되는 턴 ON 전류 및 턴 OFF 전류의 값들을 선택하는데 사용될 수 있다. 구성 신호를 위해 사용되는 비트들의 수를 가변함으로써 더 많거나 더 적은 구성들이 가능하다.
트랜지스터들은 절연 게이트 바이폴라 트랜지스터들(IGBT들) 및 금속 산화물 반도체 전계 효과 트랜지스터들(MOSFET들)(예컨대, Si MOSFET들 또는 SiC MOSFET들)을 포함할 수 있다. IGBT들이 아래의 실시예들에서 예로서 사용될 수 있지만, MOSFET들은 IGBT들을 대체할 수 있고 그 반대의 경우도 마찬가지라는 것이 이해될 것이다. 이 상황에서, MOSFET가 IGBT를 대체할 때, 본 명세서에서 설명되는 예들 중 임의의 예에서 MOSFET의 드레인이 IGBT의 컬렉터를 대체할 수 있으며, MOSFET의 소스는 IGBT의 이미터를 대체할 수 있고, MOSFET의 드레인-소스 전압(VDS)은 IGBT의 컬렉터-이미터 전압(VCE)을 대체할 수 있다. 따라서, 임의의 IGBT 모듈은 MOSFET 모듈에 의해 대체될 수 있고 그 반대의 경우도 마찬가지이다.
이 명세서에서 설명되는 특정 실시예들은 전력 변환기 또는 전력 공급부 내에서 사용될 수 있는 전력 반도체 디바이스에 관련되지만 그것으로 제한되지는 않는다. 따라서, 일 실시예에서, 전력 반도체 디바이스는 부하에 공급될 부하 전류, 및/또는, 전력원에 의해 제공되는 부하 전류를 운반하도록 구성될 수 있다. 예를 들어, 반도체 디바이스는 모놀리식으로 집적된 다이오드 셀, 및/또는 모놀리식으로 집적된 트랜지스터 셀과 같은 하나 이상의 전력 반도체 셀들을 포함할 수 있다. 이러한 다이오드 셀 및/또는 이러한 트랜지스터 셀들은 전력 반도체 모듈에 통합될 수 있다.
하프 브리지를 형성하도록 적절히 접속되는 트랜지스터들을 포함하는 전력 반도체 디바이스들은 전력 전자공학 분야에서 흔히 사용된다. 예를 들어, 하프 브리지들은 전기 모터들 또는 스위치 모드 전력 공급부들을 구동하는데 사용될 수 있다.
예를 들어, 다상(multi-phase) 인버터가 다상 부하들(예컨대, 3-상 모터)을 공급함으로써 다상 전력을 제공하도록 구성될 수 있다. 예를 들면, 3상 전력이 서로 120 전기각도(electrical degree) 이위상(out of phase)인 세 개의 대칭적 사인파들을 수반한다. 대칭적인 3상 전력 공급 시스템에서, 세 개의 도체들 각각은 공통 기준에 대해 동일한 주파수 및 전압 진폭이지만 주기의 1/3의 위상차를 갖는 교류 전류(alternating current)(AC)를 운반한다. 위상차로 인해, 임의의 도체 상의 전압은 다른 도체들 중 하나의 도체 후의 사이클의 삼분의 일 및 나머지 도체 전의 사이클의 삼분의 일에서 자신의 피크에 도달한다. 이 위상 지연이 평형 선형 부하(balanced linear load)에 일정한 전력 전송을 제공한다. 이는 또한 전기 모터에서 회전 자기장을 생성하는 것을 가능하게 한다.
평형 및 선형 부하를 피딩하는 3상 시스템에서, 세 개의 도체들의 순시 전류들의 합은 영이다. 다르게 말하면, 각각의 도체에서의 전류는 다른 두 개의 도체들에서의 전류들의 합과 크기가 동일하지만, 반대 부호를 가진다. 임의의 상도체(phase conductor)에서의 전류를 위한 복귀 경로는 다른 두 개의 상도체들이다. 순시 전류들은 전류 공간 벡터를 생성한다.
3상 인버터는 각각의 인버터 레그가 세 개의 상들 중 각각의 상을 위한 것인 세 개의 인버터 레그들을 포함하고, 각각의 인버터 레그는 서로 평행한 직류(direct current)(DC) 전압원에 접속된다. 각각의 인버터 레그는, 예를 들어 DC를 AC로 변환하기 위한 하프 브리지 구성으로 배열되는, 한 쌍의 트랜지스터들을 포함한다. 다르게 말하면, 각각의 인버터 레그는, 직렬로 접속되고 상부하(phase load)를 구동하기 위해 서로 상보적으로 스위치 온 및 오프하는 두 개의 상보적인 트랜지스터들(즉, 하이측 트랜지스터 및 로우측 트랜지스터)을 포함한다. 그러나, 다상 인버터들은 3 개의 상들로 제한되지 않고, 인버터 레그가 각각의 상을 위한 것인 두 개의 상들 또는 세 개를 초과하는 상들을 포함할 수 있다.
도 1a는 하나 이상의 실시예들에 따른 전력 반도체 디바이스의 모터 제어 액추에이터(100)를 예시하는 개략적인 블록도이다. 특히, 모터 제어 액추에이터(100)는 전력 인버터(1)와 인버터 제어 유닛(2)을 포함한다. 인버터 제어 유닛(2)은 모터 제어 유닛으로서 거동하고 따라서 모터 제어기 또는 모터 제어 IC라고 또한 지칭될 수 있다. 모터 제어 유닛은 모놀리식 IC일 수 있거나 또는 둘 이상의 IC들 상의 마이크로제어기 및 게이트 드라이버로 분리될 수 있다.
모터 제어 액추에이터(100)는 세 개의 상들(U, V, 및 W)을 포함하는 3상 모터(M)에 추가로 커플링된다. 전력 인버터(1)는 모터(M)를 구동하기 위해 3상 전류들을 공급함으로써 3상 전력을 제공하도록 구성되는 3상 전류 발생기이다. 전력 인버터(1)와 인버터 제어 유닛(2)이 동일한 회로 보드 상에, 또는 별개의 회로 보드들 상에 배치될 수 있다는 것이 추가로 이해될 것이다.
크기 및 위상 둘 다에서의 편차들은 모터(M)에서 전력 및 토크에서의 손실을 초래할 수 있다. 그러므로, 모터 제어 액추에이터(100)는 적절한 전류 균형이 피드백 제어 루프에 기초하여 유지되는 것을 보장하기 위해 모터(M)에 공급되는 전류들의 크기 및 위상을 실시간으로 모니터링하고 제어하도록 구성될 수 있다. 개루프 모터 제어 유닛들이 또한 존재하고 구현될 수 있다.
전력 인버터(1)는 상보적인 쌍으로 배열되는 여섯 개의 트랜지스터 모듈들(3u+, 3u-, 3v+, 3v-, 3w+, 및 3w-)(총괄하여 트랜지스터 모듈들(3)이라 지칭됨)의 스위칭 어레이를 포함한다. 각각의 상보적인 쌍은 상 전류를 3상 모터(M)에 공급하는 하나의 인버터 레그를 구성한다. 따라서, 각각의 인버터 레그는 상부(하이측) 트랜지스터 모듈(3)과 하부(로우측) 트랜지스터 모듈(3)을 포함한다. 각각의 트랜지스터 모듈은 하나의 트랜지스터를 포함할 수 있고, 다이오드(도시되지 않음)를 또한 포함할 수 있다. 따라서, 각각의 인버터 레그는 상부 트랜지스터와 하부 트랜지스터를 포함한다. 부하 전류 경로들(U, V, 및 W)은 상보적 트랜지스터들 사이에 위치된 각각의 인버터 레그의 출력(즉, 각각의 하프 브리지의 출력)으로부터 연장되고, 모터(M)와 같은 부하에 커플링되도록 구성된다. 전력 인버터(1)는 DC 전력 공급부(4)(예컨대, 배터리 또는 다이오드 브리지 정류기)에 그리고 인버터 제어 유닛(2)에 커플링된다.
이 예에서, 인버터 제어 유닛(2)은 모터 제어 회로와, 스위칭 어레이를 제어하기 위한 게이트 드라이버 회로를 포함한다. 일부 예들에서, 인버터 제어 유닛(2)은 모터 제어 회로 및 게이트 드라이버 회로가 단일 다이 상에 통합되는 모놀리식일 수 있다. 다른 예들에서, 모터 제어 회로와 게이트 드라이버 회로는 개별 IC들로서 파티셔닝될 수 있다. "모놀리식" 게이트 드라이버가 단일 실리콘 칩 상의 게이트 드라이버이고 특정 HV 기술로 추가로 만들어질 수 있다. 더욱이, 게이트 드라이버 IC는 전력 인버터(1) 상에 통합될 수 있다.
모터 제어기 IC는 모터 제어 액추에이터(100)의 모터 제어 기능을 실시간 수행한다. 모터 제어 기능은 영구 자석 모터 또는 유도 전동기를 제어하는 것을 포함할 수 있고, 로터 포지션 감지를 요구하지 않는 센서리스 제어로서, 홀(Hall) 센서들 및/또는 인코더 디바이스를 이용한 센서 기반 제어로서, 또는 센서 기반 제어(예컨대, 더 낮은 로터 속력들에서 사용됨) 및 센서리스 제어(예컨대, 더 높은 로터 속력들에서 사용됨) 둘 다의 조합으로서 구성될 수 있다.
예를 들어, 인버터 제어 유닛(2)은 제어기 및 드라이버 유닛(5)을 포함하며, 이 제어기 및 드라이버 유닛은 모터 제어기 IC로서의 마이크로제어기 유닛(microcontroller unit)(MCU)과, 각각의 트랜지스터 모듈(3)의 트랜지스터들을 제어하기 위한 드라이버 신호들을 생성하는 게이트 드라이버 IC를 포함한다. 따라서, 부하 전류 경로들(U, V, 및 W)은 트랜지스터들(3)의 제어 전극들(즉, 게이트 전극들)을 제어함으로써 제어기 및 드라이버 유닛(5)에 의해 제어될 수 있다. 예를 들어, 마이크로제어기로부터 제어 신호를 수신 시, 게이트 드라이버 IC는 대응하는 트랜지스터를 도통 상태(즉, 온 상태) 또는 차단 상태(즉, 오프 상태) 중 하나의 상태로 설정할 수 있다.
게이트 드라이버 IC는 마이크로제어기로부터 전력 트랜지스터 제어 신호들을 포함하는 명령들을 수신하고, 수신된 명령들 및 제어 신호들에 따라 각각의 트랜지스터들(3)을 턴 온 또는 턴 오프하도록 구성될 수 있다. 예를 들어, 각각의 트랜지스터(3)의 턴 온 프로세스 동안, 게이트 드라이버 IC는 게이트를 충전시키기 위하여 각각의 트랜지스터(3)의 게이트에 게이트 전류를 제공(소싱)하는데 사용될 수 있다. 반면, 턴 오프 프로세스 동안, 게이트 드라이버 IC는 게이트를 방전시키기 위하여 트랜지스터(3)의 게이트로부터 게이트 전류를 뽑아내는데(싱킹하는데) 사용될 수 있다.
인버터 제어 유닛(2) 또는 제어기 및 드라이버 유닛(5) 자체는 각각의 트랜지스터의 상태들과, 궁극적으로, 각각의 부하 전류 경로들(U, V, 및 W) 상에서 제공되는 각각의 상 전류를 제어하기 위한 PWM 스킴을 구현함에 있어서 사용되는 PWM 제어기, ADC, DSP, 및/또는 클록 소스(즉, 타이머 또는 카운터)를 포함할 수 있다.
특히, 제어기 및 드라이버 유닛(5)의 마이크로제어기는 다상 부하, 이를테면 다상 모터로의 각각의 상 전류 출력을 위해 전류 제어를 실시간으로 제공하기 위한 모터 제어 알고리즘, 이를테면 필드 지향 제어(field-oriented control)((FOC) 알고리즘을 사용할 수 있다. 모터 속력은 FOC 제어 외에 속력 제어 루프를 추가함으로써 추가로 제어될 수 있다. 따라서, FOC는 내부 제어 루프로서 간주될 수 있고 속력 제어 루프는 외부 제어 루프로서 간주될 수 있다. 일부 경우들에서, 모터 포지션은 속력 제어 루프 외부의 제3 제어 루프(예컨대, 포지션 제어 루프)를 사용하여 제어될 수 있다.
예를 들어, FOC 동안, 정확한 로터 포지션이 실시간으로 결정될 수 있도록 모터 상 전류가 측정되어야 한다. 모터 상 전류의 결정을 구현하기 위해, MCU(5)는 단일 션트 전류 감지를 사용하는 공간 벡터 펄스 폭 변조(space vector pulse width modulation)(SVPWM))라고 또한 지칭되는 알고리즘(예컨대, 공간 벡터 변조(space vector modulation)(SVM)을 채용할 수 있다.
더욱이, 전력 인버터(1)의 스위치들(3)(즉, 트랜지스터들)은 동일한 인버터 레그에서의 양 스위치들이 턴 온되지 않거나 또는 DC 공급이 단락되지 않도록 제어된다. 이 요건은 모터 제어 알고리즘에 따른 인버터 레그 내의 스위치들(3)의 상보적인 동작에 의해 충족될 수 있다.
도 1b는 하나 이상의 실시예들에 따른 단일 션트 전류 감지를 이용하는 전력 인버터(1)를 예시하는 개략도이다. 특히, 전력 인버터(1)는 전력 인버터(1)의 음의 DC 링크 상에 배치되는 션트 저항기(Rs)를 포함한다. 트랜지스터들(3u+, 3u-, 3v+, 3v-, 3w+, 및 3w-)은 스위치들로서 표현되고 모터(M)는 자신의 상들의 각각을 위한 권선과 함께 도시된다. 도 1a에서의 MCU(5)는 션트 저항기(Rs)로부터 취해진 전류의 샘플들을 수신한 다음 알고리즘(즉, 소프트웨어)을 사용하여 3상 전류를 실시간으로 재구성할 수 있다.
예를 들어, SVPWM은 세 개의 모터 상 전류들의 감지를 요구하는 벡터 제어 기반 알고리즘이다. 단일 션트 저항기(Rs)를 사용함으로써, DC 링크 전류 펄스들은 정확히 시간 간격들로 샘플링된다. 션트 저항기(Rs) 상의 전압 강하가 인버터 제어 유닛(2) 내부의 연산 증폭기에 의해 증폭되고, 예를 들어, 1.65V만큼 시프트 업될 수 있다. 결과적인 전압은 인버터 제어 유닛(2) 내부의 ADC에 의해 변환될 수 있다. 스위치들의 실제 조합에 기초하여, 모터(M)의 3상 전류들은 SVPWM 알고리즘을 사용하여 재구성된다. ADC는 PWM 사이클의 액티브 벡터들 동안 DC 링크 전류를 측정할 수 있다. 각각의 섹터에서, 2상 전류 측정들이 이용 가능하다. 제3 상 전류 값의 계산은 가능한데 왜냐하면 세 개의 권선 전류들이 0으로 합산되기 때문이다.
SVPWM 자체가 실시간의 PWM의 제어를 위한 알고리즘이다. 그것은 AC 파형들의 생성을 위해 사용되고, 다수의 스위칭 트랜지스터들을 사용하여 DC 소스로부터 가변 속력들로 3상 AC 전원 모터들을 구동하는데 사용될 수 있다. 본 명세서에서의 예들이 3상 모터들의 맥락에서 설명되지만, 그 예들은 그것으로 제한되지 않고 임의의 부하 스킴에 적용될 수 있다.
덧붙여서, 단일 션트 저항기 외의 다른 구현예들이 전류 감지를 위해 사용될 수 있을 뿐만 아니라 다른 모터 제어 알고리즘들이 부하를 제어하는데 사용될 수 있다는 것과, 본 명세서에서 설명되는 실시예들은 그것으로 제한되지 않는다는 것이 이해될 것이다.
도 2는 하나 이상의 실시예들에 따른 인버터 제어 유닛(200)의 개략적인 블록도이다. 인버터 제어 유닛(200)은 하나 이상의 인버터 레그들에 제공되는 전력 트랜지스터들의 도통 상태들을 제어하도록 구성되며, 예시적인 인버터 레그(1a)가 도시되어 있다. 인버터 레그(1a)의 전력 트랜지스터들은 하이측 트랜지스터(3H)와 로우측 트랜지스터(3L)를 포함하고, 트랜지스터들의 상보적인 쌍에 대응한다. 따라서, 하이측 트랜지스터(3H)와 로우측 트랜지스터(3L)는 도 1a 및 도 1b에 도시된 상보적인 트랜지스터 쌍들 중 하나의 상보적인 트랜지스터 쌍을 나타낼 수 있다.
인버터 제어 유닛(200)은 게이트 드라이버(5a)와 마이크로제어기(5b)를 포함하며, 마이크로제어기(5b)는 게이트 드라이버(5a)와의 정보 및 제어 신호들의 송신을 위해 그 게이트 드라이버에 전기적으로 커플링되고, 게이트 드라이버(5a)는 인버터 레그(1a)와의 정보 및 제어 신호들의 송신을 위해 그 인버터 레그에 전기적으로 커플링된다.
구체적으로, 게이트 드라이버(5a)는 세 개의 영역들, 즉 HV 게이트 드라이버(11)를 포함하는 하이측 영역(10), LV 게이트 드라이버(21)를 포함하는 로우측 영역(20), 및 비트 전송 다이오드들(31)을 포함하는 종단 영역(30)을 포함하는 모놀리식 게이트 드라이버이다. 세 개의 영역들(10, 20, 및 30)은 단일 집적 회로에 모놀리식으로 구축된다. 게이트 드라이버(5a)를 제조하는데 사용되는 기술은 단일 실리콘 다이 상에 모든 세 개의 영역들을 구축할 수 있고 단일 IC 게이트 드라이버를 구축할 수 있다. 다르게 말하면, 게이트 드라이버(5a)는 하이측(10) 및 로우측(20) 둘 다를 포함하는 단일 칩이다. 하이측(10)과 로우측(20) 사이에는 주요 목적이 영역들(10 및 20)을 전기적으로 격리시키는 것인 종단 영역(30)이 있다. 이 특정 기술에서의(그리고 다른 고전압 기술들에서의) 종단 영역(30)은 부트스트랩 커패시터(7)를 충전하기 위한 부트스트랩 다이오드(9)로서 일반적으로 사용되는 대형 다이오드를 포함한다.
인버터 제어 유닛(200)은 하이측 공급 전압(Vb)(즉, 하이측 영역(10)의 공급), 하이측 접지 전압(Vs)(즉, 하이측 영역(10)의 접지), 로우측 공급 전압(Vcc)(즉, 로우측 영역(20)의 공급), 로우측 접지 전압(Vss)(즉, 로우측 영역(20)의 접지), 부트스트랩 커패시터(7), 및 종단 영역(30)에 위치되는 부트스트랩 다이오드(9)를 더 포함한다. 통상적으로, Vb는 Vs+Vcc와 동일하며, 여기서 Vcc는 이 예에서 15V와 동일하다(즉, Vb-Vs=15V). 다시 말하면, 정상 동작 동안 Vb는 하이측에 부트스트랩 커패시터(7)를 공급하는 것으로 인해 Vs보다 15V 더 높다. 양의 전력 공급부 레일인 DC+는 일반적으로 200~1200V의 범위에 있지만, 이것으로 제한되지 않는다. 덧붙이자면, 로우측 스위치(3L)가 온(이고 3H가 오프)일 때 Vs는 DC-(예컨대, Vss 또는 0V)와 동일하다. DC-는 음의 전력 공급부 레일이고, 도시된 바와 같이, Vss에 단락될 수 있지만, 반드시 그런 것은 아니다. 이 경우, Vb는 거의 15V이고 부트스트랩 커패시터(7)는 부트스트랩 다이오드(9)를 통해 Vcc에 의해 충전되고 있다. 그렇지 않으면, 하이측 스위치(3H)가 온(이고 3L가 오프)일 때 Vs는 DC+와 동일하며, 이 경우 Vb는 DC+보다 15V 더 높고 부트스트랩 커패시터(7)는 천천히 방전되어, 부트스트랩 다이오드(9)가 오프된다.
전술한 전압들은 하이측 영역(10)이 로우측 영역(20)보다 더 높은 전압 또는 전력 도메인에서 동작되도록 설정된다. 예를 들어, 로우측(외부) 공급 전압(Vcc)은 15V로 설정될 수 있고 DC+가 1200V일 때 하이측 공급 전압(Vb)은 1215V의 최대 전압에서 동작될 수 있다. 덧붙여서, 전압(Vdd)은 공칭(드레인) 공급 전압을 지칭하는데, 내부적으로 생성되고 조절되는 전압(예컨대, 5.5V)이다. 전압(Vdd)은 모든 로직 게이트들을 위한 기준 전압으로서 역할을 할 수 있다.
하이측 영역(10)은 전력 트랜지스터(3H)를 구동하도록 구성되는 HV 게이트 드라이버(11)를 포함한다. 덧붙여서, 하이측 영역(10)은 로우측 영역(20)으로부터 업링크 송신 방향으로 정보 비트들을 수신하도록 구성되는 하이측 수신기(12), 로우측 영역(20)에 다운링크 송신 방향으로 정보 비트들을 송신하도록 구성되는 하이측 송신기(13), 마이크로제어기(5b)로부터 (예컨대, 펄스 발생기(27) 및 nMOS 레벨 시프터(28)를 통해) 제어 신호를 수신하고 그 제어 신호를 HV 게이트 드라이버(11)에 송신하도록 구성되는 하이측 로직(14), 하이측 영역(10)에서 이례적인 이벤트들(예컨대, 단락 이벤트들, 과전류 이벤트들, 하이측 공급(Vb-Vs) 과전압 이벤트들, 및 하이측 공급(Vb-Vs) 부족전압 이벤트들)을 감지하고 그것에 응답하여 에러 플래그를 생성하도록 구성되는 진단 로직 블록(15), 및 출력 버퍼(16)를 포함한다. 출력 버퍼(16)는 HV 게이트 드라이버(11)의 출력을 증폭하고 증폭된 신호를 제어 신호로서 전력 트랜지스터(3H)에 제공하는 역할을 할 수 있다.
nMOS 레벨 시프터(28)는 제어 신호를 변환(즉, 레벨 시프트)하고, 따라서 제어 정보를, 저전압/전력 도메인으로부터 고전압/전력 도메인으로 전송하는데 사용된다. 종단 다이오드들(31)은 두 개의 전압 도메인들 사이에서 정보 비트들을 송신하는데 사용된다. 레벨 시프터는 "실시간" 송신기(즉, PWM 주기에 비해 낮은 지연)이다. 반면, 종단 다이오드들은 더 큰 지연을 갖지만 전력을 덜 소비하고 더 작은 면적을 차지한다.
로우측 영역(20)은 전력 트랜지스터(3L)를 구동하도록 구성되는 LV 게이트 드라이버(21)를 포함한다. 덧붙여서, 로우측 영역(20)은 하이측 영역(10)에 업링크 송신 방향으로 정보 비트들을 송신하도록 구성되는 로우측 송신기(22), 하이측 영역(10)으로부터 다운링크 송신 방향으로 정보 비트들을 수신하도록 구성되는 로우측 수신기(23), 마이크로제어기(5b)로부터 제어 신호를 수신하고 LV 게이트 드라이버(21)에 제어 신호를 송신하도록 구성되는 로우측 로직(14), 제어 신호를 전력 트랜지스터(3L)에 출력하도록 구성되는 출력 버퍼(26), 펄스 발생기(27), 및 nMOS 레벨 시프터(28)를 포함한다.
마이크로제어기(5b)는 로우측 영역(20)과는 동일한 전압 도메인(즉, 전력 도메인)에 있기 때문에 게이트 드라이버(5a)의 로우측 영역(20)에 전기적으로 커플링된다. 마이크로제어기(5b)는 트랜지스터들(3L 및 3H)을 제어하기 위한 제어 신호들을 생성하고 그 제어 신호들을 로우측 영역(20)의 게이트 드라이버(5a)에 송신하도록 구성된다. 예를 들어, 게이트 드라이버(5a)는 PWM 제어 신호들을 사용하여 전압(Vs)에 접속된 모터 상(즉, 인버터 레그)을 구동하기 위한 명령들을 마이크로제어기(5b)로부터 수신하도록 구성된다. 이들 PWM 제어 신호들은 로우측 영역(20)에서 게이트 드라이버(5a)에 의해 수신되고 대응하는 HV 게이트 드라이버(11) 및 LV 게이트 드라이버(21)에 적절한 로직(예컨대, 로우측 로직(24) 또는 펄스 발생기(27), nMOS 레벨 시프터(28), 및 하이측 로직(14)의 조합)을 통해 전해진다. 제어 신호들이 HV 게이트 드라이버(11)에 도달하기 위하여, 제어 신호들은 로우측 영역(20)으로부터 종단 영역(30)을 통해 송신된다. HV 게이트 드라이버(11)와 LV 게이트 드라이버(21)는 제어 신호들을 수신하고 제어 신호들을 대응하는 전력 트랜지스터(3L 및 3H)에 게이트 드라이버(5a)의 출력 단자를 통해 출력하도록 구성된다.
마이크로제어기(5b)는 정보 비트들을 하이측 영역(10)에 로우측 영역(20)을 통해 송신하고 정보 비트들을 하이측 영역(10)으로부터 로우측 영역(20)을 통해 수신하도록 추가로 구성된다. 게이트 드라이버(5a)의 하이측 영역(10)을 향한 송신은 마이크로제어기(5b)가 전류 펄스(제어 신호)의 출력 전류와 다른 동기 정류 프로그래밍과 같은 HV 게이트 드라이버(11)의 하나 이상의 파라미터들을 프로그래밍하는 것을 허용하여, HV 게이트 드라이버(11)를 유연하게 하고 상이한 애플리케이션 환경들에 적합하게 한다. 여기서, PWM 전류 펄스의 출력 전류의 하이 레벨 및 로우 레벨은 마이크로제어기(5b)로부터 수신된 정보에 따라 구성될 수 있다.
마이크로제어기(5b)는 전류 펄스(제어 신호)의 출력 전류와 다른 동기 정류 프로그래밍과 같은 LV 게이트 드라이버(21)의 하나 이상의 파라미터들을 프로그래밍하도록 또한 구성된다. 마이크로제어기(5b)와 LV 게이트 드라이버(21)가 동일한 전압 도메인에 있기 때문에, 구성 정보 비트들은 로우측 로직(24)을 통해 LV 게이트 드라이버(21)에 전송될 수 있다.
덧붙여서, 하이측 영역(10)에서의 진단 블록(15)은 이례적인 이벤트들을 감지하고 이들 이벤트들이 발생할 때 플래그들을 세우도록 구성될 수 있다. 예를 들어, 진단 블록(15)은 단락 이벤트를 표시하는 인버터 레그(1a)에서의 과전류를 검출하고, 이러한 검출에 응답하여 에러 플래그를 생성하도록 구성될 수 있다. 로우측 영역(20)으로의 송신은 진단 블록(15)이 에러 플래그들을 포함하는 진단 정보를 마이크로제어기(5b)에 전송하는 것을 허용한다. 그러면 마이크로제어기(5b)가 수신된 진단 정보를 분석하는 것과 반작용들을 취하고 안전한 동작 조건들을 빠르게 복원하는 것이 가능하다. 예를 들어, 마이크로제어기(5b)는 수신된 진단 정보에 기초하여 HV 및 LV 게이트 드라이버들에 전송된 제어 신호들을 조정할 수 있다.
하이측 영역(10) 및 로우측 영역(20)은 종단 영역(30)에 위치되는 비트 전송 다이오드들(31)(즉, 종단 다이오드들(31))을 통해 두 개의 영역들 사이에서 정보 비트들을 전송할 수 있다. 로우측 영역(20)은 마이크로제어기(5b)가 또한 상주하는 저전압 도메인에 위치하는 반면, 하이측 영역(10)은 고전압 도메인에 위치된다. 따라서, 게이트 드라이버(5a)는 두 개의 상이한 전압 도메인들을 포함한다. 종단 영역(30)은 저전압 도메인으로부터 고전압 도메인을 격리시키고, 격리 종단 영역이라고 지칭될 수 있다. 따라서, 종단 영역(30)은, 비트 전송 다이오드들(31)이 두 개의 전압 도메인들을 그것들 사이에서 통신을 가능하게 하면서도 격리시키는데 사용되는 고전압 격리 장벽을 제공한다.
이 예에서, 멀티-비트 통신 프로토콜이 하이측 영역(10)과 로우측 영역(20) 사이에 정보 비트들을 전송하는데 사용된다. 다시 말하면, 각각의 통신 라인이 종단 다이오드(31)를 갖는 다수의 통신 라인들이 다운링크 방향(하이측 대 로우측)으로 있고, 각각의 통신 라인이 종단 다이오드(31)를 갖는 다수의 통신 라인들이 업링크 방향(로우측 대 하이측)으로 있다. 종단 다이오드들(31)이 하이측 영역(10)과 로우측 영역(20) 사이에 정보 비트들을 송신하는데 사용되기 때문에, 송신 다이오드들이라고 지칭될 수 있다. 각각의 종단 다이오드(31)는 LV 측 영역(20)에 (예컨대, 로우측 송신기 또는 수신기 중 어느 하나에) 커플링된 자신의 애노드와 HV 측 영역(10)에 (예컨대, 하이측 송신기 또는 수신기 중 어느 하나에) 커플링된 자신의 캐소드를 가진다. 일부 종단 다이오드들(31)은 정보 비트들을 하이측 영역(10)으로부터 로우측 영역(20)으로 송신하도록 구성될 수 있고, 다른 종단 다이오드들은 정보 비트들을 로우측 영역(20)으로부터 하이측 영역(10)으로 송신하도록 구성될 수 있다. 송신되는 비트들의 수는 각각의 방향으로 송신되는 하나 이상의 비트들로 전적으로 구성 가능하다는 것이 이해될 것이다.
도 3a 및 3b는 하나 이상의 실시예들에 따른 하이측 영역과 로우측 영역 사이의 송신 인터페이스 회로들의 개략적인 블록도를 도시한다. 특히, 도 3a는 종단 다이오드들(31)을 통한 로우측 송신기(22)로부터 하이측 수신기(12)로의 업링크 송신을 예시하고 도 3b는 종단 다이오드들(31)을 통한 하이측 송신기(13)로부터 로우측 수신기(23)로의 다운링크 송신을 예시한다. 수신기 노드가 수신기 측의 수신 경로들에 대한 입력 노드(즉, 종단 다이오드의 캐소드에 커플링된 하이측 수신기의 노드와, 종단 노드의 애노드에 커플링된 로우측 수신기의 노드)로서 본 명세서에서 정의된다. 수신기 노드들은 도면들의 전체에 걸쳐 N1 및 N2로서 정의된다.
실시간 송신이 필요하지 않으면(예컨대, PWM 사이클 동안 수 비트들을 한 번 송신하는 것이 충분하면), 하이측 영역(10)에 그리고 하이측 영역으로부터 정보 비트들을 전송하기 위한 가능한 해결책은 격리 종단 영역(30)을 가로질러 제공되는 종단 다이오드들(31)을 사용하는 것이다. 종단 다이오드들(31)은 부트스트랩 다이오드(9)에 비해 폭이 더 작다. 예를 들어, 부트스트랩 다이오드(9)는 부트스트랩 캡을 빠르게 충전시키기 위하여 전형적으로 낮은 비저항을 가진다. 따라서, 부트스트랩 다이오드(9)는 가능한 최저 비저항을 성취하기 위하여 거의 종단 영역(30)만큼 넓다(밀리미터 범위). 대신에 송신 다이오드들(31)은 부트스트랩 다이오드(9)에 대해 종단 영역의 대부분을 남겨 두는 가능한 가장 작은 면적을 차지해야 한다. 따라서, 종단 다이오드들(31)은 이용 가능한 최소 기술(예컨대, 12 ㎛ 이하의 폭을 가짐)로 만들어질 수 있다. 이런 이유로, 종단 다이오드들(31)은 최소 폭 다이오드들이라 지칭될 수 있다. 따라서, 종단 다이오드들(31)은 게이트 드라이버가 구현되는 기술의 최소 기술 노드에 의해 정의되는 최소 폭을 가질 수 있고 부유(floating) HV 웰(well)이 로우일 때(즉, 더 낮은 전원 스위치(3L)가 온일 때) 정보 비트들을 송신하도록 구성된다. 하나의 예에서, 종단 다이오드들(31)은 12 ㎛ 이하의 폭을 갖는 최소 폭을 가질 수 있다.
부유 HV 웰이 로우이며(즉, 로우측 전원 스위치(3L)가 온이며), Vs가 Vss와 동일하거나 또는 실질적으로 동일하고(즉, Vs =~ Vss) Vcc가 Vb와 동일하거나 또는 실질적으로 동일할(즉, Vcc =~ Vb) 때, 송신 인터페이스 회로들을 통해 차동 송신이 가능하다. 이 상황에서, 로우측 전원 스위치(3L)가 온인 PWM 사이클 동안, 전압 도메인들이 정렬된다고 말할 수 있다. 전압 도메인들이 정렬될 때, 두 개의 최소 폭 종단 다이오드들(31)이 순방향 바이어스되고 비트들이 접합부를 가로질러 전파될 수 있다. 업링크 또는 다운링크 송신이 전압 도메인들이 정렬되는 경우에만 일어날 수 있고, 임의의 송신은 하이측 전원 스위치가 온일 때 인터럽트되는데 이 경우 종단 다이오드들(31)이 역 바이어스되기 때문이다.
전압(Vs)은 마이크로제어기(5b)에 의해 부과된 펄스 폭 변조와 동기하여 변화한다. 예를 들어, 전력 트랜지스터(3H)가 턴 온되고 전력 트랜지스터(3L)가 턴 오프될 때, Vs는 DC+와 동일하거나 또는 실질적으로 동일하며, 이는 일반적으로 200~1200V의 범위에 있지만 그것으로 제한되지는 않는다. 정상 동작 동안 Vb는 Vs보다 15V 더 높다. 덧붙여서, 전력 트랜지스터(3L)가 턴 온되고 전력 트랜지스터(3H)가 턴 오프될 때, Vs는 DC-(예컨대, Vss 또는 0V)와 동일하거나 또는 실질적으로 동일하다. 따라서, Vs는 PWM 커맨드에 따라 DC+와 DC- 사이에서 교번한다. 마이크로제어기(5b)에 부과되는 PWM은 각각의 전력 트랜지스터(3H 및 3L)에 대한 턴 온/오프 사이클을 결정한다. 결과적으로, PWM은 전압(Vs)의 듀티 사이클과 전압 도메인들이 정렬될 때(즉, 전력 트랜지스터(3L)가 온되고 Vs =~ Vss일 때)를 또한 결정한다. 인버터 레그(1a)의 Vs 노드에 접속된 유도성 부하는 PWM 전압으로 구동된다.
종단 다이오드들(31)의 동작 영역은 두 개의 전압들, 즉, 송신기 출력 레벨 및 Vs의 레벨에 의존한다. 전자는 전송되기로 의도되는 입력 비트들에 의해 제어되는 반면, 후자는 전원 스위치(3H)에 작용하는 하이측 드라이버(11)에 의해 제어되며, 이는 결국 Vs에 PWM을 부과하기 위해 마이크로제어기(5b)에 의해 (펄스 발생기(27) 및 nMOS 레벨 시프터(28)에 의해) 제어된다.
설명될 바와 같이, 에러 정정 송신 프로토콜이 거짓 송신(false transmission)들로부터 참 송신(true transmission)들을 구별하기 위해 도입되며, 거짓 송신들은 dV/dt(다이오드 커패시터 커플링) 및 음의 Vs(-Vs 또는 NegVs) 이벤트들 동안 종단 다이오드들(31)에 걸쳐 발생한다. 하이측 전위(Vs)가 접지 아래로 심하게 이동할 때 음의 Vs 이벤트가 발생한다. 따라서, dV/dt 및 NegVs 감지 회로들이 그렇게 포함된다.
도 4a는 하나 이상의 실시예들에 따른 하이측 수신기 회로의 개략적인 블록도를 도시한다. 도 4b는 도 4a에 예시된 하이측 수신기 회로에 대응하는 진리표를 도시한다. 특히, 하이측 수신기 회로는 도 2에 도시된 하이측 수신기(12)로 구현되고 종단 다이오드들(31)을 통한 로우측 송신기(22)로부터의 입력 신호(Bitx)(즉, 정보 비트)에 대응하는 차동 신호 쌍을 포함하는 차동 송신물을 수신한다.
하이측 수신기 회로는 슈미트 트리거(41a), 슈미트 트리거(41b), 풀다운 저항기(Ra-down), 풀다운 저항기(Rb-down), 이벤트 센서(42)(즉, dV/dt 및 NegVs 이벤트 센서), XOR 게이트(43), 3포트 AND 게이트(44), 3포트 AND 게이트(45), 0 대 1 지연 게이트(46), 0 대 1 지연 게이트(47), 및 세트-리셋(SR) 플립플롭(48)을 포함한다.
로우측에서, 차동 시그널링이 종단 영역(30)을 통해 각각의 정보 비트를 송신하는데 사용된다. 특히, 로우측 송신기(22)의 로우측 송신기 회로는 차동 신호 쌍을 입력 신호의 상보 비트들(Bitx 및 Bitx!)로서 출력하도록 구성되는 두 개의 버퍼들(22a 및 22b)을 포함한다. 버퍼(22b)는 비트 Bitx를 그것의 상보 비트(Bitx!)로 반전시키는 인버터일 수 있다. 다르게 말하면, 로우측 송신기 회로는 마이크로제어기(5b)로부터 또는 메모리(게이트 드라이버(5a) 내부 또는 외부임)로부터 입력 신호(Bitx)를 수신하고 그것을 두 개의 상보적 신호들로 변환하도록 구성된다. 상보적 신호들은 송신 비트를 전송하는데 사용되는 차동 신호 쌍이다. 양 버퍼들(22a 및 22b)은 증폭기들로서 또한 역할을 할 수 있다.
하이측 수신기 회로(12)의 토폴로지 및 로직은 참 송신들을 거짓 송신들로부터 구별하기 위한 목적으로 설계된다. 고전압 도메인과 저전압 도메인 사이의 전압(Vs)의 갑작스러운 스위칭 액션은 게이트 드라이버가 신뢰성 있는 비트 전송을 동작하기에 가혹한 환경을 만든다. 데이터는 기생 전류 및 전압 강하들로 인해 손상될 수 있다. 하이측 전압 도메인이 로우측 전압 도메인과 정렬되고(즉, 저전력 스위치(3L)가 온될 때) 송신에 영향을 미치는 교란이 없을 때마다, 송신된 비트들을 SR 플립플롭에 기입하는 것이 가능하다.
각각의 PWM 사이클 동안, Vs는 PWM 주기의 일 부분에 대해 하이이고 PWM 주기의 나머지 부분에 대해 로우로 스위칭된다. Vs=DC-(예컨대, Vs=Vss)일 때에만 송신이 발생할 수 있기 때문에, Vs가 로우(Vs=Vss)인 시간은 종단 다이오드들을 통해 정보를 성공적으로 송신하기 위하여 "0 대 1 지연"(예컨대, 엘리먼트들(46 및 47) 참조) 더하기 일부 다른 전파 지연들(예컨대, 다이오드 턴 온 지연, 기생 저항 및 커패시턴스로 인한 수신기 입력 노드(N1, N2)에서의 지연, 및 슈미트 트리거 및 로직 게이트 전파 지연들)보다 더 커야 한다. 엘리먼트들(46 및 47)에 의해 제공되는 "0 대 1 지연"은 아래에서 설명되는 3입력 AND 게이트의 출력에서 나타날 수 있는 최종적인 스퓨리어스 글리치들을 제거하기 위해 도입된다. "0 대 1 지연" 시간은 이 지연 시간 더하기 전파 지연들이 송신들의 허용과 동시에 NegVs 이벤트들로부터의 필터링과 저 위상의 맨 첫 번째 부분에서의 링잉을 위해 위의 요건들을 충족시키도록 선택될 수 있다. 그러나, 모든 PWM 사이클에서의 송신과 거짓 송신 거부 사이에는 절충이 있다.
입력 신호(Bitx)가 하이측 수신기(12)의 출력 버퍼에 기입될 정보 비트를 나타낸다. 로우측 송신기(22)는 두 개의 상보(즉, 차동) 비트들(Bitx 및 Bitx!)을 차동 송신물로서 송신한다. 이들 두 개의 비트들은 서로 상보적인 값들이어야만 하고 참 송신들을 거짓 송신들로부터 구별하는 것을 돕는데 사용된다. 예를 들어, 두 개의 비트들이 동일하면, 수신기 회로(12)는 그 송신이 거짓 송신이라고 결정할 수 있고 자신의 출력 버퍼를 업데이트하지 않는다. 따라서, 두 개의 종단 다이오드들(31a 및 31b)은 단일 정보 비트를 송신하는데 사용되고(즉, 두 개의 종단 다이오드들(31)이 각각의 정보 비트를 위해 사용되고) 다른 종단 다이오드(31s)는 음의 dV/dt 이벤트들 및/또는 NegVs 이벤트들을 검출하기 위해 이벤트 센서(42)에 의해 사용된다.
도 4a에 도시된 수신기 회로(12)는 신호 경로들(A 및 B)을 포함하는 차동 수신기 분기를 사용하여 단일 송신 비트(예컨대, Bitx)를 송신하기 위한 구성을 도시한다. 이 구성에 따르면, 세 개의 정보 비트들(예컨대, Bitx, Bity, 및 Bitz)이 로우측에 의해 송신되고 있었다면, 각각이 자신 소유의 SR 플립플롭을 갖는 추가적인 차동 수신기 분기들이 추가될 것이다. 각각의 차동 수신기 분기는 유사한 방식으로 이벤트 센서(42)의 출력을 공유하고 따라서 그 출력에 커플링될 수 있다. 여기서, 이벤트 센서 신호 경로(S)는 각각의 차동 수신기 분기의 각각의 AND 게이트에 커플링될 수 있다. 따라서, 정보 비트들을 송신하기 위한 세 개의 쌍들과 이벤트 센서(42)를 위한 하나를 포함하는 7 개의 종단 다이오드들(31)이 3 비트 송신을 위해 사용될 것이다.
위에서 언급된 바와 같이, 두 개의 비트들(Bitx 및 Bitx!)은 유효한 송신을 위해 서로 상보적인 값들이어야만 한다. 수신기 회로(12)는 차동 디지털 전압 신호들을 판독하고 하나의 비트를 Bithox로서 하이측 출력 버퍼에 저장한다. 덧붙여서, SR 플립플롭(48)에의 기입이 허용될 때 이벤트 센서(42)의 출력은 하이(즉, S=1)이다. 다시 말하면, 음의 dV/dt 또는 NegVs 이벤트가 없을 때 기입은 허용된다. 이벤트 센서(42)의 출력은 기입이 인에이블되는 기입(유효한) 이벤트가 존재하는지 또는 기입이 디스에이블되는 무효한 이벤트가 존재하는지를 나타내는 이벤트 신호(S)라고 지칭될 수 있다. 음의 dV/dt 이벤트 및 NegVs 이벤트가 무효한 이벤트들이라고 지칭된다.
도 4b에 도시된 진리표는 수신기 회로의 다양한 스테이지들에서의 각각의 변수마다 하나의 열을 기재하는데, Bithox에서의 유효 비트들은 0 또는 1로서 표시되고, 무효 비트들은 "*"로서 표시된다. 무효 비트가 전압 도메인들이 정렬되지 않은 결과(예컨대, 하이측 스위치(3H)가 온일 때)일 수 있거나 또는 이벤트 센서(42)에 의해 검출된 에러로 인한 결과일 수 있다. 무효 비트가 발생할 때, SR 플립플롭(48)은 기입되지 않고 출력 버퍼는 업데이트 또는 리프레시되지 않는다.
상한 임계값을 초과하는 슈미트 트리거에서의 입력 전압이 슈미트 트리거로 하여금 자신의 출력 로직 1을 변경하게 하는 반면, 하한 임계값 미만인 입력 전압이 슈미트 트리거로 하여금 자신의 출력을 로직 0으로 변경하게 한다.
풀다운 저항기들(Ra-down 및 Rb-down)의 기능으로 되돌아가서, 각각의 저항기는 종단 다이오드(31a 또는 31b)가 오프될 때 수신기 노드에서의 수신기 입력을 하이측의 Vs에 연결시킨다. 예를 들어, 수신기 입력은 하이측 스위치(3H)가 온일 때 1200V에 연결될 수 있다.
전압 도메인들이 정렬될 때, 로우측 스위치(3L)는 온되고 Vs는 Vss(즉, 0V)와 실질적으로 동일하다. 이 조건 하에서, Vb는 또한 Vcc와 거의 동일하다. 이 조건에서만 종단 다이오드들이 의도적으로 선택적으로 턴 온, 즉, 다이오드(31a)는 온 그리고 다이오드(31b)는 오프될 수 있거나, 또는 반대의 경우일 수 있다. 모든 다른 조건들에서, 다이오드들은 항상 동시에 모두가 온 또는 모두가 오프이다.
dV/dt 및 negVs 둘 다는 "공통 모드 이벤트들"이다. 그것들이 거짓 차동 송신들을 생성하지 않아야 하지만, 다이오드들 및 수신기들은 동일하지 않고 불일치가 있을 수 있다. 불일치로 인해, 특정한 한계 상황들에서의 dV/dt 및 negVs 둘 다는 다이오드들 중(예컨대, 차동 쌍 중) 하나의 다이오드에서만 수신기를 턴 온하기에 충분한 전류를 강제하고 잘못된 송신을 생성할 수 있다. 송신을 무시하는데 사용되는 센서는 수신기와 유사하지만(즉, 저항기(Ra-down) 및 슈미트 트리거(41a)), 임의의 가능한 불일치를 극복하기 위해 의도적으로 더 민감하다.
전압 도메인들이 정렬되게 하는 조건으로 되돌아가면, 수신기 노드에서의 전압은 다이오드가 온일 때 슈미트 트리거의 상한 임계값 위로 상승한다. 이는 Vs=Vss=0V이고 로우측의 송신기(22)가 로직 1을 송신하고 있을 때(Vforward=(Vcc-Vs)>Von=1V)에만 발생한다. 다르게 말하면, 버퍼(22a 또는 22b)의 출력이 1일 때만 종단 다이오드가 순방향 바이어스될 수 있다. 버퍼(22a 또는 22b)의 출력이 0일 때, 종단 다이오드는 역 바이어스로 유지되고 턴 오프된다.
로우측 스위치(3L)가 온일 때 Vcc가 15V와 동일하고 Vs가 0V과 동일하기 때문에, 종단 다이오드는 자신의 입력이 로직 1일 때 송신할 수 있다. 따라서, Vs가 0V와 동일할 때, 종단 다이오드(31a)는 입력 비트(Bitx)가 1일 때 송신할 수 있고 종단 다이오드(31b)는 입력 비트(Bitx)가 0일 때(즉, Bitx!가 1일 때) 송신할 수 있다.
로우측 대 하이측 송신 동안, 전류는 종단 다이오드들(31a 또는 31b)을 통해 로우측에서 하이측으로 흐른다. 이 전류는 로우측에서, 종단 다이오드를 통해, 풀다운 저항기를 통해, Vs로 전류를 싱킹한다. 싱킹 전류에 의해 부과되는 풀다운 저항기를 가로지르는 전압 강하(ΔV)는 수신기 노드에서의 전압이 상한 슈미트 트리거 임계값보다 더 크게 유지되도록 한다. 예를 들어, 수신기 노드에서의 전압은 종단 다이오드가 온일 때 상한 슈미트 트리거 임계값을 초과하도록 구성될 수 있다. 상한 임계값을 초과하는 이 전압을 검출 시, 슈미트 트리거는 로직 1을 출력할 수 있다.
종단 다이오드가 오프일 때(즉, 하이측 전력 트랜지스터(3H)가 온일 때), 수신기 노드에서의 전압은 Vs(예컨대, 1200V)와 동일하며, 이는, 입력 비트(Bitx)에 상관없이, 애노드에서의 전압보다 더 크다. 예를 들어, 버퍼(22a 또는 22b)의 출력이 1일 때 애노드에서의 전압은 기껏해야 15V일 수 있다. 따라서, 종단 다이오드들을 가로질러 강한 역 바이어스가 있고 종단 다이오드를 통하는 통신 채널은 이들 상황들 하에서 완전히 인터럽트된다.
비트들(Bitx 및 Bitx!)이 상보적이기 때문에, 종단 다이오드들(31a 및 31b) 중 하나의 종단 다이오드는 순방향 바이어스될 반면 다른 종단 다이오드는 역 바이어스될 것이다. 다이오드 직렬 저항(예컨대, 약 10 KOhm)은 풀다운 저항기들(및 다른 실시예들에서의 풀업 저항기들)의 최소 값들을 제한한다는 것에 주의해야 한다. 이는 종단 다이오드를 온 및 오프로 스위칭함에 있어서의 지연으로 인해 최소 송신 시간에 제약조건들을 줄 수 있다.
반면, 전압 도메인들이 정렬되지 않을 때, 하이측 스위치(3H)는 온이며, Vs는 하이로 유지되고, 종단 다이오드들(31a 및 31b) 둘 다는 결과적으로 역 바이어스된다. 이 경우, 정보 비트들의 송신은 차단된다.
도 4c는 Bitx가 1인 경우의 도 4a에 예시된 하이측 수신기 회로의 개략적인 블록도를 도시한다. 반면, 도 4d는 Bitx가 0인 경우의 도 4a에 예시된 하이측 수신기 회로의 개략적인 블록도를 도시한다. 알 수 있는 바와 같이, Bitx = 1일 때, 종단 다이오드(31a)는 순방향 바이어스(즉, 온)되고 종단 다이오드(31b)는 역 바이어스(즉, 오프)된다.
슈미트 트리거들(41a 및 41b)은 자신의 입력 비트를 자신의 출력으로 포워딩하도록 구성된다. 따라서, 자신의 입력에서 수신되는 로직 하이"1" 비트는 로직 하이 "1" 비트로서 출력되고, 자신의 입력에서 수신되는 로직 로우 "0" 비트는 로직 로우 "0" 비트로서 출력된다.
XOR 게이트(43)는 슈미트 트리거들(41a 및 41b)로부터 출력되는 비트들이 상보적인 것을 보장하도록 구성된다. 이는 전압 도메인들이 정렬됨을 나타내는 전압(Vs)이 로우임과 거짓 송신을 생성할 수 있는 간섭 또는 다른 에러가 존재하지 않음을 보장하는 것이다. 예를 들어, 전압(Vs)이 하이일 때, 슈미트 트리거들(41a 및 41b) 둘 다의 출력들은 로직 0이며, 전압 도메인들이 정렬되지 않음을 나타낸다. SR 플립플롭(48)에의 기입은 XOR 게이트(43)의 출력이 로직 1일 때에만 인에이블된다. 따라서, SR 플립플롭(48)의 기입은 전압(Vs)이 하이일 때 XOR 게이트(43)에 의해 방지된다.
AND 게이트들(44 및 45)은 세 개의 입력들, 즉, 이벤트 센서(42)로부터의 하나, XOR 게이트(43)로부터의 하나, 및 대응하는 슈미트 트리거(41a 또는 41b)로부터의 하나를 수신하도록 각각이 구성된다. 이벤트 센서(42)의 출력은 음의 dV/dt 이벤트 또는 NegVs 이벤트의 발생을 제외하면 하이이다. 따라서, 이벤트 센서(42)의 출력은 SR 플립플롭(48)에의 기입이 허용될 때 하이(즉, S=1)이고 SR 플립플롭(48)에의 기입이 디스에이블될 때 로우(즉, S=0)이다. 덧붙여서, 위에서 언급된 바와 같이, SR 플립플롭(48)에의 기입은 XOR 게이트(43)의 출력이 로직 1일 때에만 인에이블된다.
이벤트 센서(42) 및 XOR 게이트(43)의 출력들이 둘 다가 하이인 경우, SR 플립플롭(48)은 Bitx의 비트 값에 의존하여 세트 또는 리셋 중 하나로 될 것이다. Bitx=1일 때, AND 게이트(44)는 로직 1을 출력할 것이고 AND 게이트(45)는 로직 0을 출력할 것이다. 이 경우, SR 플립플롭(48)의 세트 입력은 지연 게이트(46)에 의한 0 대 1 지연 후 하이일(인에이블될) 것이다. 그 결과, SR 플립플롭(48)의 출력은 로직 1(즉, Bithox=1)로 세트 또는 리프레시될 것이다. 이 경우, SR 플립플롭(48)의 리셋 입력은 로우일 것이고 출력 버퍼에의 기입에 영향을 미치지 않는다.
지연 게이트(46)는 "0 대 1 지연"을 도입하여 3입력 AND 게이트(44)의 출력에서 나타날 수 있는 최종적인 스퓨리어스 글리치들을 제거한다. 예를 들어, XOR 게이트(43)의 입력들이 동시에 (예컨대 11에서 00으로) 스위칭될 때, XOR 게이트(43)의 토폴로지로 인해, XOR 게이트(43)가 입력들이 전이하는 짧은 시간 동안 0 대신 1을 출력하도록 양의 글리치가 나타나는 일이 발생할 수 있다. "0 대 1 지연"은 XOR 게이트(43)의 출력을 정착시키는데 걸리는 시간보다 지속기간이 더 길도록 설정된다. 이런 식으로, "0 대 1 지연"보다 작은 3입력 AND 게이트(44)의 출력에서의 임의의 변화는 무시되고 필터링되며, 따라서 XOR 게이트(43)에서의 입력들의 전이 동안 일어날 수 있는 스퓨리어스 글리치들을 필터링하는데 사용될 수 있다. 이들 스퓨리어스 글리치들을 필터링하지 않으면, 글리치들은 SR 플립플롭(48)으로 전파되고 부정확한 비트가 Bithox에 저장되게 할 수 있다.
반대로, Bitx=0일 때, AND 게이트(44)는 로직 0을 출력할 것이고 AND 게이트(45)는 로직 1을 출력할 것이다. 이 경우, SR 플립플롭(48)의 리셋 입력은 지연 게이트(47)에 의한 0 대 1 지연 후 하이일(인에이블될) 것이다. 그 결과, SR 플립플롭(48)의 출력은 로직 0(즉, Bithox=0)으로 세트 또는 리프레시될 것이다. 이 경우, SR 플립플롭(48)의 세트 입력은 로우일 것이고 출력 버퍼에의 기입에 영향을 미치지 않는다.
지연 게이트(46)와 유사한 방식으로, 지연 게이트(47)는 "0 대 1 지연"을 도입하여 3입력 AND 게이트(45)의 출력에서 나타날 수 있는 최종적인 스퓨리어스 글리치들을 제거한다. 예를 들어, XOR 게이트(43)의 입력들이 동시에 (예컨대 11에서 00으로) 스위칭될 때, XOR 게이트(43)의 토폴로지로 인해, XOR 게이트가 입력들이 전이하는 짧은 시간 동안 0 대신 1을 출력하도록 양의 글리치가 나타나는 일이 발생할 수 있다. "0 대 1 지연"은 XOR 게이트(43)의 출력을 정착시키는데 걸리는 시간보다 지속기간이 더 길도록 설정된다. 이런 식으로, "0 대 1 지연"보다 작은 3입력 AND 게이트(45)의 출력에서의 임의의 변화는 무시되고 필터링되며, 따라서 XOR 게이트(43)에서의 입력들의 전이 동안 일어날 수 있는 스퓨리어스 글리치들을 필터링하는데 사용될 수 있다. 이들 스퓨리어스 글리치들을 필터링하지 않으면, 글리치들은 SR 플립플롭(48)으로 전파되고 부정확한 비트가 Bithox에 저장되게 할 수 있다.
SR 플립플롭(48)의 세트 입력 또는 리셋 입력을 인에이블하기 위해 AND 게이트들(44 및 45)에 의해 출력되는 인에이블 신호는 스트로브 신호라고 또한 지칭될 수 있다.
상기한 바를 고려하여, 하이측 수신 회로(12)는 다음의 특징들을 가진다.
하이측 수신 회로(12)는 차동 디지털 전압 신호들(정사각형 펄스들)을 판독하고 하나의 비트를 저장한다.
에러들이 접합부들의 표류(stray) 커패시턴스로부터 생겨나는 상당한 기생 전류들과 하이측 전압 레벨에서의 급격한 변화들(I=C*dV/dt)과 같은 교란 이벤트들로 인해 발생할 수 있다. 교란 이벤트들은 음의 dV/dt 이벤트들 및 NegVs 이벤트들을 포함한다. 음의 dV/dt 이벤트 동안, 기생 전류가 하강 Vs 전이들 동안 종단 다이오드들(31)의 다이오드 커패시턴스의 충전 및 방전에 의해 유도된다. 이들 "공통 모드" 교란 이벤트들은 거짓 송신들이 SR 플립플롭(48)에 기입되는 것을 방지하기 위해 검출될 수 있다.
풀업/풀다운 부하들 및 인버터 임계 값들이 종단 다이오드들의 기생 저항들에 의한 파티션 효과에도 불구하고 송신들을 가능하게 하기 위해 신중하게 측정되어야 한다.
높은 dVs/dt 전류들 및 음의 Vs는 스파이크들(애노드 또는 캐소드에 접속된 트랜지스터들을 위한 전압 보호 다이오드들)과 글리치들을 수신기 측에서 생성한다. 차동 송신 및 대칭 경로들은 공통 모드 교란들로 인한 에러들의 가능성을 최소화한다.
dVs/dt 및 NegVs 이벤트들의 검출을 위한 전용 센서는 작은 교란들이 있는 데서 잘못된 송신을 발생할 수 있는 차동 분기들(풀업/풀다운 저항기들, 종단 다이오드들, 온도 등)에서의 불일치에 의해 도입되는 오프셋을 보상한다. 센서는 dV/dt 및 음의 Vs가 있는 데서 송신을 금지시킨다.
슈미트 트리거들이 노이즈성 입력들이 있는 데서 깨끗한 출력을 제공한다.
센서 노드가 수신기 측의 이벤트 센서에 대한 입력 노드로서 본 명세서에서 정의된다. 수신기 노드가 수신기 측의 수신 경로들에 대한 입력 노드(즉, 종단 다이오드의 캐소드에 커플링된 하이측 수신기의 노드와, 종단 노드의 애노드에 커플링된 로우측 수신기의 노드)로서 본 명세서에서 정의된다. 감지 노드는 더 높은 임피던스를 갖는 것으로 인해 수신기 노드들보다 더 민감하여, 거짓 송신들을 인터럽트하는 것을 허용한다. 거짓 송신의 이벤트에서, SR 플립플롭(48)의 출력 상태는 동일하게 유지되고 출력 버퍼에서의 마지막 유효 데이터는 유지된다. 특히, SR 플립플롭(48)의 세트 및 리셋 입력들이 로직 0으로 둘 다가 설정될 때, SR 플립플롭(48)의 출력 상태는 출력 버퍼에 저장된 마지막 유효한 데이터와 동일하게 유지된다.
강한 차동 신호들(원하는 비트들)이 전이를 유발할 수 있지만 예를 들면 dV/dt 전류들 또는 Vs 발진들과 같은 공통 모드 신호들이 큰 교란 또는 작은 교란 중 어느 하나에 대해 거짓 송신들을 유발할 것 같지 않다. "0 대 1 지연" 필터링 시간보다 덜 지속되는 임의의 글리치가 스트로브 신호에서의 "0 대 1 지연"에 의해 제거된다. 따라서, 하이측 전압 도메인이 로우측 전압 도메인과 정렬되고 공통 모드 교란이 송신에 영향을 미치지 않을 때마다, 다음의 PWM 사이클까지 SR 플립플롭(48)에 송신된 비트(Bitx)를 저장하는 것이 가능하다. 이 기법에 따르면, 비트들은 "0 대 1 지연"보다 더 큰 오프 지속기간을 갖는 PWM 사이클에서 안전하게 리프레시 또는 변경될 수 있다. 더욱이, 전압(Vs)이 하이일 때, 수신기 노드들(즉, 슈미트 트리거들(41a 및 41b)의 입력 노드들) 둘 다는 둘 다 풀업되기 때문에 기입은 XOR(43)에 의해 방지된다. 이 경우, 전압(Vs)이 하이일 때, 전압 도메인들에서의 다음의 정렬까지 출력 버퍼에서의 마지막 유효 비트는 유지된다.
도 5a는 하나 이상의 실시예들에 따른 차동 입력 신호가 1과 동일한 경우의 로우측 수신기 회로의 개략적인 블록도를 도시한다. 반대로, 도 5b는 하나 이상의 실시예들에 따른 차동 입력 신호가 0과 동일한 경우의 로우측 수신기 회로의 개략적인 블록도를 도시한다. 특히, 로우측 수신기 회로는 도 2에 도시된 로우측 수신기(23)로 구현되고 종단 다이오드들(31)을 통한 하이측 송신기(13)로부터의 입력 신호(Bitx)(즉, 정보 비트)에 대응하는 차동 신호 쌍을 포함하는 차동 송신물을 수신한다.
로우측 수신기 회로는 3단 로우측 수신기 코어(51a), 3단 로우측 수신기 코어(51b), 풀업 저항기(Ra-up), 풀업 저항기(Rb-up), 이벤트 센서(52)(즉, dV/dt 및 NegVs 이벤트 센서), XOR 게이트(53), 3포트 AND 게이트(54), 3포트 AND 게이트(55), 0 대 1 지연 게이트(56), 0 대 1 지연 게이트(57), 및 SR 플립플롭(58)을 포함한다. 3단 로우측 수신기 코어(51a)는 그것이 상한 임계값 및 하한 임계값으로 구성되고 임계 레벨들과 비교하여 수신기 노드에서의 전압에 기초하여 로직 하이 또는 로직 로우 출력을 생성한다는 점에서 슈미트 트리거와 유사하게 거동한다.
하이측에서, 차동 시그널링이 종단 영역(30)을 통해 각각의 정보 비트를 송신하는데 사용된다. 특히, 하이측 송신기(13)의 하이측 송신기 회로는 입력 신호(Bitx)의 차동 버전을 Bitx 자체 및 그것의 상보 비트인 Bitx!로서 출력하도록 구성되는 두 개의 버퍼들(13a 및 13b)을 포함한다. 버퍼(13b)는 비트 Bitx를 그것의 상보 비트(Bitx!)로 반전시키는 인버터일 수 있다. 다르게 말하면, 하이측 송신기 회로는 진단 블록(15)으로부터 입력 신호(Bitx)를 수신하고 그것을 두 개의 상보 비트들로 변환하도록 구성된다. 이 인코딩(차동 비트들로의 변환)은 거짓 송신 검출 및 거부를 허용한다. 양 버퍼들(22a 및 22b)은 증폭기들로서 또한 역할을 할 수 있다.
도 4a에 예시된 하이측 수신기 회로와 유사하게, 로우측 수신기 회로(23)의 토폴로지 및 로직은 참 송신들을 거짓 송신들로부터 구별하기 위한 목적으로 설계된다. 고전압 도메인과 저전압 도메인 사이의 전압(Vs)의 갑작스러운 스위칭 액션은 게이트 드라이버가 신뢰성 있는 비트 전송을 동작하기에 가혹한 환경을 만든다. 데이터는 기생 전류 및 전압 강하들로 인해 손상될 수 있다. 하이측 전압 도메인이 로우측 전압 도메인에 정렬되고(즉, 저전력 스위치(3L)가 온될 때) 송신에 영향을 미치는 교란이 없을 때마다, 송신된 비트들을 SR 플립플롭에 기입하는 것이 가능하다.
XOR 게이트(53), 3포트 AND 게이트(54), 3포트 AND 게이트(55), 0 대 1 지연 게이트(56), 0 대 1 지연 게이트(57), 및 SR 플립플롭(58)은 도 4a 내지 도 4d와 연계하여 설명되는 그것들의 대응물들과 실질적으로 유사하게 동작한다. 도 5a 및 도 5b의 경우, SR 플립플롭(58)은 기입이 인에이블되는 한 입력 비트(Bitx)에 따라 출력 비트(Bitlox)를 로우측 출력 버퍼에 출력한다.
종단 다이오드(31s)가 음의 dV/dt 이벤트 동안 역 바이어스되지만, 그것의 기생 커패시턴스를 가로지르는 전압 변동으로 인해 어쨌든 전류는 그 속으로 흐를 수 있다. 부가하여, negVs 이벤트들이 음의 dv/dt 전류와 동일한 방향을 갖는 높은 순방향 바이어스 전류들로 인해 유발된다. 따라서, 이벤트 센서(52)의 출력은 SR 플립플롭(58)에의 기입이 허용될 때 하이(즉, S=1)이고 SR 플립플롭(58)에의 기입이 디스에이블될 때 로우(즉, S=0)이다. 덧붙여서, SR 플립플롭(58)에의 기입은 XOR 게이트(53)의 출력이 전압 도메인들이 정렬됨을 나타내는 로직 1일 때에만 인에이블된다.
상한 임계값을 초과하는 3단 로우측 수신기 코어에서의 입력 전압이 3단 로우측 수신기 코어로 하여금 자신의 출력 로직 1을 변경하게 하는 반면, 하한 임계값 미만인 입력 전압이 3단 로우측 수신기 코어로 하여금 자신의 출력을 로직 0으로 변경하게 한다.
양의 dV/dt 이벤트 동안, 종단 다이오드들(31)에서의 기생 전류는 다이오드가 온일 때 송신과 비교하여 반대 방향으로 진행하며, 그래서 기입은 디스에이블되는데 왜냐하면 수신기들이 둘 다가 0 출력을 제공(즉, XOR에의 입력들이 둘 다 0)하기 때문이다.
풀업 저항기들(Ra-up 및 Rb-up)의 기능으로 되돌아가서, 각각의 저항기는 종단 다이오드(31a 또는 31b)가 오프일 때 수신기 노드의 수신기 입력을 로우측의 Vdd에 연결시킨다. 예를 들어, Vdd는 5.5V의 내부적으로 생성되는 조절된 전압일 수 있고 수신기 입력은 하이측 스위치(3H)가 온일 때 5.5V에 연결될 수 있다.
전압 도메인들이 정렬될 때, 로우측 스위치(3L)는 온이고 Vs는 Vss(즉, 0V)와 실질적으로 동일하다. 수신기 노드에서의 전압은 다이오드가 온일 때 3단 로우측 수신기 코어의 하한 임계값 밑으로 떨어진다. 이는 Vs=Vss=0V이고 하이측에서의 송신기(13)가 로직 0을 송신하고 있을 때(Vforward=(Vdd-Vs)>Von=1V)에만 발생한다. 다르게 말하면, 버퍼(13a 또는 13b)의 출력이 0일 때만 종단 다이오드가 순방향 바이어스될 수 있다. 따라서, Vs가 0V와 동일할 때, 종단 다이오드(31a)는 입력 비트(Bitx)가 0일 때 송신할 수 있고 종단 다이오드(31b)는 입력 비트(Bitx)가 1일 때(즉, Bitx!가 0일 때) 송신할 수 있다. 버퍼(13a 또는 13b)의 출력이 1일 때, 종단 다이오드는 역 바이어스로 유지되고 턴 오프된다.
하이측 대 로우측 송신 동안, 전류는 종단 다이오드들(31a 또는 31b)을 통해 로우측에서 하이측으로 흐른다. 이 전류는 로우측에서의 전류를, Vdd로부터, 풀업 저항기를 통해, 그리고 종단 다이오드를 통해 하이측으로 싱킹한다. 싱킹 전류에 의해 부과되는 풀업 저항기를 가로지르는 전압 강하(ΔV)로 인해, 수신기 노드에서의 전압은 0V보다 더 크지만 3단 로우측 수신기 코어의 하한 임계값 전압 미만인 전압 레벨에 있다. 예를 들어, 하한 임계값 전압은 3V일 수 있으며, 이는 하프 스케일 전압일 수 있다. 종단 다이오드가 오프일 때, 수신기 노드에서의 전압은 Vdd와 동일하다.
하이측 증폭기들/버퍼들(13a 및 13b)로의 공급 전압들은 Vb 및 Vs이다. 따라서, 증폭기들/버퍼들로부터의 로직 하이 출력(즉, 로직 1)이 Vb(즉, Vs 더하기 Vcc)와 동일한 반면, 증폭기들/버퍼들로부터의 로직 로우 출력(즉, 로직 0)은 Vs와 동일하다.
전압 도메인들이 정렬되지 않을 때, Vs는 최대 하이측 전압(예컨대, 1200V)과 동일하고, 하이측 증폭기들/버퍼들의 출력은 로직 1을 출력할 때 Vb(예컨대, 1215V, 여기서 Vcc=15V)와 동일하거나 또는 로직 0을 출력할 때 Vs(예컨대, 1200V)와 동일하다. 어느 경우에나, 강한 역 바이어스가 종단 다이오드를 가로질러 존재하는데, Vcc 또는 Vdd와 같은 국부 전력 공급부가, 예를 들어, 5.5V와만 동일하고 종단 다이오드는 오프이기 때문이다. 종단 다이오드를 통한 통신 채널은 이들 상황들 하에서 완전히 인터럽트된다. 덧붙여서, 다이오드가 오프일 때 수신기 노드가 풀업 저항기에 의해 Vdd(예컨대, 5.5V)에 연결되기 때문에, 수신기 노드에서의 전압은 3단 로우측 수신기 코어에 의해 로직 하이 레벨로 인식된다. 3단 로우측 수신기 코어는 결국 로직 하이 값을 출력한다.
한편, 전압 도메인들이 정렬될 때, Vs는 Vss(즉, 0V)와 동일하다. 이 경우, Vb가 Vs 더하기 15V(즉, 0V + 15V)와 동일하기 때문에, 하이측 증폭기들/버퍼들의 출력은 로직 1을 출력할 때 Vb(예컨대, 15V)와 동일하거나 또는 로직 0을 출력할 때 Vs(예컨대, 0V)와 동일하다. 로직 0을 출력하는 버퍼(13a 또는 13b)의 경우(즉, Vs가 0V와 동일할 때 0V), 대응하는 종단 다이오드(31a 또는 31b)는 수신기 노드에(즉, 종단 다이오드의 애노드에) 존재하는 더 높은 전압(즉, Vdd-ΔV)으로 인해 순방향 바이어스된다. 종단 다이오드를 턴 온하는 것은 수신기 노드에서의 전압이 3단 로우측 수신기 코어의 하한 임계값 밑으로 떨어지게 하고, 3단 로우측 수신기 코어는 로직 0을 출력한다.
도 6a는 하나 이상의 실시예들에 따른 하이측 이벤트 센서의 개략적인 회로도를 도시한다. 특히, 하이측 이벤트 센서는 그것의 입력이 종단 다이오드(31s)의 캐소드에 커플링되고 그것의 출력이 AND 게이트들(44 및 46)에 커플링되는 도 4a에 도시된 이벤트 센서(42)의 일 예이다. 이벤트 센서(42)는 참 송신들을 거짓 송신들로부터 구별하는데 사용되는 신호(S)를 생성하도록 구성되며, 여기서 S=1은 SR 플립플롭에의 기입이 인에이블됨을 나타내고 S=0은 기입이 허용되지 않거나 또는 디스에이블됨을 나타낸다.
도 6b는 하나 이상의 실시예들에 따른 로우측 이벤트 센서의 개략적인 회로도를 도시한다. 특히, 하이측 이벤트 센서는 그것의 입력이 종단 다이오드(31s)의 애노드에 커플링되고 그것의 출력이 AND 게이트들(54 및 56)에 커플링되는 도 5a에 도시된 이벤트 센서(52)의 일 예이다. 이벤트 센서(52)는 참 송신들을 거짓 송신들로부터 구별하는데 사용되는 이벤트 신호(S)를 생성하도록 구성되며, 여기서 S=1은 SR 플립플롭에의 기입이 인에이블됨을 나타내고 S=0은 기입이 허용되지 않거나 또는 디스에이블됨을 나타낸다.
도 6c는 하나 이상의 실시예들에 따른 상이한 전압 이벤트들 또는 상들이 발생하는 시간에 걸쳐(즉, 하나의 PWM 사이클에 걸쳐) 전압(Vs)을 선도(plot)로 나타내는 그래프를 도시한다. 특히, 그 그래프는 기입이 이벤트 센서들(42 및 52)에 의해 디스에이블되는 음의 dV/dt 이벤트, 기입이 이벤트 센서들(42 및 52)에 의해 디스에이블되는 NegVs 이벤트, 전압 도메인들이 정렬되고 기입이 하이측 및 로우측 수신기 회로들에 의해 인에이블되는 로우 Vs 이벤트, XOR 게이트들(43, 53)에 의해 그 입력들이 동일하기 때문에 기입이 디스에이블되는 양의 dV/dt 이벤트, 및 전압 도메인들이 정렬되지 않고 XOR 게이트들(43, 53)에 의해 그 입력들이 동일하기 때문에 디스에이블되는 기입이 하이 Vs 이벤트의 발생을 예시한다. 그 결과, 기입이 로우측 및 하이측 수신 회로들에 의해 인에이블되는 기간만이 로우 Vs 이벤트 동안이다.
도 6a로 되돌아가면, 종단 다이오드(31s)가 음의 dV/dt 이벤트 동안 역 바이어스되지만, 그것의 기생 커패시턴스를 가로지르는 전압 변동으로 인해 어쨌든 전류는 그 속으로 흐를 수 있다. 부가하여, negVs 이벤트들이 음의 dv/dt 전류와 동일한 방향을 갖는 높은 순방향 바이어스 전류들로 인해 유발된다. 이벤트 센서(42)는 이 전류 흐름을 검출하고 그것에 응답하여 그 출력을 로직 0으로 변경하도록 구성된다.
Vs 하강 위상(즉, 음의 dV/dt 이벤트) 및 NegVs 이벤트가, 이벤트 센서(42)의 제너 다이오드 및 다이오드 배열체(61)로 하여금 턴 온되게 하며 이는 이벤트 센서의 인버터(62)의 출력으로 하여금 로직 1에서 로직 0으로 스위칭되게 한다. 단일 다이오드(63)가 인버터(62)를 양의 dV/dt 전류로부터 보호한다. 인버터(62)는 민감도 범위를 증가시키고 그것의 저 위상에서 Vs 발진들을 사전 필터링하기 위하여 출력의 강한 풀다운(즉 넓은/짧은 NMOS)과 약한 풀업(좁은/긴 PMOS)을 갖도록 설계되는 CMOS 인버터이다. 이런 식으로, 인버터(62)는 송신을 억제하기 위해서 자신의 출력(S)을 로우로 강제함에 있어서 빠르고 송신을 허용하기 위해서 S를 하이로 풀링함에 있어서 느리다. 예를 들어, 인버터(62)는 수신 노드들의 슈미트 트리거들의 제로 임계값보다 더 낮은 자신의 제로 임계값을 가지도록 설계될 수 있다. 그 결과 민감도와 사전 필터링이 증가된다. 저항기(64)가 정상(steady) 상태 조건(즉, Vs가 하이인지 또는 로우인지)을 확인하는 감지 노드(즉, 인버터(62)에의 입력)를 풀 다운시킨다.
Vs 오름 위상인 양의 dV/dt가 이벤트 센서(42)에 의한 이벤트 검출에 중요하지 않은데, 거짓 송신들이 수신기 회로 토폴로지에 의해 실질적으로 회피되고 게이트 드라이버가 이전의 위상에서(즉, 낮은 Vs 위상에서) 원하는 전류 능력으로 이미 설정되기 때문이다. 여기서, 공통 모드 전류가 풀다운 저항기들(Ra-down 및 Rb-down)을 통해 강제되어, 하이측 수신기(12)에서의 수신기 노드들 둘 다를 Vs 밑으로 풀링한다. 이러한 신호들은 슈미트 트리거에 의해 XOR 전에 거부되는데, 양 노드들(N1 및 N2)이 슈미트 트리거 임계값에서부터 멀리 있는 국부 접지 아래로 이동되고, SR 플립플롭(48)을 덮어쓰는 것이 가능하지 않기 때문이다. 다르게 말하면, 양 슈미트 트리거들은 0을 출력할 것인데, 그것들의 입력들이 슈미트 트리거의 양의 임계값으로부터 멀어지게 이동하기 때문이다. 그때, 물론, XOR의 출력은 0이 될 것이고 플립플롭의 덮어쓰기를 불가능하게 할 것이다.
도 6b로 가면, 음의 dV/dt 동안, 다이오드(31s)는 역 바이어스되지만, 음의 dV/dt 전류는 기생 커패시턴스 방전으로부터 유래되고 음의 Vs 전류는 순방향 바이어스된 다이오드들로부터 유래된다는 것을 제외하면, 전류는 종단 다이오드 기생 커패시턴스의 방전으로 인해 다이오드(31s) 속으로 흘러, 음의 Vs의 경우에서처럼 이벤트 센서를 트리거시킬 수 있다. 양의 dV/dt에서, 다이오드(31s)는 인버터(66) 입력 노드를 (보호 다이오드(67)에 의해 클램핑된) Vcc보다 위로 풀링하고 이벤트 센서 출력에서는 아무 일도 발생하지 않는다. 따라서, 통상적으로 NegVs 이벤트에 연관된 큰 직접 바이어스 전류 피크 또는 dV/dt 전류가 아닌 한, 전류는 종단 다이오드를 통해 흐르지 않는다.
Vs 하강 위상(즉, 음의 dV/dt 이벤트) 및 NegVs 이벤트가, 이벤트 센서(52)의 제너 및 다이오드 배열체(65)를 턴 온되게 하며 이는 이벤트 센서(52)의 인버터(66)의 출력으로 하여금 로직 0에서 로직 1로 스위칭되게 한다. 수신기 회로(23)의 로직의 나머지(예컨대, AND 게이트들(54 및 55))가 적절히 에러 플래그 인식하고 프로세싱할 수 있도록 이벤트 신호(S)를 에러 플래그(S=0)로 변환하기 위하여 다른 인버터(69)는 인버터(66)의 출력을 반전시키는데 사용된다. 단일 다이오드(67)가 인버터(66)를 양의 dV/dt 전류로부터 보호한다. 인버터(66)는 민감도 범위를 증가시키고 그것의 저 위상에서 Vs 발진들을 사전 필터링하기 위하여 출력의 강한 풀업(즉 넓은/짧은 PMOS)과 약한 풀다운(좁은/긴 NMOS)을 갖도록 설계되는 CMOS 인버터이다. 이런 식으로, 인버터(66)는 송신을 억제하기 위해서 자신의 출력(S)을 로우로 강제함에 있어서 빠르고 송신을 허용하기 위해서 S를 하이로 풀링함에 있어서 느리다. 예를 들어, 인버터(66)는 수신 노드들의 슈미트 트리거들의 제로 임계값보다 더 낮은 자신의 제로 임계값을 가지도록 설계될 수 있다. 그 결과 민감도와 사전 필터링이 증가된다. 저항기(68)가 정상 상태 조건(즉, Vs가 하이인지 또는 로우인지)을 확인하는 감지 노드(즉, 인버터(66)에의 입력)를 풀 업시킨다.
Vs 오름 위상인 양의 dV/dt가 이벤트 센서(52)에 의한 이벤트 검출에 중요하지 않은데, 거짓 송신들이 수신기 회로 토폴로지에 의해 실질적으로 회피되고 게이트 드라이버가 이전의 위상에서(즉, 낮은 Vs 위상에서) 원하는 전류 능력으로 이미 설정되기 때문이다. 여기서, 공통 모드 전류가 풀업 저항기들(Ra-up 및 Rb-up)을 통해 강제되어, 로우측 수신기(23)의 수신기 노드들 둘 다를 Vcc보다 위로 풀링한다(즉, 보호 다이오드(67)에 의해 Vcc보다 위로 하나의 다이오드 강하를 클램핑한다). 이러한 신호들은 XOR 게이트에 의해 거부되는데 그것의 입력들이 동일하고, 그 결과, SR 플립플롭(58)을 덮어쓰는 것이 가능하지 않기 때문이다.
예를 들어, 양의 dV/dt 이벤트의 발생 동안, 로우측 수신기(23)의 수신기 노드들 둘 다는 Vcc보다 더 높게 풀링되지만, 3단 수신기 코어는 입력 노드들(N1 및 N2)이 Vcc에 비해 풀 다운 될 때에만 민감하다. 따라서, XOR 게이트(53)의 출력은 로직 0이며, AND 게이트들(54 및 55) 둘 다의 출력들로 하여금 로직 0이 되게 하고, SR 플립플롭(58)에 기입하거나 또는 그것을 리프레시하는 것을 방지한다.
불일치로 인한 거짓 송신이 dVs/dt의 값들의 얼마간의 작은 간격 동안 발생할 수 있다. 전류들에 더 민감하여, 이벤트 센서들(42 및 52)은 거짓 송신인 임의의 송신을 인터럽트하도록 구성된다.
상기한 바를 고려하여, 작은 HV 종단 격리 다이오드들의 사용은, 각각의 다이오드가 특정 업링크 또는 다운링크 방향에서의 송신을 담당하면서, 전압 도메인들이 정렬될 때(Vs=~Vss 및 Vb =~ Vcc), 하이측 영역(10)과 로우측 영역(20) 사이에 양방향으로 비트들을 송신하는데 전적으로 사용될 수 있다. 이는 작은 지연을 대가로 현존 비트 전송 해결책들과 비교하여 실리콘 영역과 전력 손실의 양을 감소시킨다. 이러한 배열체는 전력 모듈 내부의 게이트 드라이버의 내부 회로에 구현되는 장점을 또한 가진다.
고전압 게이트 드라이버들은 외부 전원 스위치들을 구동하는데 사용되는 하나의 단일 출력 전류 레벨을 가지도록 통상적으로 설계된다. 올바른 출력 전류 레벨의 선택은 간단하지 않고 게이트 드라이버 디자인 개발에서 다수의 반복들을 할 것을 강요한다. 단일 게이트 드라이버 설계에서 전류 펄스(제어 신호)의 전류 레벨을 동적으로 변경하고 재구성할 가능성이 있으면 이는 하나의 시스템이 더 많은 유연성을 갖고 시장으로의 출시 시간의 개선으로 이어지게 하는 모든 접근법들에 적합하게 되는 것으로 이어진다.
예를 들어, 게이트 전류가 너무 낮으면, 전원 스위치들로의 지연들 및 전력 손실이 증가되며, 이것들 둘 다는 부정적 결과들을 가진다. 한편, 전류가 너무 많으면 전원 스위치들이 빨라지고, 인근의 전자 회로들을 교란시키고 특정한 표준들을 충족시키는 것을 방해할 수 있는 전자기 방해가 도입된다. 따라서, 본 명세서에서 설명되는 개념들을 사용하여, 멀티-비트 구성 메시지(예컨대, 3비트 메시지)가 하이측 드라이버 자체의 출력 전류를 마이크로제어기(5b)에 의해 결정된 바와 같이 구성하기 위해 로우측에서 하이측으로 전송될 수 있다.
이는 병렬 송신의 경우이므로, 멀티-비트 구성 메시지를 구성하는 모든 비트들은 동시에 송신된다. 그것들 중 각각은, 자신의 차동 버전으로 변환된(입력 비트(Bitx)는 Bitx 자체로 구성되는 비트 쌍과 그것의 상보 비트 Bitx!로 변환된) 후, 전용 종단 다이오드 상 및 전용 차동 수신기에 피드된다. 각각의 차동 수신기의 말단에 있는 SR 플립플롭(48)(도 4a)이 Bitx와 동일한 단일 비트 버전을 저장한다.
덧붙여서, 동일한 비트들은 로우측 드라이버의 출력 전류를 구성하기 위해 또한 사용되지만, 이는 간단한데 마이크로제어기(5b)가 로우측과 직접적으로 인터페이싱하고 HV 통신이 필요하지 않기 때문이다.
동일한 게이트 드라이버 IC(5a)에서, 다른 이례적인 이벤트들의 불포화 진단 및 검출을 위해 하이측에서 로우측으로의 반대 방향에서 통신을 사용하는 것이 또한 가능하다. 불포화는 이를테면 낮은 옴 단락이 일어나고 전류가 최대 부하 전류의 (일 예로서) 10 배에 도달할 때의 전원 스위치에서의 매우 높은 세기의 과전류이다. 불포화 이벤트가 하이측에서 일어나면, 단일 경고 비트가 하이측에서 로우측으로 송신된 다음 궁극적으로는 마이크로제어기(5b)로 송신될 수 있다.
다양한 실시예들이 설명되었지만, 당해 기술분야의 통상의 기술자들에게는 더 많은 실시예들 및 구현예들이 본 개시내용의 범위 내에 가능하다는 것이 명백할 것이다. 예를 들어, 실시예들이 두 개의 전압 도메인들을 갖는 모놀리식 게이트 드라이버 IC의 맥락에서 설명되지만, 그 개념들은 도메인들 사이의 정보의 통신이 유익한 종단 영역에 의해 분리되는 두 개의 전압 도메인들(HV 및 LV)을 갖는 다른 모놀리식 집적 회로들에 또한 적용 가능하다. 따라서, 본 발명은 첨부된 청구항들 및 그것들의 동등물들의 관점을 제외하고는 제한되지 않는다. 위에서 설명된 컴포넌트들 또는 구조들(어셈블리들, 디바이스들, 회로들, 시스템들 등)에 의해 수행되는 다양한 기능들에 관하여, 이러한 컴포넌트들을 설명하는데 사용되는 용어들("수단"의 언급을 포함함)은, 심지어 본 명세서에서 예시되는 본 발명의 예시적인 구현예들에서의 기능을 수행하는 개시된 구조와 구조적으로 동등하지 않더라도, 달리 나타내지 않는 한, 설명된 컴포넌트(즉, 기능적으로 동등한 것)의 특정된 기능을 수행하는 임의의 컴포넌트 또는 구조에 대응하도록 의도된다.
더욱이, 다음의 청구항들은 상세한 설명에 이와 같이 통합되는데, 각각의 청구항은 그 자체로 별개의 예시적인 실시예로서 존립한다. 각각의 청구항이 별개의 예시적 실시예로서 그 자체로 존립하지만, 다른 예시적 실시예들이 - 비록 종속항이 하나 이상의 다른 청구항들과의 특정 조합을 청구항들에서 언급할 수 있지만 - 그 종속항과 각각의 다른 종속항 또는 독립항의 발명의 주제의 조합을 또한 포함할 수 있다는 것에 주의해야 한다. 이러한 조합들은 특정 조합이 의도되지 않은 것으로 언급되지 않는 한 본 명세서에서 제안된다. 더욱이, 심지어 청구항이 임의의 다른 독립 청구항에 직접적으로 의존하지 않더라도 그 청구항의 특징들을 상기 임의의 다른 독립 청구항에 또한 포함시키는 것으로 의도된다.
명세서에서 또는 청구항들에서 개시되는 방법들은 이들 방법들의 개별 액트(act)들 중 각각의 액트를 수행하는 수단을 갖는 디바이스에 의해 구현될 수 있다는 것에 추가로 주의해야 한다.
게다가, 명세서에서 또는 청구항들에서 개시된 다수의 액트들 또는 기능들의 개시내용은 특정 순서 내에 있는 것으로 해석되지 않을 수 있다는 것이 이해되어야 한다. 그러므로, 다수의 액트들 또는 기능들의 개시내용은 이러한 액트들 또는 기능들이 기술적 이유로 상호 교환 가능하지 않는 한 이것들을 특정 순서로 제한하지 않을 것이다. 더욱이, 일부 실시예들에서 단일 액트가 다수의 하위 액트들을 포함할 수 있거나 또는 그러한 다수의 하위 액트들로 쪼개어질 수 있다. 이러한 하위 액트들은 명시적으로 제외되지 않는 한 이 단일 액트의 개시내용의 일부로서 포함될 수 있거나 그러한 일부일 수 있다.
특정한 구현예 요건들에 따라, 본 명세서에서 제공되는 실시예들은 하드웨어로 또는 소프트웨어로 구현될 수 있다. 구현예는 각각의 방법이 수행되도록 프로그램가능 컴퓨터 시스템과 협력하는(또는 협력할 수 있는) 전자적으로 판독가능 제어 신호들을 저장하는 디지털 저장 매체, 예를 들어 플로피 디스크, DVD, 블루레이, CD, RAM, ROM, PROM, EPROM, EEPROM 또는 플래시 메모리를 사용하여 수행될 수 있다. 그러므로, 디지털 저장 매체는 컴퓨터 판독 가능할 수 있다.
명령들은 하나 이상의 프로세서들, 이를테면 하나 이상의 중앙 프로세싱 유닛들(central processing units)(CPU), 디지털 신호 프로세서들(digital signal processors)(DSP들), 범용 마이크로프로세서들, 주문형 집적회로들(application specific integrated circuits)(ASIC들), 현장 프로그램가능 로직 어레이들(field programmable logic arrays)(FPGA들), 또는 다른 동등한 집적 또는 개별 로직 회로에 의해 실행될 수 있다. 따라서, 본 명세서에서 사용되는 바와 같은 "프로세서"라는 용어는 앞서의 구조 또는 본 명세서에서 설명된 기법들의 구현에 적합한 임의의 다른 구조 중 임의의 것을 본 명세서에서 지칭한다. 덧붙여서, 일부 양태들에서, 본원에서 설명되는 기능은 전용 하드웨어 및/또는 소프트웨어 모듈들 내에 제공될 수 있다. 또한, 본 기법들은 하나 이상의 회로들 또는 로직 엘리먼트들 내에 완전히 구현될 수 있다.
따라서, 본 개시내용에서 설명되는 기법들은, 적어도 부분적으로는, 하드웨어, 소프트웨어, 펌웨어, 또는 그것들의 임의의 조합으로 구현될 수 있다. 예를 들어, 설명된 기법들의 다양한 양태들은, 하나 이상의 마이크로프로세서들, DSP들, ASIC들, 또는 임의의 다른 동등한 집적 또는 개별 로직 회로, 뿐만 아니라 이러한 컴포넌트들의 임의의 결합들을 포함한 하나 이상의 프로세서들 내에 구현될 수 있다.
하드웨어를 포함하는 제어 유닛이 본 개시내용에서 설명되는 기법들 중 하나 이상을 또한 수행할 수 있다. 이러한 하드웨어, 소프트웨어, 및 펌웨어는 동일한 디바이스 내에 또는 개별 디바이스들 내에 본 개시내용에서 설명되는 다양한 기법들 지원하도록 구현될 수 있다. 비일시적 컴퓨터 판독가능 매체가, 실행될 때, 컴퓨터 프로그램으로 하여금 방법의 단계들을 수행하게 하는 자신에게 저장되는 프로그램 코드 또는 프로그램 알고리즘을 포함하도록 소프트웨어는 비일시적 컴퓨터 판독가능 매체 상에 저장될 수 있다.
비록 다양한 예시적인 실시예들이 개시되었지만, 해당 기술분야의 통상의 기술자들에게는 본 발명의 정신 및 범위로부터 벗어남 없이 본 명세서에서 개시되는 개념들의 장점들의 일부를 성취할 다양한 변경들 및 수정들이 만들어질 수 있다는 것이 명백할 것이다. 동일한 기능들을 수행하는 다른 컴포넌트들이 적절히 대체될 수 있다는 것이 본 기술분야의 통상의 기술자들에게는 자명할 것이다. 본 발명의 범위로부터 벗어남 없이 다른 실시예들이 이용될 수 있고 구조적 또는 논리적 변경들이 만들어질 수 있다는 것이 이해되어야 한다. 특정 도면을 참조하여 설명되는 특징들은, 심지어 명시적으로 언급되지 않더라도, 다른 도면들의 특징들과 조합될 수 있다는 것이 언급되어야 한다. 일반적인 발명적 개념에 대한 이러한 수정들은 첨부의 청구항들 및 그것들의 법적 동등물들에 의해 커버되는 것으로 의도된다.
Claims (22)
- 게이트 드라이버로서,
제1 전압 도메인에서 동작하는 하이측 영역;
상기 제1 전압 도메인보다 더 낮은 제2 전압 도메인에서 동작하는 로우측 영역;
상기 하이측 영역과 상기 로우측 영역 사이에 개재되고 상기 제2 전압 도메인으로부터 상기 제1 전압 도메인을 격리시키도록 구성되는 종단 영역;
상기 하이측 영역에 배치되고 하이측 전력 트랜지스터를 구동하도록 구성되는 하이측 게이트 드라이버;
상기 로우측 영역에 배치되고 로우측 전력 트랜지스터를 구동하도록 구성되는 로우측 게이트 드라이버; 및
상기 종단 영역에 배치되고 상기 하이측 영역과 상기 로우측 영역 사이에 정보 비트들을 송신하도록 구성되는 복수의 종단 다이오드들 - 상기 복수의 종단 다이오드들 중 각각의 종단 다이오드는 상기 로우측 영역에 커플링되는 애노드와 상기 하이측 영역에 커플링되는 캐소드를 포함함 -
을 포함하는 게이트 드라이버. - 제1항에 있어서,
상기 복수의 종단 다이오드들은 상기 제1 전압 도메인과 상기 제2 전압 도메인이 정렬될 때 상기 하이측 영역과 상기 로우측 영역 사이에 정보 비트들을 송신하도록 구성되고,
상기 복수의 종단 다이오드들은 상기 제1 전압 도메인과 상기 제2 전압 도메인이 정렬되지 않을 때 상기 하이측 영역과 상기 로우측 영역 사이의 상기 정보 비트들의 송신을 인터럽트하도록 구성되는 게이트 드라이버. - 제2항에 있어서,
상기 제1 전압 도메인과 상기 제2 전압 도메인은 상기 로우측 전력 트랜지스터가 턴 온되는 동안 정렬되고,
상기 제1 전압 도메인과 상기 제2 전압 도메인은 상기 하이측 전력 트랜지스터가 턴 온되는 동안 정렬되지 않는 게이트 드라이버. - 제1항에 있어서,
상기 복수의 종단 다이오드들 중 제1 종단 다이오드 쌍이 차동 시그널링을 통해 상기 로우측 영역으로부터 상기 하이측 영역으로 제1 정보 비트를 송신하도록 구성되고,
상기 복수의 종단 다이오드들 중 제2 종단 다이오드 쌍이 차동 시그널링을 통해 상기 하이측 영역으로부터 상기 로우측 영역으로 제2 정보 비트를 송신하도록 구성되는 게이트 드라이버. - 제4항에 있어서, 상기 제1 정보 비트는 전류 펄스 정보를 포함하고, 상기 하이측 게이트 드라이버는 상기 제1 정보 비트를 수신하고 상기 전류 펄스 정보에 기초하여 상기 하이측 전력 트랜지스터를 구동하는데 사용되는 전류 펄스의 전류 레벨을 설정하도록 구성되는 게이트 드라이버.
- 제4항에 있어서, 상기 제2 정보 비트는 상기 하이측 전력 트랜지스터 및 상기 로우측 전력 트랜지스터가 커플링되는 인버터 레그에 대응하는 진단 정보를 포함하는 게이트 드라이버.
- 제6항에 있어서, 상기 진단 정보는 상기 인버터 레그에서의 과전류 상태를 나타내는 게이트 드라이버.
- 제4항에 있어서, 상기 로우측 영역은 마이크로제어기에 커플링되고, 상기 로우측 영역은 상기 마이크로제어기로부터 상기 제1 정보 비트를 수신하고 상기 마이크로제어기에 상기 제2 정보 비트를 송신하도록 구성되는 게이트 드라이버.
- 제8항에 있어서, 상기 로우측 영역은 상기 마이크로제어기에 상기 제2 정보 비트를 송신하는 것에 응답하여 상기 마이크로제어기로부터 적어도 하나의 제어 신호 - 상기 적어도 하나의 제어 신호는 상기 하이측 게이트 드라이버 및 상기 로우측 게이트 드라이버를 제어하도록 구성됨 - 를 수신하도록 구성되는 게이트 드라이버.
- 제1항에 있어서,
상기 종단 영역에 배치되어 적어도 하나의 교란 이벤트 동안 제1 이벤트 검출 전류가 상기 로우측 영역으로부터 상기 하이측 영역으로 흐르는 것을 허용하고 상기 적어도 하나의 교란 이벤트의 부재 시 상기 제1 이벤트 검출 전류가 상기 로우측 영역으로부터 상기 하이측 영역으로 흐르는 것을 차단하도록 구성되는 제1 교란 검출 다이오드;
상기 하이측 영역에 배치되고, 상기 제1 이벤트 검출 전류를 검출하고 상기 제1 이벤트 검출 전류를 검출하는 것에 응답하여 상기 복수의 종단 다이오드들 중 적어도 하나의 종단 다이오드를 통해 수신되는 상기 하이측 영역으로의 송신을 인터럽트하도록 구성되는 제1 이벤트 센서;
상기 종단 영역에 배치되어 상기 적어도 하나의 교란 이벤트 동안 제2 이벤트 검출 전류가 상기 로우측 영역으로부터 상기 하이측 영역으로 흐르는 것을 허용하고 상기 적어도 하나의 교란 이벤트의 부재 시 상기 제2 이벤트 검출 전류가 상기 로우측 영역으로부터 상기 하이측 영역으로 흐르는 것을 차단하도록 구성되는 제2 교란 검출 다이오드; 및
상기 로우측 영역에 배치되고, 상기 제2 이벤트 검출 전류를 검출하고 상기 제2 이벤트 검출 전류를 검출하는 것에 응답하여 상기 복수의 종단 다이오드들 중 적어도 다른 하나의 종단 다이오드를 통해 수신되는 상기 로우측 영역으로의 송신을 인터럽트하도록 구성되는 제2 이벤트 센서
를 더 포함하는 게이트 드라이버. - 제10항에 있어서, 상기 적어도 하나의 교란 이벤트는 음의 Vs 이벤트 및 하강 dVs/dt 이벤트 중 적어도 하나를 포함하며, Vs는 하이측 접지 전압인 게이트 드라이버.
- 제1항에 있어서,
상기 로우측 영역에 배치되어 적어도 하나의 업링크 정보 비트를 송신하도록 구성되는 로우측 송신기;
상기 하이측 영역에 배치되어 상기 로우측 송신기로부터 상기 적어도 하나의 업링크 정보 비트를 수신하도록 구성되는 하이측 수신기;
상기 하이측 영역에 배치되어 적어도 하나의 다운링크 정보 비트를 송신하도록 구성되는 하이측 송신기; 및
상기 로우측 영역에 배치되어 상기 하이측 송신기로부터 상기 적어도 하나의 다운링크 정보 비트를 수신하도록 구성되는 로우측 수신기
를 더 포함하는 게이트 드라이버. - 제12항에 있어서,
상기 하이측 수신기는 상기 적어도 하나의 업링크 정보 비트 중의 업링크 정보 비트를 저장하도록 구성되는 제1 세트-리셋(SR) 플립플롭을 포함하고,
상기 로우측 수신기는 상기 적어도 하나의 다운링크 정보 비트 중의 다운링크 업링크 정보 비트를 저장하도록 구성되는 제2 SR 플립플롭을 포함하는 게이트 드라이버. - 제13항에 있어서,
상기 하이측 수신기는 두 개의 업링크 신호들을 포함하는 차동 시그널링을 통해 상기 업링크 정보 비트를 수신하고 상기 두 개의 업링크 신호들이 서로 상보적인 값들인 것을 조건으로 상기 제1 SR 플립플롭에 상기 업링크 정보 비트를 저장하고 상기 두 개의 업링크 신호들이 서로 상보적인 값들이 아닌 것을 조건으로 상기 업링크 정보 비트를 무시하도록 구성되고,
상기 로우측 수신기는 두 개의 다운링크 신호들을 포함하는 차동 시그널링을 통해 상기 다운링크 정보 비트를 수신하고 상기 두 개의 다운링크 신호들이 서로 상보적인 값들인 것을 조건으로 상기 제2 SR 플립플롭에 상기 다운링크 정보 비트를 저장하고 상기 두 개의 다운링크 신호들이 서로 상보적인 값들이 아닌 것을 조건으로 상기 다운링크 정보 비트를 무시하도록 구성되는 게이트 드라이버. - 제13항에 있어서,
상기 하이측 수신기는 제1 이벤트 센서를 포함하며, 상기 제1 이벤트 센서는 적어도 하나의 교란 이벤트를 검출하고 상기 적어도 하나의 교란 이벤트를 검출하는 것에 응답하여 상기 제1 SR 플립플롭에 상기 업링크 정보 비트를 저장하는 것을 인터럽트하도록 구성되고,
상기 로우측 수신기는 제2 이벤트 센서를 포함하며, 상기 제2 이벤트 센서는 상기 적어도 하나의 교란 이벤트를 검출하고 상기 적어도 하나의 교란 이벤트를 검출하는 것에 응답하여 상기 제2 SR 플립플롭에 상기 다운링크 정보 비트를 저장하는 것을 인터럽트하도록 구성되는 게이트 드라이버. - 제12항에 있어서,
상기 하이측 수신기는 제1 이벤트 센서를 포함하며, 상기 제1 이벤트 센서는 적어도 하나의 교란 이벤트를 검출하고 상기 적어도 하나의 교란 이벤트를 검출하는 것에 응답하여 상기 복수의 종단 다이오드들 중 적어도 하나의 종단 다이오드를 통해 수신되는 상기 하이측 영역으로의 송신을 인터럽트하도록 구성되고,
상기 로우측 수신기는 제2 이벤트 센서를 포함하며, 상기 제2 이벤트 센서는 상기 적어도 하나의 교란 이벤트를 검출하고 상기 적어도 하나의 교란 이벤트를 검출하는 것에 응답하여 상기 복수의 종단 다이오드들 중 적어도 다른 하나의 종단 다이오드를 통해 수신되는 상기 로우측 영역으로의 송신을 인터럽트하도록 구성되는 게이트 드라이버. - 게이트 드라이버의 하이측 영역과 로우측 영역 사이에서 종단 영역을 가로질러 정보 비트들을 송신하는 방법으로서,
제1 전압 도메인에서 상기 하이측 영역을 동작시키는 단계;
상기 제1 전압 도메인보다 더 낮은 제2 전압 도메인에서 상기 로우측 영역을 동작시키는 단계; 및
상기 종단 영역에 배치된 복수의 종단 다이오드들 - 상기 복수의 종단 다이오드들 중 각각의 종단 다이오드는 상기 로우측 영역에 커플링되는 애노드와 상기 하이측 영역에 커플링되는 캐소드를 포함함 - 을 통해 상기 하이측 영역과 상기 로우측 영역 사이에 상기 정보 비트들을 송신하는 단계
를 포함하는 방법. - 제17항에 있어서,
상기 제1 전압 도메인과 상기 제2 전압 도메인이 정렬되는 것을 조건으로 복수의 종단 다이오드들을 통해 상기 하이측 영역과 상기 로우측 영역 사이에 상기 정보 비트들을 송신하는 단계; 및
상기 제1 전압 도메인과 상기 제2 전압 도메인이 정렬되지 않은 것을 조건으로 상기 하이측 영역과 상기 로우측 영역 사이의 상기 정보 비트들의 송신을 인터럽트하는 단계
를 더 포함하는 방법. - 제17항에 있어서,
상기 복수의 종단 다이오드들의 제1 종단 다이오드 쌍을 사용하여 차동 시그널링을 통해 상기 로우측 영역에서부터 상기 하이측 영역으로 제1 정보 비트를 송신하는 단계; 및
상기 복수의 종단 다이오드들의 제2 종단 다이오드 쌍을 사용하여 차동 시그널링을 통해 상기 하이측 영역에서부터 상기 로우측 영역으로 제2 정보 비트를 송신하는 단계
를 더 포함하는 방법. - 제17항에 있어서,
적어도 하나의 교란 이벤트를 검출하는 단계; 및
상기 적어도 하나의 교란 이벤트를 검출하는 것에 응답하여 상기 하이측 영역과 상기 로우측 영역 사이의 상기 정보 비트들의 송신을 인터럽트하는 단계
를 더 포함하는 방법. - 집적 회로로서,
제1 전압 도메인에서 동작하는 하이측 영역;
상기 제1 전압 도메인보다 더 낮은 제2 전압 도메인에서 동작하는 로우측 영역;
상기 하이측 영역과 상기 로우측 영역 사이에 개재되고 상기 제2 전압 도메인으로부터 상기 제1 전압 도메인을 격리시키도록 구성되는 종단 영역;
상기 하이측 영역에 배치되는 하이측 회로;
상기 로우측 영역에 배치되는 로우측 회로; 및
상기 종단 영역에 배치되고 상기 하이측 영역과 상기 로우측 영역 사이에 정보 비트들을 송신하도록 구성되는 복수의 종단 다이오드들 - 상기 복수의 종단 다이오드들 중 각각의 종단 다이오드는 상기 로우측 영역에 커플링되는 애노드와 상기 하이측 영역에 커플링되는 캐소드를 포함함 -
을 포함하는 집적 회로. - 제21항에 있어서,
상기 복수의 종단 다이오드들은 상기 제1 전압 도메인과 상기 제2 전압 도메인이 정렬될 때 상기 하이측 영역과 상기 로우측 영역 사이에 정보 비트들을 송신하도록 구성되고,
상기 복수의 종단 다이오드들은 상기 제1 전압 도메인과 상기 제2 전압 도메인이 정렬되지 않을 때 상기 하이측 영역과 상기 로우측 영역 사이의 상기 정보 비트들의 송신을 인터럽트하도록 구성되는 집적 회로.
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