JPH11237438A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH11237438A JPH11237438A JP3859498A JP3859498A JPH11237438A JP H11237438 A JPH11237438 A JP H11237438A JP 3859498 A JP3859498 A JP 3859498A JP 3859498 A JP3859498 A JP 3859498A JP H11237438 A JPH11237438 A JP H11237438A
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Abstract
(57)【要約】
【課題】ドライバ回路出力端に備えていたクランプ回路
を削除し、代わりにドライバ回路内にクランプ機能を内
蔵するピンエレクトロニクス回路とする半導体試験装置
を提供する。 【解決手段】ドライバ回路の出力段において、被試験デ
バイスが出力する出力信号を伝送線路を介して受け、ハ
イインピーダンス状態にあるドライバ回路の出力端で生
じる正の反射電圧を受けて、正の反射電圧をクランプ可
能に負側の出力トランジスタのベース端へ可変可能な所
定電圧の逆バイアス電圧を印加する手段を具備し、ＤＵ
Ｔが出力する出力信号を伝送線路を介して受け、ハイイ
ンピーダンス状態にあるドライバ回路の出力端で生じる
負の反射電圧を受けて、負の反射電圧をクランプ可能に
正側の出力トランジスタのベース端へ可変可能な所定電
圧の逆バイアス電圧を印加する手段を具備するピンエレ
クトロニクス回路である半導体試験装置。
を削除し、代わりにドライバ回路内にクランプ機能を内
蔵するピンエレクトロニクス回路とする半導体試験装置
を提供する。 【解決手段】ドライバ回路の出力段において、被試験デ
バイスが出力する出力信号を伝送線路を介して受け、ハ
イインピーダンス状態にあるドライバ回路の出力端で生
じる正の反射電圧を受けて、正の反射電圧をクランプ可
能に負側の出力トランジスタのベース端へ可変可能な所
定電圧の逆バイアス電圧を印加する手段を具備し、ＤＵ
Ｔが出力する出力信号を伝送線路を介して受け、ハイイ
ンピーダンス状態にあるドライバ回路の出力端で生じる
負の反射電圧を受けて、負の反射電圧をクランプ可能に
正側の出力トランジスタのベース端へ可変可能な所定電
圧の逆バイアス電圧を印加する手段を具備するピンエレ
クトロニクス回路である半導体試験装置。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体試験装置
のピンエレクトロニクス回路に関する。
のピンエレクトロニクス回路に関する。
【０００２】
【従来の技術】従来のＩＯピン型のピンエレクトロニク
ス回路について図３、図４を参照して以下に説明する。
本発明に係る要部構成は、図３のブロック構成に示すよ
うに、ドライバ回路１００と、コンパレータ部９０と、
クランプ回路６０、７０と伝送線路２００と、ＤＵＴと
で成る。ドライバ回路１００は、主にレベルシフト部２
０と、出力ドライバ部５０とで成る。
ス回路について図３、図４を参照して以下に説明する。
本発明に係る要部構成は、図３のブロック構成に示すよ
うに、ドライバ回路１００と、コンパレータ部９０と、
クランプ回路６０、７０と伝送線路２００と、ＤＵＴと
で成る。ドライバ回路１００は、主にレベルシフト部２
０と、出力ドライバ部５０とで成る。
【０００３】レベルシフト部２０は、入力電圧信号を受
けて、出力ドライバ部５０のコンプリメンタリ構成の出
力トランジスタＱ５、Ｑ６へ能動状態となる適正な電圧
にシフトしたシフト電圧を各々供給するものである。
尚、入力電圧信号は、パターン発生器等からの論理パタ
ーンをＤＵＴへ印加すべきハイレベルＶＩｈ電圧、ロー
レベルＶＩｌ電圧に対応する振幅に変換されたアナログ
の電圧信号とする。
けて、出力ドライバ部５０のコンプリメンタリ構成の出
力トランジスタＱ５、Ｑ６へ能動状態となる適正な電圧
にシフトしたシフト電圧を各々供給するものである。
尚、入力電圧信号は、パターン発生器等からの論理パタ
ーンをＤＵＴへ印加すべきハイレベルＶＩｈ電圧、ロー
レベルＶＩｌ電圧に対応する振幅に変換されたアナログ
の電圧信号とする。
【０００４】ところで、このレベルシフト部２０には、
図４の具体回路例に示すように、出力ドライバ部５０の
出力トランジスタＱ５、Ｑ６をハイインピーダンス状態
にする回路と４本の差動のハイＺ制御入力端ＨＺ１ａ、
ＨＺ１ｂ、ＨＺ２ａ、ＨＺ２ｂを備えている。ハイＺ制
御信号を受けると、出力ドライバ部５０をハイインピー
ダンス状態となるように逆バイアス電圧を各々の出力ト
ランジスタＱ５、Ｑ６へ供給する。具体的には出力トラ
ンジスタＱ５のベース端の電圧Ｖｉ５はＶｓｓに近い−
１８Ｖの逆バイアス電圧を供給し、出力トランジスタＱ
６のベース端の電圧Ｖｉ６はＶｂｂに近い＋１８Ｖの逆
バイアス電圧を供給する。
図４の具体回路例に示すように、出力ドライバ部５０の
出力トランジスタＱ５、Ｑ６をハイインピーダンス状態
にする回路と４本の差動のハイＺ制御入力端ＨＺ１ａ、
ＨＺ１ｂ、ＨＺ２ａ、ＨＺ２ｂを備えている。ハイＺ制
御信号を受けると、出力ドライバ部５０をハイインピー
ダンス状態となるように逆バイアス電圧を各々の出力ト
ランジスタＱ５、Ｑ６へ供給する。具体的には出力トラ
ンジスタＱ５のベース端の電圧Ｖｉ５はＶｓｓに近い−
１８Ｖの逆バイアス電圧を供給し、出力トランジスタＱ
６のベース端の電圧Ｖｉ６はＶｂｂに近い＋１８Ｖの逆
バイアス電圧を供給する。
【０００５】出力ドライバ部５０は、図４の具体回路例
に示すように、バイアスリミッタ部３０、４０と、出力
トランジスタＱ５、Ｑ６と、ダイオードＤ９、Ｄ１０
と、マッチング抵抗５５で成る。これは伝送線路２００
を駆動するコンプリメンタリ構成のドライバである。エ
ミッタ側にはダイオードＤ９、Ｄ１０と、マッチング抵
抗５５がある。このマッチング抵抗５５は、第１に出力
トランジスタＱ５、Ｑ６にバイアス電流を流して所定の
能動状態にさせ、かつ第２に、伝送線路２００の特性イ
ンピーダンス、例えば５０Ωに整合させるものである。
に示すように、バイアスリミッタ部３０、４０と、出力
トランジスタＱ５、Ｑ６と、ダイオードＤ９、Ｄ１０
と、マッチング抵抗５５で成る。これは伝送線路２００
を駆動するコンプリメンタリ構成のドライバである。エ
ミッタ側にはダイオードＤ９、Ｄ１０と、マッチング抵
抗５５がある。このマッチング抵抗５５は、第１に出力
トランジスタＱ５、Ｑ６にバイアス電流を流して所定の
能動状態にさせ、かつ第２に、伝送線路２００の特性イ
ンピーダンス、例えば５０Ωに整合させるものである。
【０００６】ハイＺ制御のときにおいて出力ドライバ部
５０の出力端は完全にハイインピーダンス状態にする必
要がある。しかしながらＯＦＦ状態にする為にトランジ
スタのベース端に過度の逆バイアス電圧を印加すると、
今度はトランジスタを劣化されたり、リーク電流を生じ
る為好ましくない。特に超高速スイッチング動作が要求
されるトランジスタは一般的に耐圧が低い。その為のバ
イアスリミッタ部３０、４０が備えられていて、逆バイ
アスするベース電圧を適正に制限している。
５０の出力端は完全にハイインピーダンス状態にする必
要がある。しかしながらＯＦＦ状態にする為にトランジ
スタのベース端に過度の逆バイアス電圧を印加すると、
今度はトランジスタを劣化されたり、リーク電流を生じ
る為好ましくない。特に超高速スイッチング動作が要求
されるトランジスタは一般的に耐圧が低い。その為のバ
イアスリミッタ部３０、４０が備えられていて、逆バイ
アスするベース電圧を適正に制限している。
【０００７】例えば第１に、出力ドライバ部５０のハイ
レベル電圧が最大＋８Ｖの出力電圧とするドライバ仕様
の場合は負側の出力トランジスタＱ６のベース端子の電
圧Ｖｉ６は、レベルシフト部２０のＶｂｂが＋１８Ｖに
関わらず固定したリミッタ電圧ＶＣ２により例えば＋１
０Ｖのベース電圧に制限し、第２に、出力ドライバ部５
０のロウレベル電圧が最大−７Ｖの出力電圧仕様とする
場合は正側の出力トランジスタＱ５のベース端子の電圧
Ｖｉ５で受けたときは、レベルシフト部２０のＶｓｓが
−１８Ｖに関わらず固定したリミッタ電圧ＶＣ１によっ
て例えば−９Ｖのベース電圧に制限してトランジスタを
過度の逆バイアスから保護している。
レベル電圧が最大＋８Ｖの出力電圧とするドライバ仕様
の場合は負側の出力トランジスタＱ６のベース端子の電
圧Ｖｉ６は、レベルシフト部２０のＶｂｂが＋１８Ｖに
関わらず固定したリミッタ電圧ＶＣ２により例えば＋１
０Ｖのベース電圧に制限し、第２に、出力ドライバ部５
０のロウレベル電圧が最大−７Ｖの出力電圧仕様とする
場合は正側の出力トランジスタＱ５のベース端子の電圧
Ｖｉ５で受けたときは、レベルシフト部２０のＶｓｓが
−１８Ｖに関わらず固定したリミッタ電圧ＶＣ１によっ
て例えば−９Ｖのベース電圧に制限してトランジスタを
過度の逆バイアスから保護している。
【０００８】図３に示すコンパレータ部９０は、ＤＵＴ
からの出力信号を受けてタイミング比較するものであ
り、所定のスレッショレベルで論理信号に変換され、以
後、期待値との比較用に使用される。尚、図示しないが
隣接して負荷回路（プログラマブルロード等）を備えて
いて、ＤＵＴに所望の負荷条件を接続した状態でもタイ
ミング比較が行われる。尚、コンパレータ部９０は、上
記出力ドライバ部５０の出力端に隣接して短い配線で接
続されている。
からの出力信号を受けてタイミング比較するものであ
り、所定のスレッショレベルで論理信号に変換され、以
後、期待値との比較用に使用される。尚、図示しないが
隣接して負荷回路（プログラマブルロード等）を備えて
いて、ＤＵＴに所望の負荷条件を接続した状態でもタイ
ミング比較が行われる。尚、コンパレータ部９０は、上
記出力ドライバ部５０の出力端に隣接して短い配線で接
続されている。
【０００９】図４に示すクランプ回路６０、７０は、図
２のクランプ波形例に示すように、ＤＵＴから出力され
る送端側の出力パルス信号Ｐ１０を伝送線路２００を介
して受けると、不整合に伴って生じる反射電圧ＶＨ１
１、ＶＬ２１が正負とも所定電圧以上にならないように
クランプするものである。可変電圧源ＶＣ３、ＶＣ４は
ＤＵＴの品種に対応して適切なクランプ電圧を与える為
の個別の可変電圧源である。これによりダイオードＤ１
１、Ｄ１２を介して所定の電圧ＶＨ１２、ＶＬ２２に強
制的にクランプ吸収する。尚、可変電圧源ＶＣ３，ＶＣ
４で吸収すべき電流容量は例えば最大１００ｍＡのクラ
ンプ電流容量が要求され、ダイオードＤ１１、Ｄ１２も
これに対応して中容量のものが使用される。しかしなが
ら、この中容量のダイオードの接続に伴って、ダイオー
ドの接合容量が伝送線路に加わり線路インピーダンスの
不連続点を生じる為好ましくない。また、ダイオードに
よるリーク電流が生ずる場合があり、この点においても
好ましくない。
２のクランプ波形例に示すように、ＤＵＴから出力され
る送端側の出力パルス信号Ｐ１０を伝送線路２００を介
して受けると、不整合に伴って生じる反射電圧ＶＨ１
１、ＶＬ２１が正負とも所定電圧以上にならないように
クランプするものである。可変電圧源ＶＣ３、ＶＣ４は
ＤＵＴの品種に対応して適切なクランプ電圧を与える為
の個別の可変電圧源である。これによりダイオードＤ１
１、Ｄ１２を介して所定の電圧ＶＨ１２、ＶＬ２２に強
制的にクランプ吸収する。尚、可変電圧源ＶＣ３，ＶＣ
４で吸収すべき電流容量は例えば最大１００ｍＡのクラ
ンプ電流容量が要求され、ダイオードＤ１１、Ｄ１２も
これに対応して中容量のものが使用される。しかしなが
ら、この中容量のダイオードの接続に伴って、ダイオー
ドの接合容量が伝送線路に加わり線路インピーダンスの
不連続点を生じる為好ましくない。また、ダイオードに
よるリーク電流が生ずる場合があり、この点においても
好ましくない。
【００１０】尚、反射電圧は、受端側であるピンエレク
トロニクス回路側がハイインピーダンス状態、あるいは
伝送線路２００の特性インピーダンスより高い負荷条件
で受けたときに発生する。例えばハイインピーダンス状
態のときは全反射するから送端側の電圧に対して２倍の
電圧となる。この反射電圧は、パルス周期やパルス幅に
もよるがオーバーシュート波形やアンダーシュート波形
となる。もしクランプ回路６０、７０を備えていないと
コンパレータ部９０でのタイミング測定上の支障とな
る。
トロニクス回路側がハイインピーダンス状態、あるいは
伝送線路２００の特性インピーダンスより高い負荷条件
で受けたときに発生する。例えばハイインピーダンス状
態のときは全反射するから送端側の電圧に対して２倍の
電圧となる。この反射電圧は、パルス周期やパルス幅に
もよるがオーバーシュート波形やアンダーシュート波形
となる。もしクランプ回路６０、７０を備えていないと
コンパレータ部９０でのタイミング測定上の支障とな
る。
【００１１】
【発明が解決しようとする課題】上述説明したように、
従来のピンエレクトロニクス回路の構成においては、ク
ランプ回路６０、７０を伝送線路上に接続する回路構成
である為、反射電圧に相当する電流を可変電圧源ＶＣ
３、ＶＣ４で吸収可能な電流容量が必要となる。またダ
イオードＤ１１、Ｄ１２自体の接合容量が伝送線路に接
続される為好ましくない。またこのダイオードによりリ
ーク電流を生ずる場合もあり好ましくない。ところで、
図４に示すように、クランプ回路６０、７０とバイアス
リミッタ部３０、４０の類似した回路が備えられてい
る。一方のクランプ回路６０、７０は、所望の可変電圧
源により反射電圧を強制的にクランプして吸収するもの
であり、他方のバイアスリミッタ部３０、４０は、出力
トランジスタのベース電圧が過度の逆バイアスとなるの
を制限している。そこで、本発明が解決しようとする課
題は、ドライバ回路出力端に備えていたクランプ回路を
削除し、代わりにドライバ回路内にクランプ機能を内蔵
するピンエレクトロニクス回路とする半導体試験装置を
提供することである。
従来のピンエレクトロニクス回路の構成においては、ク
ランプ回路６０、７０を伝送線路上に接続する回路構成
である為、反射電圧に相当する電流を可変電圧源ＶＣ
３、ＶＣ４で吸収可能な電流容量が必要となる。またダ
イオードＤ１１、Ｄ１２自体の接合容量が伝送線路に接
続される為好ましくない。またこのダイオードによりリ
ーク電流を生ずる場合もあり好ましくない。ところで、
図４に示すように、クランプ回路６０、７０とバイアス
リミッタ部３０、４０の類似した回路が備えられてい
る。一方のクランプ回路６０、７０は、所望の可変電圧
源により反射電圧を強制的にクランプして吸収するもの
であり、他方のバイアスリミッタ部３０、４０は、出力
トランジスタのベース電圧が過度の逆バイアスとなるの
を制限している。そこで、本発明が解決しようとする課
題は、ドライバ回路出力端に備えていたクランプ回路を
削除し、代わりにドライバ回路内にクランプ機能を内蔵
するピンエレクトロニクス回路とする半導体試験装置を
提供することである。
【００１２】
【課題を解決するための手段】第１に、上記課題を解決
するために、本発明の構成では、ドライバ回路１００と
コンパレータ回路を備えるＩＯピン型のピンエレクトロ
ニクス回路であって、ピンエレクトロニクス回路のドラ
イバ回路１００の出力を外部からハイインピーダンス状
態に設定制御された状態におけるドライバ回路１００に
おいて、被試験デバイス（ＤＵＴ）が出力する出力信号
を伝送線路２００を介して受け、ハイインピーダンス状
態にあるドライバ回路１００の出力端で生じる正の反射
電圧を受けて、正の反射電圧をクランプ可能に、負側の
出力トランジスタＱ６のベース端へ可変可能な所定電圧
の逆バイアス電圧を印加する手段（例えばクランプ回路
７０ｂ）を具備し、ＤＵＴが出力する出力信号を伝送線
路２００を介して受け、ハイインピーダンス状態にある
ドライバ回路１００の出力端で生じる負の反射電圧を受
けて、負の反射電圧をクランプ可能に、正側の出力トラ
ンジスタＱ５のベース端へ可変可能な所定電圧の逆バイ
アス電圧を印加する手段（例えばクランプ回路６０ｂ）
を具備するピンエレクトロニクス回路であることを特徴
とする半導体試験装置である。上記発明によれば、ドラ
イバ回路１００出力端に備えていた従来のクランプ回路
６０、７０を削除し、代わりにドライバ回路１００内に
クランプ機能を内蔵して回路規模を低減可能なピンエレ
クトロニクス回路とする半導体試験装置が実現できる。
するために、本発明の構成では、ドライバ回路１００と
コンパレータ回路を備えるＩＯピン型のピンエレクトロ
ニクス回路であって、ピンエレクトロニクス回路のドラ
イバ回路１００の出力を外部からハイインピーダンス状
態に設定制御された状態におけるドライバ回路１００に
おいて、被試験デバイス（ＤＵＴ）が出力する出力信号
を伝送線路２００を介して受け、ハイインピーダンス状
態にあるドライバ回路１００の出力端で生じる正の反射
電圧を受けて、正の反射電圧をクランプ可能に、負側の
出力トランジスタＱ６のベース端へ可変可能な所定電圧
の逆バイアス電圧を印加する手段（例えばクランプ回路
７０ｂ）を具備し、ＤＵＴが出力する出力信号を伝送線
路２００を介して受け、ハイインピーダンス状態にある
ドライバ回路１００の出力端で生じる負の反射電圧を受
けて、負の反射電圧をクランプ可能に、正側の出力トラ
ンジスタＱ５のベース端へ可変可能な所定電圧の逆バイ
アス電圧を印加する手段（例えばクランプ回路６０ｂ）
を具備するピンエレクトロニクス回路であることを特徴
とする半導体試験装置である。上記発明によれば、ドラ
イバ回路１００出力端に備えていた従来のクランプ回路
６０、７０を削除し、代わりにドライバ回路１００内に
クランプ機能を内蔵して回路規模を低減可能なピンエレ
クトロニクス回路とする半導体試験装置が実現できる。
【００１３】第１図は、本発明に係る解決手段を示して
いる。第２に、上記課題を解決するために、本発明の構
成では、ドライバ回路１００とコンパレータ回路を備え
るＩＯピン型のピンエレクトロニクス回路であって、ピ
ンエレクトロニクス回路のドライバ回路１００の出力を
外部からハイインピーダンス状態に設定制御された状態
におけるドライバ回路１００の出力段にある相補駆動構
成（コンプリメンタリ構成）の正側の出力トランジスタ
Ｑ５のベース端、及び負側の出力トランジスタＱ６のベ
ース端において、ＤＵＴが出力する送端側の出力信号を
伝送線路２００を介して受け、ハイインピーダンス状態
にあるドライバ回路１００の出力端側がハイインピーダ
ンス状態で受けたとき、あるいは伝送線路２００の特性
インピーダンスより高い負荷条件で受けたときに受端側
で生じる正の反射電圧を受けて、負側の出力トランジス
タＱ６のベース・エミッタが順方向にバイアスされて出
力トランジスタＱ６が電流増幅倍した出力電流により、
正の反射電圧をクランプ可能に、負側の出力トランジス
タＱ６のベース端へ可変可能な所定電圧の逆バイアス電
圧を印加する負側のクランプ回路７０ｂを具備し、ＤＵ
Ｔが出力する送端側の出力信号を伝送線路２００を介し
て受け、ハイインピーダンス状態にあるドライバ回路１
００の出力端側がハイインピーダンス状態で受けたと
き、あるいは伝送線路２００の特性インピーダンスより
高い負荷条件で受けたときに受端側で生じる負の反射電
圧を受けて、正側の出力トランジスタＱ５のベース・エ
ミッタが順方向にバイアスされて出力トランジスタＱ５
が電流増幅倍した出力電流により、負の反射電圧をクラ
ンプ可能に、正側の出力トランジスタＱ５のベース端へ
可変可能な所定電圧の逆バイアス電圧を印加する正側の
クランプ回路６０ｂを具備するピンエレクトロニクス回
路であることを特徴とする半導体試験装置がある。
いる。第２に、上記課題を解決するために、本発明の構
成では、ドライバ回路１００とコンパレータ回路を備え
るＩＯピン型のピンエレクトロニクス回路であって、ピ
ンエレクトロニクス回路のドライバ回路１００の出力を
外部からハイインピーダンス状態に設定制御された状態
におけるドライバ回路１００の出力段にある相補駆動構
成（コンプリメンタリ構成）の正側の出力トランジスタ
Ｑ５のベース端、及び負側の出力トランジスタＱ６のベ
ース端において、ＤＵＴが出力する送端側の出力信号を
伝送線路２００を介して受け、ハイインピーダンス状態
にあるドライバ回路１００の出力端側がハイインピーダ
ンス状態で受けたとき、あるいは伝送線路２００の特性
インピーダンスより高い負荷条件で受けたときに受端側
で生じる正の反射電圧を受けて、負側の出力トランジス
タＱ６のベース・エミッタが順方向にバイアスされて出
力トランジスタＱ６が電流増幅倍した出力電流により、
正の反射電圧をクランプ可能に、負側の出力トランジス
タＱ６のベース端へ可変可能な所定電圧の逆バイアス電
圧を印加する負側のクランプ回路７０ｂを具備し、ＤＵ
Ｔが出力する送端側の出力信号を伝送線路２００を介し
て受け、ハイインピーダンス状態にあるドライバ回路１
００の出力端側がハイインピーダンス状態で受けたと
き、あるいは伝送線路２００の特性インピーダンスより
高い負荷条件で受けたときに受端側で生じる負の反射電
圧を受けて、正側の出力トランジスタＱ５のベース・エ
ミッタが順方向にバイアスされて出力トランジスタＱ５
が電流増幅倍した出力電流により、負の反射電圧をクラ
ンプ可能に、正側の出力トランジスタＱ５のベース端へ
可変可能な所定電圧の逆バイアス電圧を印加する正側の
クランプ回路６０ｂを具備するピンエレクトロニクス回
路であることを特徴とする半導体試験装置がある。
【００１４】尚、クランプ回路６０ｂあるいは負側のク
ランプ回路７０ｂとしては、クランプ電圧を外部から所
定に制御可能な可変電圧源ＶＣ３、ＶＣ４を具備し、可
変電圧源ＶＣ３、ＶＣ４の出力端と出力トランジスタＱ
５、Ｑ６のベース端間に接続するダイオードＤ７、Ｄ８
を具備することを特徴とする上述半導体試験装置があ
る。
ランプ回路７０ｂとしては、クランプ電圧を外部から所
定に制御可能な可変電圧源ＶＣ３、ＶＣ４を具備し、可
変電圧源ＶＣ３、ＶＣ４の出力端と出力トランジスタＱ
５、Ｑ６のベース端間に接続するダイオードＤ７、Ｄ８
を具備することを特徴とする上述半導体試験装置があ
る。
【００１５】
【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。
例と共に図面を参照して詳細に説明する。
【００１６】図１は、本発明の一実施例を示すピンエレ
クトロニクス回路のブロック図である。これを参照して
以下に説明する。本発明に係る要部構成は、ドライバ回
路であるレベルシフト部２０及び出力ドライバ部５０
と、コンパレータ部９０と、伝送線路２００と、ＤＵＴ
とで成る。この構成は、従来構成のクランプ回路６０、
７０を削除し、出力ドライバ部５０の内部構成を変更し
たものであり、他は従来と同様の構成要素である。
クトロニクス回路のブロック図である。これを参照して
以下に説明する。本発明に係る要部構成は、ドライバ回
路であるレベルシフト部２０及び出力ドライバ部５０
と、コンパレータ部９０と、伝送線路２００と、ＤＵＴ
とで成る。この構成は、従来構成のクランプ回路６０、
７０を削除し、出力ドライバ部５０の内部構成を変更し
たものであり、他は従来と同様の構成要素である。
【００１７】出力ドライバ部５０は、クランプ回路６０
ｂ、７０ｂと、出力トランジスタＱ５、Ｑ６と、ダイオ
ードＤ９、Ｄ１０と、マッチング抵抗５５で成る。これ
は従来構成のバイアスリミッタ部３０、４０をクランプ
回路６０ｂ、７０ｂに置換えた構成で成る。クランプ回
路６０ｂ、７０ｂは従来のバイアスリミッタ部３０、４
０の電圧源を可変電圧源に変更したものである。この動
作について以下に説明する。
ｂ、７０ｂと、出力トランジスタＱ５、Ｑ６と、ダイオ
ードＤ９、Ｄ１０と、マッチング抵抗５５で成る。これ
は従来構成のバイアスリミッタ部３０、４０をクランプ
回路６０ｂ、７０ｂに置換えた構成で成る。クランプ回
路６０ｂ、７０ｂは従来のバイアスリミッタ部３０、４
０の電圧源を可変電圧源に変更したものである。この動
作について以下に説明する。
【００１８】クランプ回路６０ｂ、７０ｂは、２つの機
能を備える。即ち第１に、従来のバイアスリミッタ部３
０と同様に出力トランジスタのベース電圧が過度の逆バ
イアスとなるのを制限する機能を備え、第２に、従来の
クランプ回路６０と同様に所望の可変電圧源により強制
的に反射電圧をクランプ吸収する機能を兼ね備える。無
論、クランプ回路６０ｂ、７０ｂの可変電圧源ＶＣ３，
ＶＣ４の設定電圧値は、従来の図３に示すクランプ回路
６０、７０と同様に、ＤＵＴの出力電圧に対応して所望
に設定して使用に供することは言うまでもない。
能を備える。即ち第１に、従来のバイアスリミッタ部３
０と同様に出力トランジスタのベース電圧が過度の逆バ
イアスとなるのを制限する機能を備え、第２に、従来の
クランプ回路６０と同様に所望の可変電圧源により強制
的に反射電圧をクランプ吸収する機能を兼ね備える。無
論、クランプ回路６０ｂ、７０ｂの可変電圧源ＶＣ３，
ＶＣ４の設定電圧値は、従来の図３に示すクランプ回路
６０、７０と同様に、ＤＵＴの出力電圧に対応して所望
に設定して使用に供することは言うまでもない。
【００１９】上記両機能の動作を説明する。ここで図２
に示すＤＵＴが出力パルス信号Ｐ１０のハイレベル電圧
を５．０Ｖとし、ダイオードＤ８、Ｄ１０及びトランジ
スタのベース・エミッタ間電位差を０．６Ｖと仮定する
と、反射電圧が無い場合におけるダイオードＤ８のカソ
ード端における電圧ＶＨｘは、ＶＨｘ＝５．０Ｖ−０．
６Ｖ−０．６Ｖ−０．６Ｖ＝３．２Ｖとなる。ここで可
変電圧源ＶＣ４の設定電圧を３．２Ｖ以上例えば４．０
Ｖとしておけば出力トランジスタＱ６は逆バイアスされ
ることになるからＯＦＦ状態であり、ハイインピーダン
スとなる。ところで、このハイインピーダンス状態にお
いて、レベルシフト部２０から出力トランジスタＱ６の
ベース端に供給されている＋１８Ｖに近いベース電圧Ｖ
ｉ６は可変電圧源ＶＣ４の設定電圧が４．０Ｖであるか
ら、ダイオードＤ８のドロップ電圧を加えてもベース電
圧Ｖｉ６は４．６Ｖに制限されている。即ち、この説明
からクランプ回路７０ｂはベース電圧が過度の逆バイア
スとなるのを制限する上記第１の機能を備えていること
が判る。これから、本発明における逆バイアス電圧は、
ＤＵＴ品種により異なるハイレベル、ローレベル振幅に
対応して可変電圧源ＶＣ３、ＶＣ４を最適設定できる
為、最小の逆バイアス電圧に制限することも可能であ
る。このことはベース・エミッタ間の耐圧が低いより超
高速スイッチングする特性の良いトランジスタが適用可
能となる利点が得られる。
に示すＤＵＴが出力パルス信号Ｐ１０のハイレベル電圧
を５．０Ｖとし、ダイオードＤ８、Ｄ１０及びトランジ
スタのベース・エミッタ間電位差を０．６Ｖと仮定する
と、反射電圧が無い場合におけるダイオードＤ８のカソ
ード端における電圧ＶＨｘは、ＶＨｘ＝５．０Ｖ−０．
６Ｖ−０．６Ｖ−０．６Ｖ＝３．２Ｖとなる。ここで可
変電圧源ＶＣ４の設定電圧を３．２Ｖ以上例えば４．０
Ｖとしておけば出力トランジスタＱ６は逆バイアスされ
ることになるからＯＦＦ状態であり、ハイインピーダン
スとなる。ところで、このハイインピーダンス状態にお
いて、レベルシフト部２０から出力トランジスタＱ６の
ベース端に供給されている＋１８Ｖに近いベース電圧Ｖ
ｉ６は可変電圧源ＶＣ４の設定電圧が４．０Ｖであるか
ら、ダイオードＤ８のドロップ電圧を加えてもベース電
圧Ｖｉ６は４．６Ｖに制限されている。即ち、この説明
からクランプ回路７０ｂはベース電圧が過度の逆バイア
スとなるのを制限する上記第１の機能を備えていること
が判る。これから、本発明における逆バイアス電圧は、
ＤＵＴ品種により異なるハイレベル、ローレベル振幅に
対応して可変電圧源ＶＣ３、ＶＣ４を最適設定できる
為、最小の逆バイアス電圧に制限することも可能であ
る。このことはベース・エミッタ間の耐圧が低いより超
高速スイッチングする特性の良いトランジスタが適用可
能となる利点が得られる。
【００２０】次に、反射電圧の発生に伴い図２に示すよ
うに、反射電圧ＶＨ１１＝８．０Ｖが生じていると仮定
したときを考えると、ダイオードＤ８のカソード端にお
ける電圧ＶＨｘは、 ＶＨｘ＝８．０Ｖ−０．６Ｖ−０．６Ｖ−０．６Ｖ＝
６．２Ｖ となる。しかしながら可変電圧源ＶＣ４の設定電圧が
４．０Ｖであるから、６．２Ｖ−４．０Ｖ＝２．２Ｖの
電圧分は、出力トランジスタＱ６を順方向にバイアスす
ることとなる。この結果、出力トランジスタＱ６は能動
状態になり、ベース電流の電流増幅倍したエミッタ電流
がマッチング抵抗５５を介してクランプする吸収電流と
なる。この結果、反射電圧ＶＨ１１＝８．０Ｖの電圧値
は強制的にクランプされて、電圧ＶＨｘが８Ｖから２．
２Ｖ分がクランプ吸収されて、ほぼ５．８Ｖになる。こ
の説明から反射電圧を強制的にクランプ吸収する上記第
２の機能を備えていることが判る。更に、上記でクラン
プ吸収する電流容量は出力トランジスタＱ６により電流
増幅倍されるので、本発明の可変電圧源ＶＣ４の吸収電
流容量は従来より数十分の１程度の小さな可変電圧源で
良い利点も得られる。例えば従来が最大１００ｍＡのク
ランプ容量に対して本発明では３ｍＡ程度の微少電流容
量で良く、この点で小容量の回路にできる利点が得られ
る。またダイオードＤ８も小容量の素子が使用できる。
尚、反射電圧の振幅量を所望にクランプ制御するよう
に、可変電圧源ＶＣ３、ＶＣ４の設定電圧を設定して使
用しても良い。
うに、反射電圧ＶＨ１１＝８．０Ｖが生じていると仮定
したときを考えると、ダイオードＤ８のカソード端にお
ける電圧ＶＨｘは、 ＶＨｘ＝８．０Ｖ−０．６Ｖ−０．６Ｖ−０．６Ｖ＝
６．２Ｖ となる。しかしながら可変電圧源ＶＣ４の設定電圧が
４．０Ｖであるから、６．２Ｖ−４．０Ｖ＝２．２Ｖの
電圧分は、出力トランジスタＱ６を順方向にバイアスす
ることとなる。この結果、出力トランジスタＱ６は能動
状態になり、ベース電流の電流増幅倍したエミッタ電流
がマッチング抵抗５５を介してクランプする吸収電流と
なる。この結果、反射電圧ＶＨ１１＝８．０Ｖの電圧値
は強制的にクランプされて、電圧ＶＨｘが８Ｖから２．
２Ｖ分がクランプ吸収されて、ほぼ５．８Ｖになる。こ
の説明から反射電圧を強制的にクランプ吸収する上記第
２の機能を備えていることが判る。更に、上記でクラン
プ吸収する電流容量は出力トランジスタＱ６により電流
増幅倍されるので、本発明の可変電圧源ＶＣ４の吸収電
流容量は従来より数十分の１程度の小さな可変電圧源で
良い利点も得られる。例えば従来が最大１００ｍＡのク
ランプ容量に対して本発明では３ｍＡ程度の微少電流容
量で良く、この点で小容量の回路にできる利点が得られ
る。またダイオードＤ８も小容量の素子が使用できる。
尚、反射電圧の振幅量を所望にクランプ制御するよう
に、可変電圧源ＶＣ３、ＶＣ４の設定電圧を設定して使
用しても良い。
【００２１】
【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述実施形態に説明したよう
に本発明は、出力トランジスタのベース端に可変電圧源
を備えるクランプ回路６０ｂ、７０ｂを具備する構成と
したことにより、第１に、出力トランジスタのベース電
圧がＤＵＴ品種に対応して最小の逆バイアスに制限可能
な機能が得られ、かつ、第２に、出力ドライバ部５０の
出力端におけるＤＵＴからの反射電圧を出力トランジス
タＱ５、Ｑ６が能動状態となり電流増幅倍した電流によ
り強制的にクランプ吸収する機能の両方を兼ね備える大
きな利点が得られる。この結果、伝送線路受端における
従来のようなクランプ回路が削除でき、かつクランプ回
路６０ｂ、７０ｂは小さな電流容量で済む結果、小型・
安価にできる利点が得られる。従って本発明の技術的効
果は大であり、産業上の経済効果も大である。
記載される効果を奏する。上述実施形態に説明したよう
に本発明は、出力トランジスタのベース端に可変電圧源
を備えるクランプ回路６０ｂ、７０ｂを具備する構成と
したことにより、第１に、出力トランジスタのベース電
圧がＤＵＴ品種に対応して最小の逆バイアスに制限可能
な機能が得られ、かつ、第２に、出力ドライバ部５０の
出力端におけるＤＵＴからの反射電圧を出力トランジス
タＱ５、Ｑ６が能動状態となり電流増幅倍した電流によ
り強制的にクランプ吸収する機能の両方を兼ね備える大
きな利点が得られる。この結果、伝送線路受端における
従来のようなクランプ回路が削除でき、かつクランプ回
路６０ｂ、７０ｂは小さな電流容量で済む結果、小型・
安価にできる利点が得られる。従って本発明の技術的効
果は大であり、産業上の経済効果も大である。
【図１】本発明の、ピンエレクトロニクスのドライバ回
路例である。
路例である。
【図２】反射電圧のクランプ吸収を説明する波形図であ
る。
る。
【図３】従来の、ピンエレクトロニクスのドライバ回路
例である。
例である。
【図４】従来の、具体的なドライバ回路例である。
ＶＣ３，ＶＣ４ 可変電圧源 Ｑ５，Ｑ６ 出力トランジスタ Ｄ７〜Ｄ１２ ダイオード ２０ レベルシフト部 ３０，４０ バイアスリミッタ部 ５０ 出力ドライバ部 ５５ マッチング抵抗 ６０，６０ｂ，７０，７０ｂ クランプ回路 ９０ コンパレータ部 １００ ドライバ回路 ２００ 伝送線路
Claims (3)
- 【請求項１】 ドライバ回路とコンパレータ回路を備え
るＩＯピン型のピンエレクトロニクス回路であって、該
ドライバ回路の出力を外部からハイインピーダンス状態
に設定制御された状態における該ドライバ回路におい
て、 被試験デバイス（ＤＵＴ）が出力する出力信号を伝送線
路を介して受け、ハイインピーダンス状態にある該ドラ
イバ回路の出力端で生じる正の反射電圧を受けて、該正
の反射電圧をクランプ可能に、該負側の出力トランジス
タのベース端へ可変可能な所定電圧の逆バイアス電圧を
印加する手段と、 ＤＵＴが出力する出力信号を伝送線路を介して受け、ハ
イインピーダンス状態にある該ドライバ回路の出力端で
生じる負の反射電圧を受けて、該負の反射電圧をクラン
プ可能に、該正側の出力トランジスタのベース端へ可変
可能な所定電圧の逆バイアス電圧を印加する手段と、 を具備するピンエレクトロニクス回路であることを特徴
とする半導体試験装置。 - 【請求項２】 ドライバ回路とコンパレータ回路を備え
るＩＯピン型のピンエレクトロニクス回路であって、該
ドライバ回路の出力を外部からハイインピーダンス状態
に設定制御された状態における該ドライバ回路の出力段
にある相補駆動構成の正側の出力トランジスタのベース
端、及び負側の出力トランジスタのベース端において、 ＤＵＴが出力する送端側の出力信号を伝送線路を介して
受け、ハイインピーダンス状態にある該ドライバ回路の
出力端側がハイインピーダンス状態で受けたとき、ある
いは伝送線路の特性インピーダンスより高い負荷条件で
受けたときに受端側で生じる正の反射電圧を受けて、該
正の反射電圧をクランプ可能に、該負側の出力トランジ
スタのベース端へ可変可能な所定電圧の逆バイアス電圧
を印加する負側のクランプ回路と、 ＤＵＴが出力する送端側の出力信号を伝送線路を介して
受け、ハイインピーダンス状態にある該ドライバ回路の
出力端側がハイインピーダンス状態で受けたとき、ある
いは伝送線路の特性インピーダンスより高い負荷条件で
受けたときに受端側で生じる負の反射電圧を受けて、該
負の反射電圧をクランプ可能に、該正側の出力トランジ
スタのベース端へ可変可能な所定電圧の逆バイアス電圧
を印加する正側のクランプ回路と、 を具備するピンエレクトロニクス回路であることを特徴
とする半導体試験装置。 - 【請求項３】 正側のクランプ回路あるいは負側のクラ
ンプ回路は、クランプ電圧を外部から所定に制御可能な
可変電圧源と、 該可変電圧源の出力端と出力トランジスタのベース端間
に接続するダイオードと、 を備えることを特徴とする請求項２記載の半導体試験装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3859498A JPH11237438A (ja) | 1998-02-20 | 1998-02-20 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3859498A JPH11237438A (ja) | 1998-02-20 | 1998-02-20 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11237438A true JPH11237438A (ja) | 1999-08-31 |
Family
ID=12529631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3859498A Pending JPH11237438A (ja) | 1998-02-20 | 1998-02-20 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11237438A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003308050A (ja) * | 2002-04-16 | 2003-10-31 | Seiko Epson Corp | 駆動回路および電気光学パネル |
| JP2006071436A (ja) * | 2004-09-01 | 2006-03-16 | Advantest Corp | Ｍｏｓ−ｆｅｔ駆動回路、ドライバ回路及び半導体試験装置 |
| JP2009501936A (ja) * | 2005-07-18 | 2009-01-22 | テラダイン、 インコーポレイテッド | ピンエレクトロニクスドライバ |
| US8704527B2 (en) | 2009-06-02 | 2014-04-22 | Advantest Corporation | Comparison judgment circuit |
-
1998
- 1998-02-20 JP JP3859498A patent/JPH11237438A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003308050A (ja) * | 2002-04-16 | 2003-10-31 | Seiko Epson Corp | 駆動回路および電気光学パネル |
| JP2006071436A (ja) * | 2004-09-01 | 2006-03-16 | Advantest Corp | Ｍｏｓ−ｆｅｔ駆動回路、ドライバ回路及び半導体試験装置 |
| JP4555636B2 (ja) * | 2004-09-01 | 2010-10-06 | 株式会社アドバンテスト | Ｍｏｓ−ｆｅｔ駆動回路、ドライバ回路及び半導体試験装置 |
| JP2009501936A (ja) * | 2005-07-18 | 2009-01-22 | テラダイン、 インコーポレイテッド | ピンエレクトロニクスドライバ |
| JP4923048B2 (ja) * | 2005-07-18 | 2012-04-25 | テラダイン、 インコーポレイテッド | ピンエレクトロニクスドライバ |
| US8704527B2 (en) | 2009-06-02 | 2014-04-22 | Advantest Corporation | Comparison judgment circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20040812 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A977 | Report on retrieval |
Effective date: 20060223 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060606 |
|
| A02 | Decision of refusal |
Effective date: 20061121 Free format text: JAPANESE INTERMEDIATE CODE: A02 |