JP4728403B2 - カリブレーション回路 - Google Patents

Description

この特許出願は一般に、デジタル−アナログコンバータ（ＤＡＣ）の出力をカリブレートする回路に関する。

自動化試験設備（ＡＴＥ）とは、半導体、電子回路、プリント回路ボードアッセンブリなどの装置を試験するための、自動化されていて、通常はコンピュータで駆動されるシステムのことを指す。ＡＴＥで試験される装置は試験下の装置（ＤＵＴ）と呼ばれる。

ＡＴＥはＤＵＴに対して異なるタイプの信号を提供することができる。これらの信号の中には、ＤＵＴを試験するために使われる試験信号がある。試験信号は、コンピュータや他の処理装置から受け取ったデジタル信号に基づいて生成されたアナログ信号であっても良い。ＡＴＥ内のデジタル−アナログコンバータ（ＤＡＣ）（またはいくつかのＤＡＣｓ）は典型的にはデジタルからアナログへの変換を行うために使われる。

ＤＡＣは、デジタル信号をサンプリングしてアナログ信号を作成する。ＤＡＣは、クロックの一つのエッジ、立ち上がりまたは落ち下がりエッジ、またはクロックの両方のエッジを使ってデジタル信号をサンプリングしても良い。両エッジを使ったサンプリングとは、クロックの立ち上がりおよび落ち下がりエッジの両方においてデジタル信号がサンプリングされることを意味する。この種のサンプリングは、より高いサンプリングレートを作り出し、よってより正確なアナログ信号を作り出す。しかし、クロックの両エッジを使ったサンプリングは、クロック中のデュ−ティーサイクルエラーに極めて敏感になり得る。

クロックのデュ−ティーサイクルは、一クロックサイクルの時間に対するクロックがハイである時間量の比である。いくつかのシステムでは、クロックが半分の時間はハイで半分の時間はローであることを意味する比が５０％の場合以外であれば、デュ−ティーサイクル中のエラーが起こる。クロックの両エッジを使ったサンプリングをするＤＡＣｓにとって、デュ−ティーサイクル中のエラーは出力アナログ信号に周波数スパーを生じることになり得る。

この特許出願は、ＡＴＥ内のＤＡＣのような回路の出力をカリブレートするための、コンピュータプログラム製品を含んだ方法と装置を記載する。

一般に、一側面においては、発明は、クロック信号に応答して第一のデータと第二のデータを出力するマルチプレクサであって、クロック信号は立ち上がりおよび落ち下がりクロックエッジを有し、マルチプレクサは立ち上がりクロックエッジにおいて第一のデータを出力し、落ち下がりクロックエッジにおいて第二のデータを出力するものを含んだ回路に向けられている。デジタル−アナログコンバータ（ＤＡＣ）は、第一のデータと第二のデータを受け取り、それらから相補的な第一および第二の信号を生成する。フィルタは、 相補的な第一の信号と第二の信号をフィルタリングし、これにより第一および第二のフィルタリングされた信号を作成する。電圧計は、第一および第二のフィルタリングされた信号の間の差を測定する。電圧差はクロック信号中のデュ−ティーサイクルエラーを得て修正する手順において用いられる。この側面の発明は、以下の特徴の一つ以上を含んでいても良い。

フィルタは、ローパスフィルタであっても良い。第一のデータと第二のデータはそれぞれアナログ電圧値に相当するｎビット値であって、ｎ＞１であるものを含んでいても良い。クロック信号を生成するためにクロック生成回路を使っても良い。デュ−ティーサイクルエラーを実質的に補償するようにクロック生成回路を調整するためにコントローラを使っても良い。コントローラはクロック信号のデュ−ティーサイクルを変えるようにクロック生成回路を調整しても良い。コントローラはデュ−ティーサイクルエラーを削減するためにクロック生成回路を複数回調整しても良い。クロック生成回路を複数回調整することは、ＤＡＣによって導入されたデュ−ティーサイクル中のエラーを実質的に補償しても良い。回路に関連する動作条件の変化の結果として導入されたクロック信号中の第二のデュ−ティーサイクルエラーを同定し、第二のデュ−ティーサイクルエラーを実質的に補償するためにトラッキング回路を使っても良い。トラッキング回路は、クロック信号に応答して第三のデータと第四のデータを出力するマルチプレクサであって、マルチプレクサは立ち上がりクロックエッジにおいて第三のデータを出力し、落ち下がりクロックエッジにおいて第四のデータを出力するものと、第三のデータと第四のデータを受け取り、相補的な第三の信号および第四の信号を生成するＤＡＣと、相補的な第三の信号および第四の信号をフィルタリングし、これにより第三および第四のフィルタリングされた信号を作成するローパスフィルタと、第三および第四のフィルタリングされた信号の間の差を測定する電圧計であって、差は第二のデュ−ティーサイクルエラーに相当するものと、の一つ以上を含んでいても良い。第三のデータは第一の電圧レベルを有する単一ビット値を含んでいても良く、第四のデータは第二の電圧レベルを有する単一ビット値を含んでいても良く、第一と第二の電圧レベルは異なる。動作条件は、温度と、回路を駆動するために印加された電圧の少なくとも一つを含んでいても良い。

一般に、他の側面においては、発明は、ＤＡＣをカリブレートする方法であって、立ち上がりおよび落ち下がりクロックエッジを有するクロック信号に応答して第一のデータと第二のデータをＤＡＣに出力することであって、第一のデータは立ち上がりクロックエッジにおいて出力し、第二のデータは落ち下がりクロックエッジにおいて出力することを含んだものに向けられている。方法は更に、ＤＡＣを介して相補的な第一の信号および第二の信号を生成することであって、相補的な第一の信号および第二の信号はそれぞれ第一と第二のデータに基づいて生成することと、相補的な第一の信号と第二の信号をフィルタリングして、第一および第二のフィルタリングされた信号を作成することと、第一および第二のフィルタリングされた信号の間の差を求めることと、差に基づいてクロック信号のデュ−ティーサイクルを調整することと、も含んでいる。この側面の発明は、以下の特徴の一つ以上を含んでいても良い。

フィルタリングは、ローパスフィルタリングによって行われても良い。第一のデータと第二のデータはそれぞれアナログ電圧値に相当するｎビット値であって、ｎ＞１であるものを含んでいても良い。デュ−ティーサイクルは、デュ−ティーサイクル中のエラーを削減するために調整されても良い。デュ−ティーサイクルは、デュ−ティーサイクル中のエラーを実質的に補償するために複数回調整されても良い。デュ−ティーサイクルを複数回調整することは、ＤＡＣによって導入されたデュ−ティーサイクル中のエラーを実質的に補償しても良い。方法は更に、方法に関連する動作条件の変化の結果として導入されたクロック信号中の第二のデュ−ティーサイクルエラーを同定し、第二のデュ−ティーサイクルエラーを実質的に補償すること、も含んでいても良い。第二のデュ−ティーサイクルエラーを同定することは、クロック信号に応答して第三のデータと第四のデータを出力することであって、マルチプレクサは立ち上がりクロックエッジにおいて第三のデータを出力し、落ち下がりクロックエッジにおいて第四のデータを出力することと、それぞれ第三のデータと第四のデータに基づいて、相補的な第三の信号および第四の信号を生成することと、相補的な第三の信号および第四の信号をフィルタリングし、これにより第三および第四のフィルタリングされた信号を作成することと、第三および第四のフィルタリングされた信号の間の差を測定することであって、差は第二のデュ−ティーサイクルエラーに相当することと、を含んでいても良い。第三のデータは第一の電圧レベルを有する単一ビット値を含んでいてもよく、第四のデータは第二の電圧レベルを有する単一ビット値を含んでいても良く、第一と第二の電圧レベルは異なる。動作条件は、温度と、方法を駆動するために印加された電圧の少なくとも一つを含んでいても良い。

一つ以上の例の詳細が、添付された図面と以下の記載に説明される。発明の更なる特徴、側面、および利点は、記載、図面および請求項から明らかとなるであろう。

異なる図における同じ参照番号は、同じ要素を示す。

図１を参照すると、半導体デバイスのような試験下の装置（ＤＵＴ）１８を試験するためのシステム１０は、自動化試験設備（ＡＴＥ）または他の同様の試験装置のようなテスター１２を含んでいる。テスター１２を制御するために、システム１０は、テスター１２とハードウェア接続１６の上でインターフェースされているコンピュータシステム１４を含んでいる。典型的には、コンピュータシステム１４は、ＤＵＴ１８を試験するためのルーチンや機能の実行を始動するコマンドをテスター１２に送る。そのような試験ルーチンを実行することは、ＤＵＴ１８への試験信号の生成と送信と、ＤＵＴからの応答の収集を始動しても良い。様々なタイプのＤＵＴがシステム１０によって試験されても良い。例えば、ＤＵＴは、集積回路（ＩＣ）チップ（例えば、メモリチップ、マイクロプロセッサ、アナログ−デジタルコンバータ、デジタル−アナログコンバータ、等）のような半導体デバイスであっても良い。

試験信号を提供しＤＵＴからの応答を収集するために、テスター１２は、ＤＵＴ１８の内部回路のためのインターフェースを提供する一つ以上のコネクターピンに接続されている。あるＤＵＴを試験するために、例えば６４個または１２８個（またはそれより多く）のコネクターピンがテスター１２にインターフェースされても良い。描写の目的で、この例では、半導体デバイステスター１２がハードウェア接続を介してＤＵＴ１８の一つのコネクターピンに接続されている。コンダクター２０（例えば、ケーブル）はピン２２に接続され、ＤＵＴ１８の内部回路に試験信号（例えば、ＰＭＵ試験信号、ＰＥ試験信号、等）を配布するために使われる。コンダクター２０はまた、半導体デバイステスター１２によって提供される試験信号に応答してピン２２における信号を検知する。例えば、試験信号に応答して電圧信号または電流信号がピン２２において検知されて、分析のためにコンダクター２０上をテスター１２に送られても良い。そのような単一ポート試験は、ＤＵＴ１８に含まれる他のピンにおいても行われて良い。例えば、テスター１２は他のピンに試験信号を提供し、（提供された信号を配布する）コンダクター上を反射されて戻る関連した信号を収集しても良い。反射された信号を収集することにより、ピンの入力インピーダンスが、他の単一ポート試験量と共に、特性化されても良い。他の試験シナリオでは、ＤＵＴ１８上にデジタル値を格納するためのピン２２まで、デジタル信号がコンダクター２０上で送られても良い。一旦格納されると、ＤＵＴ１８は格納されたデジタル値を取り出してコンダクター２０上でテスター１２まで送るためにアクセスされても良い。取り出されたデジタル値はそれから、ＤＵＴ１８上に適切な値が格納されたかどうか決定するために同定されても良い。

１ポート測定を行うのと共に、半導体デバイステスター１２によって２ポート試験も行われて良い。例えば、試験信号がコンダクター２０上でピン２２に注入されても良く、ＤＵＴ１８の一つ以上の他のピンから応答信号を収集しても良い。この応答信号は、ゲイン応答、位相応答、およびその他のスループット測定量のような量を決定するために半導体デバイステスター１２に提供されても良い。

図２も参照すると、ＤＵＴ（または複数のＤＵＴｓ）の複数のコネクターピンからの試験信号を送って収集するために、半導体デバイステスター１２は多数のピンと通信することができるインターフェースカード２４を含んでいる。例えば、インターフェースカード２４は、例えば３２、６４または１２８個のピンに試験信号を送信し、対応する応答を収集しても良い。ピンまでの各通信リンクは典型的にはチャネルと呼ばれ、多くの数のチャネルに試験信号を提供することによって、複数の試験を同時に行っても良くなるので試験時間が削減される。インターフェースカードに多数のチャネルを持つのと共に、テスター１２に複数のインターフェースカードを含めることによって、全体のチャネル数は増加し、これによって試験時間を更に削減する。この例では、テスター１２に複数のインターフェースカードがあっても良いことを例証するために二つの追加インターフェースカード２６、２８が示されている。

各インターフェースカードは、特定の試験機能を行うための専用集積回路（ＩＣ）チップ（例えば、アプリケーション特定集積回路（ＡＳＩＣ））を含んでいる。例えば、インターフェースカード２４は、パラメトリック測定ユニット（ＰＭＵ）試験とピンエレクトロニクス（ＰＥ）試験を行うためのＩＣチップ３０を含んでいる。ＩＣチップ３０は、ＰＭＵ試験を行うための回路を含んだＰＭＵステージ３２と、ＰＥ試験を行うための回路を含んだＰＥステージ３４を有する。加えて、インターフェースカード２６、２８はそれぞれＰＭＵおよびＰＥ回路を含んだＩＣチップ３６、３８を含んでいる。典型的にはＰＭＵ試験は、入力および出力インピーダンス、電流漏洩、およびその他の種類のＤＣ性能特性のような量を決定するために、ＤＣ電圧または電流信号をＤＵＴに提供することを含む。ＰＥ試験は、ＡＣ試験信号と波形をＤＵＴ（例えば、ＤＵＴ１８）に送ることと、ＤＵＴの性能を更に特性化するための応答を収集することを含む。例えば、ＩＣチップ３０は、ＤＵＴ上に格納するためのバイナリ値のベクトルを表すＡＣ試験信号をＤＵＴに送信しても良い。一旦これらのバイナリ値が格納されると、ＤＵＴは正しいバイナリ値が格納されているかどうかを決定するためにテスター１２によってアクセスされる。デジタル信号は典型的には急峻な電圧遷移を含んでいるので、ＩＣチップ３０上のＰＥステージ３４内の回路は、ＰＭＵステージ３２内の回路に比べて比較的高速で動作する。

インターフェースカード２４からＤＵＴ１８にＤＣとＡＣ両方の試験信号とアナログ波形を渡すために、導電トレース４０は、インターフェースカード２４へ／から渡される信号を許容するインターフェースボードコネクター４２にＩＣチップ３０を接続する。インターフェースボードコネクター４２は、テスター１２へ／から渡される信号を許容するインターフェースコネクター４６に接続されているコンダクター４４にも接続される。この例では、コンダクター２０は、テスター１２とＤＵＴ１８のピン２２の間の双方向の信号受け渡しのためのインターフェースコネクター４６に接続されている。いくつかの配置では、インターフェースデバイスを使ってテスター１２からの一つ以上のコンダクターをＤＵＴに接続しても良い。例えば、ＤＵＴ（例えば、ＤＵＴ１８）は、各ＤＵＴピンへのアクセスを提供するデバイスインターフェースボード（ＤＩＢ）上に載置されても良い。そのような配置では、コンダクター２０は、ＤＵＴの適当なピン（例えば、ピン２２）上に試験信号を置くためのＤＩＢに接続されても良い。

この例では、導電トレース４０とコンダクター４４だけが、信号を配布し収集するためにそれぞれＩＣチップ３０とインターフェースカード２４を接続する。しかし、（ＩＣチップ３６、３８と共に）ＩＣチップ３０は典型的には複数の導電トレースにそれぞれ接続された複数のピン（例えば、８、１６、等）と、（ＤＩＢを介して）ＤＵＴから信号を提供し収集するための対応するコンダクターを有している。加えて、いくつかの配置では、テスター１２は、インターフェースカード２４、２６，２８によって提供されるチャネルを一つまたは複数の試験下の装置にインターフェースする二つ以上のＤＩＢに接続されても良い。

インターフェースカード２４、２６，２８によって行われる試験を始動し制御するために、テスター１２は、試験信号を作成しＤＵＴ応答を分析するための試験パラメータ（例えば、試験信号電圧レベル、試験信号電流レベル、デジタル値、等）を提供するＰＭＵ制御回路４８とＰＥ制御回路５０を含んでいる。ＰＭＵ制御回路４８とＰＥ制御回路５０は、一つ以上のＩＣの一部であっても良いし、デジタル信号プロセッサ（ＤＳＰ）のような処理装置を介して実装されても良い。テスター１２は、テスター１２によって実行される動作の制御をコンピュータシステム１４に許容し、またテスター１２とコンピュータシステム１４の間のデータ（例えば、試験パラメータ、ＤＵＴ応答、等）の受け渡しを許容する
コンピュータインターフェース５２も含んでいる。

図３は、テスター１２からＤＵＴに出力するアナログ信号を生成するためにインターフェースカード２４、２６、２８に組み込まれても良い回路５５を示す。回路５５はアナログ信号を生成するＤＡＣの出力をカリブレートするために使われる。回路５５は、ＡＴＥの動作の前にＤＡＣ出力をカリブレートするための第一ステージ５６と、ＡＴＥの動作中にＤＡＣ出力をカリブレートする（例えば、温度やＡＴＥを駆動するために使われる電圧の変動のような、動作条件の変化を引き起こすデュ−ティーサイクルエラーを補償する）ための第二ステージ５７を含んでいる。

第一ステージ５６と第二ステージ５７は、以下に説明する通り同様の回路を含み動作も同様である。回路５５の上部を参照すると、この実装では、第一ステージ５６はマルチプレクサ５９と、相補的な出力６１、６２を有するｎビットＤＡＣ６０（ｎ≧１）と、フィルタ６４、６５と、電圧計６６を含んでいる。

クロック生成回路６７は、マルチプレクサ５９を制御する方形波クロック信号を提供する。この実装では、クロック信号は１ギガヘルツ（ＧＨｚ）の周期を有するが、いかなる周期のクロック信号を用いても良い。マルチプレクサ５９は、クロック信号の立ち上がりエッジにおいてそのＡ入力６９からデータをサンプリングし、クロック信号の落ち下がりエッジにおいてそのＢ入力７０からデータをサンプリングする。クロック信号は１ＧＨｚの周期を有しており、サンプリングは１周期当たり２度起こるので、サンプリングは５００ピコ秒（ＰＳ）毎に起こる。サンプリングは、ＤＡＣ６０のサンプリングされた出力のデュ−ティーサイクルエラーをカリブレートするカリブレーションプロセス７１（図４）において使われる。この点で、以下に説明する通り、ＤＡＣ６０は方形波出力を第一のフィルタ６４と第二のフィルタ６５に提供する。方形波出力は第一と第二の相補的な信号を含んでいる。

第一のフィルタ６４は第一の信号の時間上の平均を作成し、第二のフィルタ６５は第二の信号（第一の信号の補数）の時間上の平均を作成する。もし回路が理想的なものであれば、クロックデュ−ティーサイクルは５０％であり、フィルタ出力／電圧計入力７７、７８の間の差は０であるだろう。しかし、ＤＡＣ６０とＭＵＸ５９内の要素間の不整合や入力クロックのデュ−ティーサイクルエラー等があって、出力７７と７８を異なるものにする。ここで必要なのは、デュ−ティーサイクルエラーだけを調整し回路差による効果を拒絶する調整方法である。図４にアウトラインが示されたカリブレーション手順はこの必要に対処する。

図４を参照すると、ＤＡＣ６０をカリブレートするために、既知の値を持ったデータがＡ入力６９とＢ入力７０に提供される。データは、ＤＳＰのような処理装置によって提供されても良い。１０ビットデータの各組は、ＤＡＣ６０によって出力されるアナログ電圧レベルを表す。即ち、この実装では、ＤＡＣ６０は１０ビットＤＡＣであり、従って２^１０または１０２４個のアナログ電圧レベルの出力を作成することができる。この場合、最初は、Ａ入力６９は全て１にセットされＢ入力は全て０にセットされる（７１ａ）。マルチプレクサ５９は、クロック信号「Ｓ」（以下、「クロック」）がハイの時にＡ入力データを、クロックがローの時にＢ入力データを、サンプリングする（７１ｂ）。ＤＡＣ６０は、サンプリングされたデータから相補的なアナログ方形波信号を生成する（７１ｃ）。（この場合、もしクロックデュ−ティーサイクルエラーが５０％より大きければ出力６１はクロックがローの時よりも長い期間ハイのままとなり、出力６２はクロックがハイの時よりも長い期間ローのままとなる）。フィルタ６４、６５は相補的なアナログ方形波信号をフィルタリングして（７１ｄ）フィルタリングされた信号を作成する。これらのフィルタリングされた信号は電圧計６６の入力７７，７８に印加される。

クロックが留め置かれることを許容された後、フィルタ６４，６５が落ち着いた後に、電圧計６６は入力７７，７８における信号の差を測定する（７１ｅ）。この測定は測定Ｍ１として格納される（例えば、図示しないメモリに）。この実装では、Ｍ１は、クロックデュ−ティーサイクルエラー、ＤＡＣ回路不整合、相互接続抵抗を含む、但しそれらに限られない、デュ−ティーサイクルエラーの全ての源の測定である。

クロックデュ−ティーサイクル以外の源からのデュ−ティーサイクル効果を削減するために、前述した測定はＡ入力データを全て０にセットしＢ入力データを全て１にセットして繰り返される（７１ｆ）。より詳細には、マルチプレクサ５９は、クロックがハイの時にＡ入力データを、クロックがローの時にＢ入力データを、サンプリングする（７１ｇ）。ＤＡＣ６０は、サンプリングされたデータから相補的なアナログ方形波信号を生成する（７１ｈ）。（この場合、もしクロックデュ−ティーサイクルエラーが５０％より大きければ出力６１はクロックがハイの時よりも長い期間ローのままとなり、出力６２はクロックがローの時よりも長い期間ハイのままとなる）。フィルタ６４、６５は相補的なアナログ方形波信号をフィルタリングして（７１ｉ）フィルタリングされた信号を作成する。これらのフィルタリングされた信号は電圧計６６の入力７７，７８に印加される。クロックが留め置かれることを許容された後、フィルタ６４，６５が落ち着いた後に、電圧計６６は入力７７，７８における信号の差を測定する（７１ｊ）。この測定は測定Ｍ２として格納される（例えば、図示しないメモリに）。

Ｍ２とＭ１は同じＤＡＣ６０を使って同じ入力データで測定されるので、これらはデュ−ティーサイクルエラーの同じ源を含んでいる。プロセス７１はＭ１とＭ２の間の差を求め、差を許容限度と比較する（７１ｋ）。もし差が許容限度よりも小さければ、クロック生成器６７のデュ−ティーサイクルが調整され（７１ｍ）（例えば、コントローラによって）、Ｍ１とＭ２の間の差が許容限度以下となるまでプロセス７１の残りが調整されたデュ−ティーサイクルで繰り返される。

カリブレーションに続いて、ＤＡＣ６０の出力６１、６２は、試験信号のような信号をＤＵＴに渡すのに使われても良い。この時、即ちＭ１とＭ２の間の差が許容限度以下であるとき、ＤＡＣ６０の更なるカリブレーションを行うために第一ステージ５６を使う必要はない。しかし、テスター１２の動作中は、動作の変化がクロック信号のデュ−ティーサイクルに影響を与え得る。例えば、温度変化やテスターに提供されるパワーの供給の変動はクロック信号のデュ−ティーサイクルにエラーを導入し得る。テスターの動作中に導入されたデュ−ティーサイクルエラーを補償する（７１ｌ）ために第二ステージ５７が使われる。

図３に示すように、この実装では、第二ステージ５７（トラッキング回路）を構成する回路は、第二ステージ５７のＤＡＣ８２が１ビットＤＡＣであり、第一ステージ５６のようにｎビットＤＡＣではないことを除いて、第一ステージ５６の回路と同一である。テスター１２の動作中、マルチプレクサ８５の入力８４は、クロック信号（Ｓ）の立ち上がりと落ち下がりエッジの両方を使って０ビットと１ビットを受け取る。例えば、マルチプレクサ８５は、立ち上がりクロックエッジにおいて０ビットを、落ち下がりクロックエッジにおいて１ビットを、サンプリングする。

上記のように、ＤＡＣ８２はマルチプレクサ８５の出力を受け取り、相補的な第一および第二の出力信号を生成する。これらの出力信号はアナログであり、ＤＡＣ８２にからそれぞれ第一と第二のフィルタ８７、８９に提供される。第一のフィルタ８７と第二のフィルタ８９はローパスフィルタであって、各々は平均出力を作成する。第一のフィルタ８７は第一の信号の平均出力を作成し、第二のフィルタ８９は第二の信号（第一の信号の補数）の平均出力を作成する。

図４のデュ−ティーサイクルカリブレーション手順が行われた後、電圧計９２が測定される。結果として得られる測定は測定Ｍ３として格納される。通常動作中に、温度、供給電圧、またはクロックデュ−ティーサイクルの変化が起きて、ＤＡＣ６０の出力においてデュ−ティーサイクルエラーを引き起こすことができる。ＤＡＣ８２はＤＡＣ６０と非常に似ており同じクロックを受け取るので、同一の結果として起きるデュ−ティーサイクルエラーを有することになる。もしクロック信号中にデュ−ティーサイクルエラーがあれば、ＤＡＣ８２の出力はハイかローにゆがむことになり、第一のフィルタ８７と第二のフィルタ８９によって平均された時に測定Ｍ３と同じ電圧レベルを持たない相補的な信号が結果として生じる。そこで、コントローラまたはＤＳＰ（図示せず）のような他の処理装置が、デュ−ティーサイクルエラーを補償する、または実質的に補償するためにクロック信号のデュ−ティーサイクルを調整しても良い。デュ−ティーサイクルは、電圧計９２の出力がＭ３となるまで調整されても良い。

ここに記載されたカリブレーションプロセスは、少なくとも部分的に、コンピュータプログラム製品、即ち例えばプログラム可能なプロセッサ、コンピュータまたは複数コンピュータなどのデータ処理装置による実行またはその動作の制御のために、例えば機械読み取り可能な格納装置または伝播信号などの情報キャリアに実体的に実装されたコンピュータプログラム、を介して実装することができる。コンピュータプログラムは、コンパイルされたまたは解釈された言語を含むいかなる形態のプログラム言語でも記述でき、スタンドアローンプログラムとしてのもの、またはコンピュータ環境での使用に適したモジュール、コンポーネント、サブルーティンまたは他のユニットとしてのものを含むいかなる形態でも展開できる。コンピュータプログラムは、一つのコンピュータ上あるいは一つの場所にあるか複数の場所に分散されてネットワークで相互接続されている複数のコンピュータ上で実行されるように展開できる。

カリブレーションプロセスを実装することに関連する活動は、カリブレーションプロセスの機能を実行する一つ以上のプログラムを実行する一つ以上のプログラム可能なプロセッサによって行うことができる。カリブレーションプロセスの一部または全体は、例えばＦＰＧＡ（field programmable gate array）および／またはＡＳＩＣ(application-specific integrated circuit)などの特別目的用論理回路として実装できる。

コンピュータプログラムを実行するのに好適なプロセッサとしては、例としては、汎用と特別目的用のマイクロプロセッサの両方と、あらゆる種類のデジタルコンピュータの一つ以上のあらゆるプロセッサが含まれる。一般に、プロセッサはリードオンリーメモリまたはランダムアクセスメモリまたは両方から命令とデータを受け取ることになる。コンピュータの要素には、命令を実行するプロセッサと、命令とデータを格納する一つ以上のメモリ装置が含まれる。

カリブレーションプロセスを実装する回路は、ここに記載した特定の例に限定されない。例えば、この開示ではＡＴＥ内の回路を記載するが、ここに記載した回路はＤＡＣまたはその他のクロックに依存した回路のカリブレーションを必要とするいかなる回路環境において用いても良い。

ここに記載された異なる実施形態の要素は、上記で特に説明されていない他の実施形態を形成するように組み合わされても良い。ここで特に記載されていない他の実施形態も以下の請求項の範囲内である。

図１は試験装置用のＡＴＥのブロック図である。 図２はＡＴＥで使われるテスターのブロック図である。 図３はＡＴＥと共に使われるＤＡＣカリブレーション回路の図である。 図４はＤＡＣカリブレーション回路を使って行い得るプロセスを示すフローチャートである。

Claims (20)

1. クロック信号に応答して第一のデータと第二のデータを出力するマルチプレクサであって、クロック信号は立ち上がりおよび落ち下がりクロックエッジを有し、マルチプレクサは立ち上がりクロックエッジにおいて第一のデータを出力し、落ち下がりクロックエッジにおいて第二のデータを出力するものと、
   第一のデータと第二のデータを受け取り、それらから相補的な第一および第二の信号を生成するデジタル−アナログコンバータ（ＤＡＣ）と、
   相補的な第一の信号と第二の信号をフィルタリングし、これにより第一および第二のフィルタリングされた信号を作成するフィルタと、
   第一および第二のフィルタリングされた信号の間の差を測定する電圧計であって、差はクロック信号中のデュ−ティーサイクルエラーを得るために用いられるものと、
   からなる回路。
2. クロック信号を生成するクロック生成回路と、
   デュ−ティーサイクルエラーを実質的に補償するようにクロック生成回路を調整するコントローラと、
   から更になる請求項１の回路。
3. コントローラはクロック信号のデュ−ティーサイクルを変えるようにクロック生成回路を調整し、コントローラはデュ−ティーサイクルエラーを削減するためにクロック生成回路を複数回調整する、請求項１の回路。
4. クロック生成回路を複数回調整することは、ＤＡＣによって導入されたデュ−ティーサイクル中のエラーを実質的に補償する、請求項３の回路。
5. 回路に関連する動作条件の変化の結果として導入されたクロック信号中の第二のデュ−ティーサイクルエラーを同定し、第二のデュ−ティーサイクルエラーを実質的に補償するトラッキング回路、
   から更になる請求項１の回路。
6. トラッキング回路は、
   クロック信号に応答して第三のデータと第四のデータを出力するマルチプレクサであって、マルチプレクサは立ち上がりクロックエッジにおいて第三のデータを出力し、落ち下がりクロックエッジにおいて第四のデータを出力するものと、
   第三のデータと第四のデータを受け取り、相補的な第三の信号および第四の信号を生成するＤＡＣと、
   相補的な第三の信号および第四の信号をフィルタリングし、これにより第三および第四のフィルタリングされた信号を作成するローパスフィルタと、
   第三および第四のフィルタリングされた信号の間の差を測定する電圧計であって、差は第二のデュ−ティーサイクルエラーに相当するものと、
   からなる、請求項５の回路。
7. 第三のデータは第一の電圧レベルを有する単一ビット値からなり、第四のデータは第二の電圧レベルを有する単一ビット値からなり、第一と第二の電圧レベルは異なる、請求項６の回路。
8. 動作条件は、温度と、回路を駆動するために印加された電圧の少なくとも一つからなる、請求項５の回路。
9. フィルタは、ローパスフィルタからなる請求項１の回路。
10. 第一のデータと第二のデータはそれぞれアナログ電圧値に相当するｎビット値からなり、ｎ＞１である、請求項１の回路。
11. デジタル−アナログコンバータ（ＤＡＣ）をカリブレートする方法であって、
    立ち上がりおよび落ち下がりクロックエッジを有するクロック信号に応答して第一のデータと第二のデータをＤＡＣに出力することであって、第一のデータは立ち上がりクロックエッジにおいて出力し、第二のデータは落ち下がりクロックエッジにおいて出力することと、
    ＤＡＣを介して相補的な第一の信号および第二の信号を生成することであって、相補的な第一の信号および第二の信号はそれぞれ第一と第二のデータに基づいて生成することと、
    相補的な第一の信号と第二の信号をフィルタリングして、第一および第二のフィルタリングされた信号を作成することと、
    第一および第二のフィルタリングされた信号の間の差を求めることと、
    差に基づいてクロック信号のデュ−ティーサイクルを調整することと、
    からなる方法。
12. デュ−ティーサイクルは、デュ−ティーサイクル中のエラーを削減するために調整される、請求項１１の方法。
13. デュ−ティーサイクルは、デュ−ティーサイクル中のエラーを実質的に補償するために複数回調整される、請求項１２の方法。
14. デュ−ティーサイクルを複数回調整することは、ＤＡＣによって導入されたデュ−ティーサイクル中のエラーを実質的に補償する、請求項１３の方法。
15. 方法に関連する動作条件の変化の結果として導入されたクロック信号中の第二のデュ−ティーサイクルエラーを同定し、第二のデュ−ティーサイクルエラーを実質的に補償すること、
    から更になる請求項１１の方法。
16. 第二のデュ−ティーサイクルエラーを同定することは、
    クロック信号に応答して第三のデータと第四のデータを出力することであって、マルチプレクサは立ち上がりクロックエッジにおいて第三のデータを出力し、落ち下がりクロックエッジにおいて第四のデータを出力することと、
    それぞれ第三のデータと第四のデータに基づいて、相補的な第三の信号および第四の信号を生成することと、
    相補的な第三の信号および第四の信号をフィルタリングし、これにより第三および第四のフィルタリングされた信号を作成することと、
    第三および第四のフィルタリングされた信号の間の差を測定することであって、差は第二のデュ−ティーサイクルエラーに相当することと、
    からなる、請求項１５の方法。
17. 第三のデータは第一の電圧レベルを有する単一ビット値からなり、第四のデータは第二の電圧レベルを有する単一ビット値からなり、第一と第二の電圧レベルは異なる、請求項１６の方法。
18. 動作条件は、温度と、方法を駆動するために印加された電圧の少なくとも一つからなる、請求項１５の方法。
19. フィルタリングは、ローパスフィルタリングからなる請求項１１の方法。
20. 第一のデータと第二のデータはそれぞれアナログ電圧値に相当するｎビット値からなり、ｎ＞１である、請求項１１の方法。

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