JP5244099B2 - 試験デバイスの較正 - Google Patents

Description

本出願は、包括的には、自動試験装置（ＡＴＥ）で使用されるテスタのような試験デバイスの較正に関する。

自動試験装置（ＡＴＥ）は、半導体、電子回路、及びプリント回路基板アセンブリのようなデバイスを試験するための、自動化された、通例はコンピュータ駆動されるシステムを指す。ＡＴＥによって試験されるデバイスは、被試験デバイス（ＤＵＴ）と呼ばれる。

ＡＴＥは、通常、コンピュータシステム、及び、試験デバイス又は対応する機能を有する単一のデバイスを含む。ピンエレクトロニクスは、通常、試験デバイスの一部である。ピンエレクトロニクスは、ＤＵＴを試験するためのドライバ、比較器、及び／又は能動負荷機能を含む。ドライバは、試験デバイス上のピンに試験信号を提供する。

ＡＴＥは、異なるタイプの信号をＤＵＴに提供することができる。これらの信号の中には、上述した試験信号があり、試験信号は、（たとえば、ＤＵＴを試験するために）ＤＵＴの試験中に使用される。ＡＴＥによってＤＵＴに対して行うことができる１つの試験は、ジッタ耐性に関するものである。詳細には、ＡＴＥは、ＤＵＴが故障前にどれくらい多くのジッタを許容可能かを判定する。この試験を行うために、ジッタがＡＴＥ試験信号に挿入され、その後、これらのＡＴＥ試験信号がＤＵＴに提供される。ＡＴＥは、ＤＵＴから戻された測定値を受信し、これらの測定値は、ＤＵＴがジッタに対してどのように反応するのかを判断するのに使用することができる。たとえば、測定値が、予測範囲内又は許容範囲内にある場合には、ＤＵＴは、ジッタの存在下で適切に動作している。測定値が、予測範囲外又は許容範囲外にある場合には、ＤＵＴは、ジッタの存在下で適切に動作していない。

ＡＴＥは、予め定められた量のジッタを試験信号に加えるのに使用されるデータによって製造中にプログラミングすることができる。ＡＴＥのユーザは、或る量のジッタを選択して信号に加えることができ、ＡＴＥは、その適切なデータを取り出して、選択された量のジッタを含む試験信号を生成する。ＡＴＥの回路部に内在する不正確さに対処するために、ＡＴＥは、通常、プログラミングに先立って較正される。すなわち、ＡＴＥの出力ジッタが、入力ジッタの関数として決定される。これら２つの間の関係は、ＡＴＥ内にプログラミングされるデータを決定するのに使用される。

本発明は、ＡＴＥに含めることができる試験デバイスを較正するための、コンピュータプログラム製品を含む、方法及び装置に関する。
本発明は、一般的にはＡＴＥの較正を対象としており、たとえば、ジッタを試験信号に加えて、ジッタを有する信号を生成し、ジッタを有する信号をサンプリングして、デジタル値を生成し、デジタル値からジッタを有する再構成信号を生成し、ジッタを有する再構成信号のジッタ量を決定し、ジッタを有する再構成信号のジッタ量に基づいてＡＴＥを較正することによって較正を行う。この較正プロセスはまた、１つ又は複数の以下の特徴を含むことができる。

ジッタは、ウォーキングストローブクロックを使用してサンプリングすることができる。ウォーキングストローブクロックは、ジッタを有する信号の周波数と異なる周波数を有することができる。再構成信号のジッタ量の決定は、ジッタを有する再構成信号の最大エッジ時間と最小エッジ時間との間の差を取得することを含むことができる。ジッタを試験信号に加えることは、周期波形を生成すること、周期波形の振幅を変化させて、変更された波形を生成すること、変更された波形を使用して位相シフタ（移相器）を制御すること、クロック信号を位相シフタに印加して、位相シフトされた信号を生成すること、及び、位相シフトされた信号を使用して、ジッタを有する信号を生成することを含むことができる。位相シフタは、変更された波形の振幅に対応する量だけ、クロック信号の位相をシフトすることができる。

較正プロセスは、クロックジェネレータを使用して、クロック信号を印加することができ、デジタル−アナログコントローラ（ＤＡＣ）の出力を使用して、周期波形の振幅を変化させることができる。較正プロセスはまた、ＤＡＣ入力値、クロックジェネレータ周波数、及びジッタ周波数の組み合わせに対して、再構成信号のジッタ量を取得することも含むことができる。較正は、少なくとも部分的に、組み合わせに対する再構成信号のジッタ量の結果としての測定値に基づく場合がある。較正は、取得されたジッタ量の、補間、外挿、及びカーブフィッテング（曲線当てはめ）のうちの少なくとも１つを使用することを含むことができ、またＤＡＣ入力値、クロックジェネレータ周波数、及びジッタ周波数の組み合わせに対して取得されたジッタ量に対応するデータをＡＴＥ上に記憶することを含むことができる。データは、ＡＴＥを使用したデバイスの試験中に、指定されたジッタ量を取得するのに使用可能である。

本発明はまた、一般的には、ジッタを試験信号に加えて、ジッタを有する信号を生成するための回路部を備えるＡＴＥも対象としている。この回路部は、クロック信号を生成するためのクロックジェネレータと、クロック信号に従ってジッタを有する信号をサンプリングし、サンプリングの結果としてデジタル値を出力するための比較器と、デジタル値からジッタを有する再構成信号を生成し、ジッタを有する再構成信号のジッタ量を決定するとともに、ジッタを有する再構成信号のジッタ量に基づいてＡＴＥを較正するための１つ又は複数の処理デバイスとを備えることができる。この回路部及び／又はＡＴＥはまた、１つ又は複数の以下の特徴を含むことができる。

クロックジェネレータは、ウォーキングストローブクロックを生成するように構成することができる。ウォーキングストローブクロックは、ジッタを有する信号の周波数と異なる（たとえば、その周波数よりも小さな）周波数を有することができる。再構成信号のジッタの量を求めることは、ジッタを有する再構成信号の最大エッジ時間と最小エッジ時間との間の差を取得することを含むことができる。回路部は、周期波形を生成するためのダイレクトデジタルシンセサイザと、周期波形の振幅を制御するためのデータを提供するためのデジタル−アナログコントローラ（ＤＡＣ）と、データに従って周期波形の振幅を制御して、変更された波形を生成するための可変利得増幅器と、変更された波形を使用して制御可能である位相シフタと、クロック信号を位相シフタに印加して、位相シフトされた信号を生成するための信号ジェネレータと、位相シフトされた信号に基づいて、ジッタを有する信号を生成するためのエッジジェネレータとを備えることができる。位相シフタは、変更された波形の振幅に対応する量だけ、クロック信号の位相をシフトするように構成することができる。

ＡＴＥの較正は、ＤＡＣ入力値、信号ジェネレータ周波数、及びジッタ周波数の異なる組み合わせについて、ジッタを有する再構成信号のジッタの量を取得することを含むことができる。１つ又は複数の処理デバイスは、ＤＡＣ入力値を求め、且つ、補間、外挿、及び曲線当てはめのうちの少なくとも１つを使用して、ジッタを有する再構成信号からジッタ量を取得するように構成することができる。回路部はまた、試験信号に加えられるジッタ量に対応するデータを記憶するためのメモリも備えることができる。データは、ＡＴＥを使用したデバイスの試験中に、要求されるジッタ量を取得するのに使用可能である。

本発明は、また一般的には、１つ又は複数の処理デバイスによって自動試験装置（ＡＴＥ）を較正するのに実行可能である命令を含む、１つ又は複数の機械（マシン）可読媒体も対象としている。上記命令は、１つ又は複数の処理デバイスに、クロック信号を使用して、ジッタを有する信号からサンプリングされたデジタル値からジッタを有する再構成信号を生成させ、なお、当該ジッタを有する信号は、或る量のジッタが加えられた試験信号を含み、ジッタを有する再構成信号のジッタ量を決定させるとともに、ジッタを有する再構成信号のジッタ量に基づいて、ＡＴＥを較正させることができる。この態様はまた、１つ又は複数の以下の特徴を含むことができる。

ジッタは、ウォーキングストローブクロックを使用してサンプリングすることができる。ウォーキングストローブクロックは、ジッタを有する信号の周波数と異なる（たとえば、その周波数よりも小さな）周波数を有することができる。１つ又は複数の機械可読媒体は、試験信号に加えられるジッタ量に対応するデータをＡＴＥ上に記憶させる命令を含むことができる。データは、ＡＴＥを使用したデバイスの試験中に、予め定められたジッタ量を取得するのに使用可能である。ＡＴＥの較正は、ジッタを生成する条件の１つ又は複数の異なる組み合わせ（たとえば、限定ではないが、ＤＡＣ入力値、クロックジェネレータ周波数、及びジッタ周波数）についてＡＴＥを較正することを含むことができる。再構成信号のジッタ量の決定は、ジッタを有する再構成信号の最大エッジ時間と最小エッジ時間との間の差を取得することを含むことができる。

本発明は、また一般的には、ジッタを試験信号に加えてジッタを有する信号を生成するための位相シフタと、ウォーキングストローブクロックを使用してジッタを有する信号をサンプリングし、それによって、デジタル値を生成するための回路と、出力信号に加えられて、出力信号に所望の量のジッタを生成するためのジッタ量を示すデータを試験デバイス上のメモリに記憶するための１つ又は複数の処理デバイスであって、当該データはデジタル値に基づく、１つ又は複数の処理デバイスとを備えることができる、回路機構も対象としている。クロックジェネレータを使用して、ウォーキングストローブクロックを生成することができる。ウォーキングストローブクロックは、ジッタを有する信号の周波数と異なる周波数を有することができる。

１つ又は複数の例示の詳細は、添付図面及び以下の説明に述べられている。本発明のさらなる特徴、態様、及び利点は、これらの説明、図面、及び特許請求の範囲から明らかになるであろう。

デバイスを試験するためのＡＴＥのブロック図である。 ＡＴＥで使用されるテスタのブロック図である。 テスタで使用されるジッタ挿入回路のブロック図である。 ＡＴＥを較正する際に使用するループバックパスも含むジッタ挿入回路のブロック図である。 理想的な線形位相シフタについて、位相ジェネレータによって出力された信号（位相シフトされたクロック信号）の位相θ（ｔ）と、位相ジェネレータに入力された電圧ｖ（ｔ）との間の関係を示すグラフである。 ジッタを有しない試験信号（Ｂ）、ジッタを有する試験信号（Ｃ）、及びジッタを有する試験信号を生成する際に使用される位相変調信号（Ａ）を示すグラフである。 ＡＴＥを較正するプロセスのフローチャートである。 ジッタを有しない試験信号（Ｂ）、さまざまな時点におけるジッタを有する試験信号（Ｃ）、ジッタを有する試験信号のウォーキングストローブサンプリングポイント（Ｄ）、ジッタを有する試験信号を生成する際に使用される位相変調信号（Ａ）、ウォーキングストローブサンプリングポイントから生成された再構成試験信号（Ｅ）、及び同じポイントから生成された再構成位相変調信号（Ｆ）を示すグラフである。 実際のデータからの位相変調信号の復元を示す図である。

異なる図における同様の参照符号は、同様の要素を示す。

図１を参照すると、半導体デバイスのような被試験デバイス（ＤＵＴ）１８を試験するためのシステム１０は、自動試験装置（ＡＴＥ）又は他の同様の試験デバイスのようなテスタ１２を備える。テスタ１２を制御するために、システム１０は、ハードワイヤ（配線）接続１６によってテスタ１２とインタフェースするコンピュータシステム１４を備える。通常、コンピュータシステム１４は、ＤＵＴ１８を試験するためのルーチン及び機能の実行を開始するコマンドをテスタ１２へ送信する。このような試験実行ルーチンは、試験信号の生成及び試験信号のＤＵＴ１８への送信を開始して、ＤＵＴから応答を収集することができる。さまざまなタイプのＤＵＴをシステム１０によって試験することができる。たとえば、ＤＵＴは、集積回路（ＩＣ）チップ（たとえば、メモリチップ、マイクロプロセッサ、アナログ−デジタル変換器、デジタル−アナログ変換器等）のような半導体デバイスの場合がある。

試験信号を提供して、ＤＵＴからの応答を収集するために、テスタ１２は、ＤＵＴ１８の内部回路部のインタフェースを提供する１つ又は複数のコネクタピンに接続される。いくつかのＤＵＴを試験するために、たとえば、６４個又は１２８個ほどのコネクタピン（又はそれより多くのコネクタピン）をテスタ１２にインタフェースすることができる。例示のため、この例では、半導体デバイステスタ１２は、ハードワイヤ接続を介してＤＵＴ１８の１つのコネクタピンに接続されている。導線２０（たとえば、ケーブル）が、ピン２２に接続され、試験信号（たとえば、ＰＭＵ試験信号、ＰＥ試験信号等）をＤＵＴ１８の内部回路部へ配信するのに使用される。導線２０は、半導体デバイステスタ１２によって提供された試験信号に応答する、ピン２２における信号も検知する。たとえば、試験信号に応答して、電圧信号又は電流信号をピン２２において検知し、解析のために導線２０によってテスタ１２へ送信することができる。このような単一ポート試験は、ＤＵＴ１８に含まれる他のピンに対しても行うことができる。たとえば、テスタ１２は、試験信号を他のピンに提供して、（提供された信号を配信する）導線によって反射して戻された関連信号を収集することができる。これらの反射信号を収集することによって、他の単一ポートの試験量と共に、ピンの入力インピーダンスを特徴付けることができる。他の試験のシナリオでは、導線２０によってデジタル信号をピン２２へ送信して、ＤＵＴ１８上にデジタル値を記憶することができる。記憶されると、ＤＵＴ１８にアクセスして、記憶されたデジタル値を取り出し、導線２０によってテスタ１２へ送信することができる。次に、取り出されたデジタル値を識別して、適切な値がＤＵＴ１８上に記憶されていたか否かを判断することができる。

１ポート測定を行うと共に、半導体デバイステスタ１２によって２ポート試験も行うことができる。たとえば、試験信号を導線２０によってピン２２に注入することができ、ＤＵＴ１８の１つ又は複数の他のピンから応答信号を収集することができる。この応答信号は、半導体デバイステスタ１２に提供されて、利得応答量、位相応答量、及び他のスループット測定量のような量が求められる。

図２も参照すると、試験信号を送信して、ＤＵＴ（又は複数のＤＵＴ）の複数のコネクタピンから試験信号を収集するために、半導体デバイステスタ１２は、多数のピンと通信することができるインタフェースカード２４を含む。たとえば、インタフェースカード２４は、試験信号を、たとえば、３２個、６４個、又は１２８個のピンへ送信して、対応する応答を収集することができる。ピンへの各通信リンクは、通常、チャネルと呼ばれ、多数のチャネルに試験信号を提供することによって、複数の試験を同時に行うことができるため、試験時間が削減される。インタフェースカード上に多くのチャネルを有すると共に、複数のインタフェースカードをテスタ１２に含めることによって、チャネル数全体が増加し、それによって、試験時間がさらに削減される。この例では、複数のインタフェースカードがテスタ１２に装着（ポピュレート）することができることを実例で説明するために、２つの追加のインタフェースカード２６及び２８が示されている。

各インタフェースカードは、特定の試験機能を遂行するための専用集積回路（ＩＣ）チップ（たとえば、特定用途向け集積回路（ＡＳＩＣ））を含む。たとえば、インタフェースカード２４は、パラメータ測定ユニット（ＰＭＵ）試験及びピンエレクトロニクス（ＰＥ）試験を行うためのＩＣチップ３０を含む。ＩＣチップ３０は、ＰＭＵ試験を行うための回路部を含むＰＭＵステージ３２、及び、ＰＥ試験を行うための回路部を含むＰＥステージ３４を有する。加えて、インタフェースカード２６及び２８は、ＰＭＵ回路部及びＰＥ回路部を含むＩＣチップ３６及び３８をそれぞれ含む。通常、ＰＭＵ試験は、ＤＣ電圧信号又はＤＣ電流信号をＤＵＴに提供して、このような量を、入力インピーダンス及び出力インピーダンス、リーク電流、並びに他のタイプのＤＣ性能特性として求めることを伴う。ＰＥ試験は、ＡＣ試験信号、すなわちＡＣ試験波形、をＤＵＴ（たとえば、ＤＵＴ１８）へ送信して応答を収集し、ＤＵＴの性能をさらに特徴付けることを伴う。たとえば、ＩＣチップ３０は、バイナリ値のベクトルを表すＡＣ試験信号を（ＤＵＴへ）送信して、ＤＵＴ上に記憶させることができる。これらのバイナリ値が記憶されると、テスタ１２は、ＤＵＴにアクセスして、正しいバイナリ値が記憶されているか否かを判断することができる。デジタル信号は、通常、急峻な電圧遷移を含むため、ＩＣチップ３０上のＰＥステージ３４の回路部は、ＰＭＵステージ３２の回路部と比較して相対的に高速に動作する。

インタフェースカード２４からＤＵＴ１８へＤＣ試験信号及びＡＣ試験信号の双方を通過させるために、導電トレース４０は、信号をインタフェース基板２４の内外に通すことを可能にするインタフェース基板コネクタ４２にＩＣチップ３０を接続する。インタフェース基板コネクタ４２は、インタフェースコネクタ４６に接続されている導線４４にも接続され、これによって、信号をテスタ１２へ及びテスタ１２から通すことが可能になる。この例では、導線２０は、テスタ１２とＤＵＴ１８のピン２２との間で信号を双方向に通過させるためにインタフェースコネクタ４６に接続されている。いくつかの構成では、インタフェースデバイスを使用して、１つ又は複数の導線をテスタ１２からＤＵＴへ接続することができる。たとえば、ＤＵＴ（たとえば、ＤＵＴ１８）をデバイスインタフェース基板（ＤＩＢ）上に実装して、各ＤＵＴピンへのアクセスを提供することができる。このような構成では、導線２０をＤＩＢに接続して、試験信号をＤＵＴの適切なピン（複数可）（たとえば、ピン２２）に印加することができる。

この例では、導電トレース４０及び導線４４のみがＩＣチップ３０及びインタフェース基板２４をそれぞれ接続して、信号の配信及び収集を行う。しかしながら、ＩＣチップ３０（ＩＣチップ３６及び３８も）は、通常、（ＤＩＢを介して）信号を提供しＤＵＴからの信号を収集するための複数の導電トレース及び対応する導線とそれぞれ接続されている複数のピン（たとえば、８個、１６個等）を有する。加えて、いくつかの構成では、テスタ１２は、インタフェースカード２４、２６、及び２８によって提供されるチャネルを１つ又は複数の被試験デバイスにインタフェースするための２つ以上のＤＩＢに接続することができる。

インタフェースカード２４、２６、及び２８によって行われる試験を開始及び制御するために、テスタ１２は、ＰＭＵ制御回路部４８及びＰＥ制御回路部５０を含む。これらの回路部は、試験信号を生成しＤＵＴ応答を解析するための試験パラメータ（たとえば、試験信号電圧レベル、試験信号電流レベル、デジタル値等）を提供する。ＰＭＵ制御回路部及びＰＥ制御回路部は、１つ又は複数の処理デバイスを使用して実装することができる。処理デバイスの例には、マイクロプロセッサ、マイクロコントローラ、プログラマブルロジック（たとえば、フィールドプログラマブルゲートアレイ）、及び／又はそれらの組み合わせ（複数可）が含まれるが、これらに限定されるものではない。テスタ１２は、コンピュータインタフェース５２も含む。コンピュータインタフェース５２は、コンピュータシステム１４がテスタ１２によって実行されるオペレーションを制御することを可能にし、また、データ（たとえば、試験パラメータ、ＤＵＴ応答等）がテスタ１２とコンピュータシステム１４との間を通過することも可能にする。

図３は、代表的なジッタ挿入回路５５を示している。ジッタ挿入回路５５は、ＡＴＥのＰＥステージの一部とすることができる。ジッタ挿入回路５５は、ＤＵＴの試験中に、周期ジッタ（以下、単に「ジッタ」という）を試験信号に加えるように構成されている。ＡＴＥ（本明細書で説明する実施態様では、システム１０）は、ＤＵＴがジッタを許容することができるか否かを判断し、試験結果をたとえばユーザに報告する。ジッタ挿入回路５５は、１つ若しくは２つ以上のＡＴＥ上の処理デバイス又は１つ若しくは２つ以上のＡＴＥ外の処理デバイスによって制御することができる。

この実施態様では、ジッタ挿入回路５５は、ダイレクトデジタルシンセサイザ（ＤＤＳ）５６、可変利得増幅器（ＶＧＡ）５７、デジタル−アナログコントローラ（ＤＡＣ）５９、位相シフタ６０、クロックジェネレータ６１、エッジジェネレータ６２、及びドライバ６４を含むが、これらに限定されるものではない。他の実施態様は、異なる要素を用いることができる。

ＤＤＳ５６は、入力デジタルデータに基づいて周期信号を生成する。たとえば、ＤＤＳ５６は、入力デジタルデータによって指定される振幅及び周期を有するアナログ正弦信号を生成する。ＶＧＡ５７は、ＤＤＳ５６によって生成される周期信号の振幅を変更する増幅器である。たとえば、ＶＧＡ５７は、周期信号の振幅を増加又は減少させることができる。ＤＡＣ５９は、制御信号（複数可）をＶＡＧ５７に提供する。すなわち、ＤＡＣ５９は、（たとえば、処理デバイスから）入力デジタルデータを受け取って、その入力デジタルデータをアナログ制御信号に変換し、その結果のアナログ制御信号をＶＧＡ５７に提供する。ＶＡＧ５７は、ＤＡＣ５９からの制御信号に従って周期信号の振幅を変更する。たとえば、ジッタが導入されるべきことを制御信号が示している場合、ＶＧＡ５７は、加えられるジッタの量に対応して周期信号の振幅を増加させることができる。

周期信号の振幅ｖ（ｔ）は位相シフタ（移相器）６０によって使用されて、試験信号に加える位相シフト、すなわちジッタ量が決定される。すなわち、クロックジェネレータ６１は、クロック信号を生成する。位相シフタ６０は、このクロック信号にジッタを加えて、クロック信号の位相シフトされたバージョンを生成する。クロック信号に加えられる位相シフトの量は、周期信号の振幅ｖ（ｔ）によって指示される。基本的には、周期信号の振幅ｖ（ｔ）が大きいほど、クロック信号の位相はより多くシフトされる。エッジジェネレータ６１は、位相シフトされたクロック信号に従って一組の試験パターン（たとえば、試験信号）を生成する。すなわち、この試験信号は、位相シフトされたクロック信号に従ってクロック制御される。試験信号に加えられるジッタの量は、クロック信号に加えられる位相シフトの量に対応する。ドライバ６４は、以下で解説するように、試験信号をＡＴＥから出力する。試験信号に対する応答は、ＤＵＴから受信及び解析されて、ＤＵＴが試験に合格したか否かが判断される。

較正中、試験信号は、図４に示すように、ＤＵＴへ出力されるのではなく、ループバックパス６５へ出力される。ループバックパス６５は、たとえば、ＤＡＣ５９の入力、クロックジェネレータ６１の周波数、及びＤＤＳ５６のジッタ周波数の異なる組み合わせについて、試験信号のジッタの量を測定する際に使用される。この点について、図５に関して以下でより詳細に解説するように、ジッタ挿入回路５５を実装するのに使用されるハードウェアは、試験信号のジッタの量に影響を与える場合がある。したがって、試験信号のジッタの量は、予想されるジッタの量とは異なる場合がある（予想されるジッタの量は、たとえば、ＤＡＣ５９への入力を設定することによって設定することができる）。ループバックパス６５では、試験信号（すなわち、「ジッタを有する信号」）は、ウォーキングストローブクロック（walking strobe clock）６７を使用してサンプリングされる。その結果のサンプル（データ）６９を使用して、試験信号の再構成されたバージョン（以下、「再構成信号」という）が生成される。ＡＴＥ（システム２０）の処理デバイス（複数可）は、再構成信号のジッタ量を決定する。これらの値は、テスタ内にプログラミングすることができるジッタ量に対応する。このジッタの量は、たとえば、テスタ上のＥＰＲＯＭ（消去可能プログラマブル読み出し専用メモリ）のようなメモリ、又は、ＡＴＥ上の若しくはＡＴＥにアクセス可能なそれ以外の場所にプログラミングされる。ＤＵＴの試験中に（たとえば、ユーザの指示があった時に処理デバイスによって）これらの値を取り出し、ジッタ挿入回路５５をプログラミングして、ジッタの予想量とほぼ等しい特定のジッタの量を試験信号に生成することができる。

ＤＵＴ１８の試験中における、要求されたジッタ振幅、クロックジェネレータ６１の周波数、及びＤＤＳ５６の周波数の組み合わせは、較正中に使用される組み合わせと同一ではなく、これらのファクタに起因するジッタの補間、外挿、又は曲線当てはめの使用を通じて取得することができる。より具体的には、較正は、ハードウェアの特定の条件を使用して行われる。この結果、プログラミングされたジッタ値は、これらの条件に対応することになる。ジッタの量が所望なものであり、且つ、そのジッタが特定の一組の条件についてＡＴＥ内にまだプログラミングされていない場合、上記で示した方法の１つ又は複数を使用して、１つ又は複数の記憶されているジッタ値を処理することによってジッタを取得することができる。代替的に、このような処理を使用してそれらの条件に対応するジッタを予め求め、後の取り出しに備えてＡＴＥ上に記憶することもできる。

図５は、試験信号のジッタの量が、予想されるものとは異なる場合があることの理由を説明するのに使用される。図５は、理想的な線形位相シフタについて、位相シフタ６０によって出力される信号（位相シフトされるクロック信号）の位相θ（ｔ）と、位相シフタ６０に入力される電圧ｖ（ｔ）との間の関係を示している。この点について、位相シフタ６０に入力される電圧は、位相シフタ６０を制御するのに使用されるため、本明細書では、「制御電圧」と呼ばれる。この制御電圧は、次のように定義される。

ここで、ｆ_ｊｔｒは、挿入されるジッタ（すなわち、位相変調）の、ヘルツ（Ｈｚ）による周波数であり、Ａ_ｐｐは、ボルトによる制御電圧のピーク・ツー・ピーク振幅である。任意の時刻におけるクロック信号のエッジの、ラジアンによる位相シフトは、次のように定義される。

ここで、

であり、θ_ｐｐは、θ（ｔ）のラジアンによるピーク・ツー・ピーク位相変化である。ラジアンによる位相シフトが、秒の単位のジッタにマッピングされる場合、ピーク・ツー・ピークジッタＪ_ｐｐは、次のように表すことができる。

ここで、Ｔ_ｃｌｋは、位相シフタ６０に入力するクロック信号の周期である。実際には、θ（ｔ）とｖ（ｔ）との間の関係は、線形でない場合があり、ｖ（ｔ）は、完全な正弦波でない場合があり、ｍは、Ｔ_ｃｌｋ及びｆ_ｊｔｒの関数の場合がある。したがって、試験信号に挿入されるジッタの実際の量は、上記式によって予測されるもの、すなわちＪ_ｐｐ、とは異なる場合がある。

本明細書で説明する較正プロセスは、ジッタの予測量又は予想量と、試験信号に実際に存在するジッタとの間の誤差を補正するのに使用される。較正プロセスは、ウォーキングストローブクロックを使用して試験信号のジッタを測定するため、好都合である。これまで、試験信号のジッタ測定は、オシロスコープを使用して行われていた。しかしながら、オシロスコープを使用してジッタを測定することは、少なくとも、本明細書で説明するウォーキングストローブ技法と比較すると、多くの時間及び多くの労力を要する。較正プロセスで使用することができるウォーキングストローブクロックの一例は、米国特許第６，６０９，０７７号に記載されている。当該特許文献の内容は、本明細書に全体が明記されるように参照により本願に援用される。ウォーキングストローブクロックの実際のオペレーションは後述する。

図７及び図８を参照して、プロセス７０を説明する。プロセス７０は、テスタ１２を較正する際にウォーキングストローブクロックを使用する。図７は、プロセス７０を示している。図８は、ジッタを有しない原信号７３（たとえば、ジッタがない時のエッジジェネレータ６１の出力）、さまざまな時点における試験信号７６（ジッタを有する）、再構成信号７９、及び、ウォーキングストローブクロックが試験信号７６をサンプリングして、再構成信号７９を生成するのに使用されるサンプルを取得するポイント８０を示している。

プロセス７０は、後述する方法により、所与のジッタ周波数及びクロックジェネレータ周波数についてウォーキングストローブ周波数及び試験信号周波数を決定し（７０ａ）、ＤＡＣ入力値を選択する。プロセス７０は、これらの設定を（たとえば、図４に示すような）ジッタ挿入回路に適用して、ジッタを試験信号に加え、それによって、ジッタを有する信号を生成する（７０ｂ）。ジッタを試験信号に加える１つの方法は、図４に関して上述したものである。図４を参照すると、ジッタを試験信号に加えることは、ＤＤＳ５６が周期信号を生成すること、ＶＧＡ５７が周期信号の振幅を変化させて変更された信号を生成すること、及びＤＡＣ５９が、ジッタの量に対応する値を使用してＶＧＡ５７を制御することを伴う。位相シフタ６０は、クロックジェネレータ６１によって提供されるクロック信号の位相を、変更された信号の振幅に対応する量だけシフトして、位相シフトされたクロック信号を生成する。エッジジェネレータ６１は、その結果の位相シフトされたクロック信号を使用して、試験信号（ジッタを有する）を生成し、ドライバ６４は、その結果の試験信号をループバックパス６５へ出力する。

プロセス７０は、ループバックパス６５からの試験信号（すなわち、ジッタを有する信号）をサンプリングし（７０ｃ）、少なくとも部分的に、結果のサンプル（すなわち、サンプリングされた０の値及び１の値）から試験信号を再構成する（７０ｄ）。この実施態様では、比較器６６が、ウォーキングストローブクロックＴ_ｗｓ６７（これは、ウォーキングストローブクロックジェネレータを使用して生成することができる）に従って試験信号をサンプリングする。ウォーキングストローブクロックは、ジッタを有する信号の周波数とは異なる（たとえば、その周波数よりも小さな）周波数を有する。この結果、試験信号は、図８に示すように、各連続したサイクル７４、７５のような期間中、わずかなオフセットでサンプリングされる。本質的には、ウォーキングストローブクロックは、アンダーサンプリング方法である。すなわち、比較器６６は、測定されている信号の周波数とはわずかに異なる周波数で「ストローブ」され、信号全体にわたってウォーキングストローブクロックを既知のオフセットで進ませる。図８では、第１のサイクル中、ウォーキングストローブクロックは、ポイント０、１、２、及び３で試験信号７６をサンプリングする（８０）。次のサイクル中、ウォーキングストローブクロックは、わずかにオフセットされ、その結果、ポイント４、５、６、及び７でサンプリングする（８０）。以下、同様にサンプリングが行われる。その結果のサンプル、すなわち、捕捉されたデータビットは、試験信号（ジッタを有する）を再構成すると共に、そのエッジ位置を測定するのに使用される。

プロセス７０は、再構成信号のジッタの量を決定する（７０ｅ）。再構成信号のジッタ量を決定するプロセスは後述する。プロセス７０は、決定されたジッタの振幅を、ＡＴＥ上のメモリ又はＡＴＥにアクセス可能なメモリに記憶し（７０ｆ）、それによって、ＡＴＥを較正する。

プロセス７０は、一組の較正条件について反復することができる（７０ｇ）。換言すれば、プロセス７０を繰り返して、異なる試験条件についてＡＴＥを較正することができる。これらの較正条件は、クロックジェネレータ６１の周波数レンジ、ＤＤＳ５６の周波数レンジ、及びＤＡＣ５９の入力値の範囲を含むが、これらに限定されるものではない。要求されるジッタ、クロックジェネレータ周波数、及びジッタ周波数のＤＡＣ５９の入力値を決定するために、補間、外挿、及び／又は曲線当てはめを介して、測定されたジッタを処理することによって、ＤＵＴ１８の試験中に、ジッタを有しない信号にジッタを加えるこができる。

以下は、プロセス７０に従ってジッタを決定する実際の例を説明している。このジッタは、較正時にＡＴＥ内にプログラミングすることができる。
図６は、位相変調信号θ（ｔ）８２、ジッタを有しない試験信号８４、及び試験信号８５（ジッタを有する）の間の関係を示している。上述したように、θ（ｔ）は、ジッタを有する試験信号の位相シフトの量であり、位相シフタ６０に提供される周期（たとえば、正弦）信号に関連する。θ（ｔ）とジッタを有しない駆動信号との間の位置合わせは、必要とされる位置合わせが存在しないという点で、任意である。以下を解説するために、Ｔ_ｊｔｒは、ジッタ周期、すなわち位相シフタ６０の位相変調周期（１／ｆ_ｊｔｒ）、である。Ｔ_ｄｒｖは、エッジジェネレータ６２のジッタを有しない出力の周期（Ａ・Ｔ_ｃｌｋ）であり、Ａは、偶数の正の整数である。Ｒ_ｊｔｒは、ジッタ周期の分数によるエッジ配置解像度（edge placement resolution）である。ｔ_ｍａｘは、秒で測定される最大エッジ時間である。ｔ_ｍｉｎは、秒で測定される最小エッジ時間である。

再構成信号のジッタの量は、実質的には、ジッタを有する再構成信号の最大エッジ時間（たとえば、ｔ_ｍａｘ）と最小エッジ時間（たとえば、ｔ_ｍｉｎ）との差に対応する。したがって、秒による再構成信号のジッタのピーク・ツー・ピーク振幅は、次のように定義される。

Ｊ_ｐｐの誤差の量は、次のように推定することができる。

ここで、Ｍ及びＮは、１以外の公約数を有しない正の整数である。ジッタを有する信号のエッジの位相変調パターンは、Ｍ個のジッタ周期の後に繰り返すことになる。Ｎは、固有の位相シフト位置における、ジッタを有する信号の立ち上がりエッジの数である。図６の例では、Ｍ＝１及びＮ＝４であり、したがって、ジッタを有する信号のエッジの位相変調は、１つのジッタ周期の後に繰り返す。最小及び最大の位相シフトの解像度は、ジッタ周期の１／４である。θ（ｔ）が正弦波であり、且つ、エッジ測定正確度が実質的に完全であると仮定すると、Ｒ_ｊｔｒの関数としてのＪ_ｐｐの最大測定誤差εは、次のようになる。

上記式によれば、ジッタを有する信号の立ち上がりエッジの２つは、πＲ_ｊｔｒラジアンのステップ内でθ（ｔ）のピークに達する。
図８に戻って参照すると、Ｔ_ｄｒｖ≫Ｊ_ｐｐであると仮定する。これによって、実質的なあいまいさなしに、試験信号７６のエッジを確実に測定することができる。図８において、Ｔ_ｗｓは、ウォーキングストローブ周期に対応し、Ｒ_ｗｓは、秒による再構成信号解像度に対応する。Ｔ_ｗｓ及びＲ_ｗｓは、ウォーキングストローブクロックについて、次のように決定することができる。

ここで、Ｋは、正の整数であり、θ（ｔ mod ＭＴ_ｊｒｔ）の所与のポイントにおける信号エッジについて取られたウォーキングストローブサンプルの数に対応する。Ｋは、所望のエッジ測定正確度及びスループットに基づいて選択される。Ｋが大きいほど、したがって、Ｒ_ｗｓが小さいほど、より正確な結果が与えられるが、より長い測定実行時間が必要とされる。

図８は、上記パラメータがＭ＝１、Ｎ＝４、及びＫ＝８の時にどのように関係するのかも示している。図８の例では、Ｎ＝４個の固有の位相シフト位置に、ジッタを有する試験信号の立ち上がりエッジを有する、合計ＫＮ＝３２個のストローブがある。Ｒ_ｗｓは、Ｔ_ｄｒｖの１／８であり、したがって、ウォーキングストローブは、各連続したストローブについて、サイクルの始点を基準にしてＴ_ｄｒｖ／３２だけインクリメントする。図８のグラフでは、駆動サイクル０は、サイクルＮ、２Ｎ、３Ｎ等と同じ位相シフトを有する。同様に、駆動サイクル１は、サイクルＮ＋１、２Ｎ＋１、３Ｎ＋１等と同じ位相シフトを有する。Ｔ_ｗｓ≠Ｔ_ｄｒｖであるため、ストローブは、「ウォーク」する、すなわち、信号７６の異なる部分を通過することになる。Ｎ番目のストローブと０番目のストローブとの間の時間差は、そのサイクルの開始を基準とした１ウォーキングストローブ解像度Ｒ_ｗｓである。その結果のサンプリングされたデータは、図８の下部（Ｅ）に示すように、再編成されて、試験信号７６（ジッタを有する）が再構成信号７９として再構成される。その後、再構成信号７９の立ち上がりエッジの位置を、次のように決定することができる。

再構成信号の異なるサイクルにおける立ち上がりエッジは、θ（ｔ mod ＭＴ_ｊｔｒ）上のそれらエッジの位置に依存して異なる位相シフトを有する。ピーク・ツー・ピークジッタ振幅Ｊ_ｐｐは、最後のエッジと最早のエッジとの間の時間差、すなわち、ｔ_ｍａｘ−ｔ_ｍｉｎである。Ｊ_ｐｐを求めることに先立ち、θ（ｔ mod ＭＴ_ｊｔｒ）上の最初の位置を過ぎたストローブに対して、次のような調整（ここで、Ｘはストーブ番号である）をエッジ時間測定に加えて、ストローブのウォーキングを補償することができる。

図９は、物理システム上での実際の測定からのθ（ｔ）の再構成を示している。図９では、暗い部分９０は、論理ローを捕捉する比較器６６を表し、明るい部分９１は、論理ハイを捕捉する比較器６６を表している。下部から上部への縦軸は、ローからハイへの駆動エッジの遷移を示している。立ち上がりエッジの近くの駆動波形の部分のみが示されている。全データセットは、縦軸スパンＴ_ｄｒｖを有する。図９のプロットの各列は、θ（ｔ）上で測定されるエッジである。図９の結果を生成したパラメータは、Ｍ＝２、Ｎ＝１０１、Ｔ_ｄｒｖ＝１０．１２５ｎｓ、Ｋ＝１０１２５、Ｔ_ｊｔｒ＝５１１．３１２５ｎｓ、Ｔ_ｗｓ＝１０．１２５００９９００９９ｎｓ（端数切捨て）、Ｒ_ｊｔｒ＝１／１０１、Ｒ_ｗｓ＝１ｐｓ、ＤＡＣ入力＝４５６１２、及びＪ_ｐｐ＝１３３．８ｐｓである。ここで、ｐｓはピコ秒を指し、ｎｓはナノ秒を指す。図９のプロットは、再構成されたエッジが、ランダム雑音に起因してローからハイへ平滑な遷移を有しない、いくつかの例を示している。ランダム雑音は、データ処理中にフィルタ除去して、正確度を改善することができる。

プロセス７０、並びに、本明細書で説明したプロセス７０のさまざまな変更及び関係したプロセス（以下、「プロセス」という）は、上述したハードウェア及びソフトウェアに限定されるものではない。プロセスは、コンピュータプログラム製品を介して少なくとも部分的に実施することができる。すなわち、たとえば、プログラマブルプロセッサ、コンピュータ、複数のコンピュータ、及び／又はプログラマブルロジック素子といった１つ又は複数のデータ処理装置によって実行されるか又はデータ処理装置のオペレーションを制御する、１つ又は複数のマシン（機械）可読媒体若しくは伝搬信号のような情報担体に有形に具現化されたコンピュータプログラムを介して、少なくとも部分的に実施することができる。

コンピュータプログラムは、コンパイラ型言語又はインタープリタ型言語を含む任意の形態のプログラミング言語で記述することができ、コンピュータプログラムは、スタンドアロンプログラムとしての形式、又は、モジュール、コンポーネント、サブルーチン、若しくはコンピューティング環境での使用に適した他のユニットとしての形式を含む任意の形態で展開することができる。コンピュータプログラムは、１つのコンピュータ上で実行されるように展開することもできるし、１つのサイトにおける複数のコンピュータ上、又は、複数のサイトにわたって分散され且つネットワークによって相互接続された複数のコンピュータ上で実行されるように展開することもできる。

プロセスを実施することに関連付けられる動作は、較正プロセスの機能を遂行するための１つ又は複数のコンピュータプログラムを実行する１つ又は複数のプログラマブルプロセッサによって行うことができる。プロセスのすべて又は一部は、たとえばＦＰＧＡ（フィールドプログラマブルゲートアレイ）及び／又はＡＳＩＣ（特定用途向け集積回路）といった専用論理回路部として実施することができる。

コンピュータプログラムの実行に適したプロセッサには、例として、汎用マイクロプロセッサ及び専用マイクロプロセッサの双方、並びに、任意の種類のデジタルコンピュータの任意の１つ又は複数のプロセッサが含まれる。一般に、プロセッサは、読み出し専用メモリ若しくはランダムアクセスメモリ又はそれらの双方から命令及びデータを受け取る。コンピュータの要素には、命令を実行するプロセッサ、並びに、命令及びデータを記憶するための１つ又は複数のメモリデバイスが含まれる。

本明細書で説明した実施形態の要素の異なる組み合わせで、上記で具体的に説明していない他の実施形態を形成することができる。本明細書で具体的に説明していない他の実施形態も、特許請求の範囲の範囲に含まれる。

Claims (17)

1. 自動試験装置（ＡＴＥ）を較正する方法であって、
   ジッタを試験信号に加えて、ジッタを有する信号を生成し、
   前記ジッタを有する信号をサンプリングして、デジタル値を生成し、
   前記デジタル値からジッタを有する再構成信号を生成し、
   前記ジッタを有する再構成信号のジッタ量を決定し、
   前記ジッタを有する再構成信号の前記ジッタ量に基づいて前記ＡＴＥを較正し、
   前記再構成信号の前記ジッタ量の決定は、前記ジッタを有する再構成信号の最大エッジ時間と最小エッジ時間との間の差を取得することを含み、ジッタ周期中の前記ジッタを有する信号において前記最大エッジ時間は立ち下がりエッジとこの次の立ち上がりエッジの間の最大時間であり、前記最小エッジ時間は立ち下がりエッジとこの次の立ち上がりエッジの間の最小時間である、
   ことを含む方法。
2. 前記ジッタは、ウォーキングストローブクロックを使用してサンプリングされ、該ウォーキングストローブクロックは、前記ジッタを有する信号の周波数と異なる周波数を有する、請求項１に記載の方法。
3. 前記ジッタを前記試験信号に加えることは、
   周期波形を生成すること、
   前記周期波形の振幅を変化させて、変更された波形を生成すること、
   前記変更された波形を使用して位相シフタを制御すること、
   クロック信号を前記位相シフタに印加して、位相シフトされた信号を生成すること、及び
   前記位相シフトされた信号を使用して、前記ジッタを有する信号を生成すること、
   を含み、前記位相シフタは、前記変更された波形の振幅に対応する量だけ、前記クロック信号の位相をシフトする、請求項１に記載の方法。
4. 前記方法は、
   クロックジェネレータを使用して、前記クロック信号を印加すること、及び
   デジタル−アナログコントローラ（ＤＡＣ）の出力を使用して、前記周期波形の前記振幅を変化させること、を含み、
   前記方法は、ＤＡＣ入力値、クロックジェネレータ周波数、及びジッタ周波数の組み合わせに対して、再構成信号のジッタ量を取得することをさらに含み、前記較正は、少なくとも部分的に、前記組み合わせに対する前記再構成信号の前記ジッタ量の結果としての測定値に基づく、請求項３に記載の方法。
5. 前記較正は、補間、外挿、及び曲線当てはめのうちの少なくとも１つを使用して、ジッタ量を取得することを含む、請求項４に記載の方法。
6. 前記較正は、前記ＤＡＣ入力値、前記クロックジェネレータ周波数、及び前記ジッタ周波数の前記組み合わせについて取得されたジッタ量に対応するデータを前記ＡＴＥ上に記憶することを含み、該データは、前記ＡＴＥを使用したデバイスの試験中に、指定されたジッタ量を取得するのに使用可能である、請求項５に記載の方法。
7. 自動試験装置（ＡＴＥ）であって、
   ジッタを試験信号に加えて、ジッタを有する信号を生成する回路部と、
   クロック信号を生成するクロックジェネレータと、
   前記クロック信号に従って前記ジッタを有する信号をサンプリングし、該サンプリングの結果としてデジタル値を出力する比較器と、
   前記デジタル値からジッタを有する再構成信号を生成し、前記ジッタを有する再構成信号のジッタ量を決定するとともに、前記ジッタを有する再構成信号の前記ジッタ量に基づいて該ＡＴＥを較正するための１つ又は複数の処理デバイスと、を備え、
   前記再構成信号の前記ジッタ量の決定は、前記ジッタを有する再構成信号の最大エッジ時間と最小エッジ時間との間の差を取得することを含み、ジッタ周期中の前記ジッタを有する信号において前記最大エッジ時間は立ち下がりエッジとこの次の立ち上がりエッジの間の最大時間であり、前記最小エッジ時間は立ち下がりエッジとこの次の立ち上がりエッジの間の最小時間である、
   ＡＴＥ。
8. 前記クロックジェネレータは、ウォーキングストローブクロックを生成するように構成され、該ウォーキングストローブクロックは、前記ジッタを有する信号の周波数と異なる周波数を有する、請求項７に記載のＡＴＥ。
9. 前記回路部は、
   周期波形を生成するダイレクトデジタルシンセサイザと、
   前記周期波形の振幅を制御するデータを提供するデジタル−アナログコントローラ（ＤＡＣ）と、
   前記データに従って前記周期波形の前記振幅を制御して、変更された波形を生成する可変利得増幅器と、
   前記変更された波形を使用して制御可能である位相シフタと、
   クロック信号を前記位相シフタに印加して、位相シフトされた信号を生成する信号ジェネレータと、
   前記位相シフトされた信号に基づいて、前記ジッタを有する信号を生成するエッジジェネレータと、
   を備え、前記位相シフタは、前記変更された波形の振幅に対応する量だけ、前記クロック信号の位相をシフトするように構成されている、請求項７に記載のＡＴＥ。
10. 前記ＡＴＥの較正は、ＤＡＣ入力値、信号ジェネレータ周波数、及びジッタ周波数の異なる組み合わせについて、ジッタを有する再構成信号のジッタ量を取得することを含む、請求項９に記載のＡＴＥ。
11. 前記１つ又は複数の処理デバイスは、前記ＤＡＣ入力値を決定するとともに、補間、外挿、及び曲線当てはめのうちの少なくとも１つを使用して、前記ジッタを有する再構成信号からジッタ量を取得するように構成されている、請求項１０に記載のＡＴＥ。
12. 前記ＡＴＥは、前記試験信号に加えられるジッタ量に対応するデータを記憶するメモリをさらに備え、該データは、前記ＡＴＥを使用したデバイスの試験中に、要求されるジッタ量を取得するのに使用可能である、請求項７に記載のＡＴＥ。
13. １つ又は複数の処理デバイスによって自動試験装置（ＡＴＥ）を較正するのに実行可能である命令を含む、１つ又は複数の機械可読媒体であって、前記１つ又は複数の処理デバイスに、
    クロック信号を使用して、ジッタを有する信号からサンプリングされたデジタル値からジッタを有する再構成信号を生成させる命令であって、該ジッタを有する信号は、或る量のジッタが加えられた試験信号を含む命令と、
    前記ジッタを有する再構成信号のジッタ量を決定させる命令と、
    前記ジッタを有する再構成信号の前記ジッタ量に基づいて、前記ＡＴＥを較正させる命令と、を含み、
    前記再構成信号の前記ジッタ量の決定は、前記ジッタを有する再構成信号の最大エッジ時間と最小エッジ時間との間の差を取得することを含み、ジッタ周期中の前記ジッタを有する信号において前記最大エッジ時間は立ち下がりエッジとこの次の立ち上がりエッジの間の最大時間であり、前記最小エッジ時間は立ち下がりエッジとこの次の立ち上がりエッジの間の最小時間である、
    １つ又は複数の機械可読媒体。
14. 前記ジッタは、ウォーキングストローブクロックを使用してサンプリングされ、該ウォーキングストローブクロックは、前記ジッタを有する信号の周波数と異なる周波数を有し、
    該１つ又は複数の機械可読媒体は、前記１つ又は複数の処理デバイスに、前記試験信号に加えられるジッタ量に対応するデータを前記ＡＴＥ上に記憶させるのに実行可能である命令をさらに含み、該データは、前記ＡＴＥを使用したデバイスの試験中に、予め定められたジッタ量を取得するのに使用可能である、請求項１３に記載の１つ又は複数の機械可読媒体。
15. 前記ＡＴＥの較正は、ジッタを生成する条件の１つ又は複数の異なる組み合わせについて前記ＡＴＥを較正させることを含む、請求項１４に記載の１つ又は複数の機械可読媒体。
16. ジッタを試験信号に加えてジッタを有する信号を生成する位相シフタと、
    ウォーキングストローブクロックを使用して前記ジッタを有する信号をサンプリングし、それによって、デジタル値を生成する回路と、
    出力信号に加えられ、該出力信号に所望の量のジッタを生成するためのジッタ量を示すデータを試験デバイス上のメモリに記憶する１つ又は複数の処理デバイスであって、前記データは前記デジタル値に基づく、１つ又は複数の処理デバイスと、を備え、
    前記デジタル値からジッタを有する再構成信号を生成し、前記再構成信号の前記ジッタ量の決定は、前記ジッタを有する再構成信号の最大エッジ時間と最小エッジ時間との間の差を取得することを含み、ジッタ周期中の前記ジッタを有する信号において前記最大エッジ時間は立ち下がりエッジと次の立ち上がりエッジの間の最大時間であり、前記最小エッジ時間は立ち下がりエッジと次の立ち上がりエッジの間の最小時間である、
    回路。
17. 前記ウォーキングストローブクロックを生成するクロックジェネレータをさらに備え、該ウォーキングストローブクロックは、前記ジッタを有する信号の周波数と異なる周波数を有する、請求項１６に記載の回路。

Images