CN116132002A - 误码测试设备及用于其的信号上升/下降时间校正方法 - Google Patents

Abstract

本发明属于信号上升/下降时间校正技术领域，具体公开了一种误码测试设备及用于其的信号上升/下降时间校正方法。该信号上升/下降时间校正方法包括：步骤S1：根据实际所需输出信号在时钟源上设置输入时钟；步骤S2：使输入时钟以多路形式依次输入至图形产生器、斜率滤波器组以及示波器，示波器示出并记录得到多路输出信号的上升/下降时间的数据；步骤S3：采用枚举法逐个对比多路数据，每路确定一个结果使得各路之间的偏差最小，记录偏差最小时对应的斜率滤波器组的参数，并将参数设置在对应的斜率滤波器组中，以实现对输出信号上升/下降时间的校正。本发明可以解决误码测试设备的多个发射通道间信号上升/下降时间难以到达一致的问题。

Description

误码测试设备及用于其的信号上升/下降时间校正方法

技术领域

本发明属于信号上升/下降时间校正技术领域，具体涉及一种误码测试设备及用于其的信号上升/下降时间校正方法。

背景技术

误码测试设备是数字通信系统误码率的检测设备，其主要功能是提供数传链路传输的测试码源，接收数传链路下行数据并与测试码本进行比对，实时显示系统误码情况。目前市场上的误码测试设备主要采用多通道的设计方案，来对被测产品进行测试。

误码测试设备的多通道信号质量一般包含上升/下降时间、抖动、幅度、速率准确度和稳定度、去加重等众多参数。其中，信号的上升时间为低电平状态向高电平状态转换的时间，信号的下降时间为高电平状态向低电平状态转换的时间，一般测量幅度门限20％～80％之间的时间间隔。输出信号的上升/下降时间会影响被测产品的眼图开合状态，进而改变误码率测试的结果，因此需要保证多个发射通道间信号的上升/下降时间严格一致。

发明内容

本发明的目的是提供一种误码测试设备及用于其的信号上升/下降时间校正方法，以解决误码测试设备的多个发射通道间信号的上升/下降时间难以到达一致的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种用于误码测试设备的信号上升/下降时间校正方法，所述信号上升/下降时间校正方法包括：

步骤S1：根据实际所需输出信号在时钟源上设置输入时钟；

步骤S2：使所述输入时钟以多路形式依次输入至图形产生器、斜率滤波器组以及示波器，所述示波器示出并记录得到多路所述输出信号的上升/下降时间的数据；

步骤S3：采用枚举法逐个对比多路所述数据，每路确定一个结果使得各路之间的偏差最小，记录所述偏差最小时对应的斜率滤波器组的参数，并将所述参数设置在对应的斜率滤波器组中，以实现对所述输出信号上升/下降时间的校正。

进一步地，在所述步骤S3中，所述采用枚举法逐个对比多路所述数据，每路确定一个结果使得各路之间的偏差最小的步骤包括：

计算每路数据的方差；

将各路所述方差进行对比；

将所述方差最小的一组确定为偏差最小。

进一步地，在所述步骤S1中，如果所述输出信号为F，则所述时钟源上设置的所述输出信号的F/2。

进一步地，所述输出信号为速率500Mb/s～60Gb/s。

进一步地，所述输出信号为四路。

另一方面，本发明还提供了一种误码测试设备，所述误码测试设备用于执行上述的信号上升/下降时间校正方法，所述误码测试设备包括：

时钟源，所述时钟源用于根据实际所需输出信号设置输入时钟；

信号处理装置，所述信号处理装置为多个，各所述信号处理装置均包括图形产生器、斜率滤波器组以及示波器，所述图形产生器与所述斜率滤波器组电连接，所述斜率滤波器组与示波器电连接，所述信号处理装置用于接收所述输入时钟，所述示波器用于示出并记录所述输出信号上升/下降时间。

进一步地，所述误码测试设备还包括功率分配器，所述功率分配器用于将所述输入时钟以多路形式分配给所述信号处理装置。

进一步地，所述斜率滤波器组包括10个斜率滤波器，10个所述斜率滤波器并联设置，且各所述斜率滤波器选择性地与所述图形产生器电连接。

进一步地，所述斜率滤波器为低通滤波器。

进一步地，所述图形产生器包括相互电连接的FPGA和串行器，所述FPGA用于接受所述输入时钟并对所述输入时钟进行处理并传输至所述串行器，所述串行器用于对所述FPGA传输的信号进行处理并使该信号以预定速率输出。

应用本发明的技术方案，首先执行步骤S1：根据实际所需输出信号在时钟源上设置输入时钟。当执行步骤S2：使输入时钟以多路形式依次输入至图形产生器、斜率滤波器组以及示波器，示波器示出并记录得到多路输出信号的上升/下降时间的数据时；依次对斜率滤波器组22中的10个斜率滤波器切换，得到经过每个斜率滤波器的信号上升/下降时间。再利用示波器23示出并记录得到该输出信号的上升/下降时间的数据。当执行步骤S3：采用枚举法逐个对比多路数据，每路确定一个结果使得各路之间的偏差最小，记录偏差最小时对应的斜率滤波器组的参数，并将参数设置在对应的斜率滤波器组中，以实现对输出信号上升/下降时间的校正时，即可得到对实际所需输出信号上升/下降时间的校正。

也即是说，码率测试设备能够利用10个斜率滤波器针对每路的输出信号上升/下降时间进行独立校正，适应信号速率范围500Mb/s～60Gb/s，可以实现各路间经由斜率滤波器组输出后，使得信号上升/下降时间的相对偏差不超过0.5皮秒。

附图说明

构成本申请的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是本申请实施例公开的用于误码测试设备的信号上升下降时间校正方法的流程图；

图2是本申请实施例公开的误码测试设备的结构示意图。

附图标记说明：

10、时钟源；20、信号处理装置；21、图形产生器；211、FPGA；212、串行器；22、斜率滤波器组；30、功率分配器。

具体实施方式

以下结合附图和具体实施例对本发明作进一步详细说明，根据下面说明和权利要求书，本发明的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且均适用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

需要说明的是，为了清楚地说明本发明的内容，本发明特举多个实施例以进一步阐释本发明的不同实现方式，其中，该多个实施例是列举式而非穷举式。此外，为了说明的简洁，前实施例中已提及的内容往往在后实施例中予以省略，因此，后实施例中未提及的内容可相应参考前实施例。

参见图1和图2所示，根据本申请的实施例，提供了一种用于误码测试设备的信号上升/下降时间校正方法，该信号上升/下降时间校正方法包括：

步骤S1：根据实际所需输出信号在时钟源10上设置输入时钟。

在该步骤中，输入时钟的频率是根据输出信号的速率来设置的，如果输出信号的速率为F，则时钟源10上输入时钟的频率为输出信号的F/2，这是根据时钟源10的类型来设置的。当然，也可以选择其他类型的时钟源10来设置输入时钟的频率。例如，其中一种类型的时钟源10：若想得到输出信号的速率为F，则时钟源10上输入时钟的频率为F。只要是能提供输入时钟的设备均在本申请的保护范围之内。

具体地，本实施例中所述的输出信号速率为500Mb/s～60Gb/s，例如500Mb/s、600Mb/s、2Gb/s、20Gb/s、60Gb/s，大大地增大了输出信号的选择范围。

具体地，时钟源10用来为环形脉冲发生器提供频率稳定且电平匹配的方波时钟脉冲信号。本申请正是利用时钟源10来提供处理时钟，即输入时钟，结构简单，便于实现，能够降低用于误码测试设备的信号上升/下降时间校正方法实现成本。

步骤S2：使输入时钟以多路形式依次输入至图形产生器21、斜率滤波器组22以及示波器，输入时钟经过图形产生器21、斜率滤波器组22的处理之后，通过示波器示(图中未示出)出并记录得到多路输出信号的上升/下降时间的数据。

在该步骤中，输入时钟以多路形式输入至图形产生器21，该图形产生器21接收后以信号形式传输至斜率滤波器组22。斜率滤波器组22接收到该信号，依次对斜率滤波器组中的斜率滤波器进行切换，可以得到经过每个斜率滤波器的信号上升/下降时间，此时，再利用示波器示出并记录得到该输出信号的上升/下降时间的数据。

以要得到输出信号速率为F，四路输出信号为例，具体操作情况如下：

首先将时钟源10的输入时钟设置为F/2，通过四路功率分配器将该输入时钟以四路分配至图形产生器21。此时，第一路中的图形产生器21产生速率为F的输出信号；使该速率为F的输出信号传输至第一路中的斜率滤波器组22。依次切换该斜率滤波器组22中的10个斜率滤波器，将该斜率滤波器依次连接至示波器，并记录经过每个斜率滤波器的信号上升/下降时间。

第二路中的图形产生器21产生速率为F的输出信号；使该速率为F的输出信号传输至第二路中的斜率滤波器组22。依次切换该斜率滤波器组22中的10个斜率滤波器，将该斜率滤波器依次连接至示波器，并记录经过每个斜率滤波器的信号上升/下降时间。

第三路中的图形产生器21产生速率为F的输出信号；使该速率为F的输出信号传输至第三路中的斜率滤波器组22。依次切换该斜率滤波器组22中的10个斜率滤波器，将该斜率滤波器依次连接至示波器，并记录经过每个斜率滤波器的信号上升/下降时间。

第四路中的图形产生器21产生速率为F的输出信号；使该速率为F的输出信号传输至第四路中的斜率滤波器组22。依次切换该斜率滤波器组22中的10个斜率滤波器，将该斜率滤波器依次连接至示波器，并记录经过每个斜率滤波器的信号上升/下降时间。

步骤S3：采用枚举法逐个对比多路数据，每路确定一个结果使得各路之间的偏差最小，记录偏差最小时对应的斜率滤波器组22的参数，并将参数设置在对应的斜率滤波器组22中，以实现对输出信号上升/下降时间的校正。

在步骤S3中，采用枚举法逐个对比多路数据，每路确定一个结果使得各路之间的偏差最小的步骤包括：

计算每路数据的方差；

将各路方差进行对比；

将方差最小的一组确定为偏差最小。

以步骤S2中的数据为例，具体操作如下：

根据步骤S2可得到四路输出信号的数据，每路有十个输出信号上升/下降时间的数据，则四路一共有四十个输出信号上升/下降时间的数据。

任意选择第一路中的一个数据即有10种选择可能、任意选择第二路中的一个数据即有10种选择可能、任意第三路中的一个数据即有10种选择可能，任意选择第四路中一个数据即有10种选择可能，将四路数据枚举出来一共有10000种组合。

例如：选择第一路中的第一个数据、第二路中的第一个数据、第三路中的第一个数据以及第四路中第一个数据，计算这四个数据的方差。选择第一路中的第二个数据、第二路中的第一个数据、第三路中的第一个数据以及第四路中第一个数据等等，根据枚举法的组合即要计算10000个方差；将这10000个方差一一进行对比，方差最小的那一组即确定为偏差最小。

此时，记录方差最小的那一组对应的斜率滤波器组22的参数，将该参数再设置在对应的斜率滤波器组中，即可实现对速率为F的输出信号上升/下降时间的校正。

具体地，枚举法是利用计算机运算速度快、精确度高的特点，对要解决问题的所有可能情况，一个不漏地进行检验，从中找出符合要求的答案，因此枚举法得到的结果肯定是正确的。

在本实施例中，输出信号设置为四路，如果设置为两路或者三路的话，数据太少使得最后的测量结果可能不是很精确，如果设置为八路甚至十六路的话，根据上述提到的枚举法可知：数据太多，操作太麻烦，浪费不必要的时间。

通过以上的描述可以知道：

采用本申请的用于误码测试设备的信号上升/下降时间校正方法，误码率测试设备能够利用时钟源10根据实际所需输出信号设置输入时钟。使该输入时钟以多路形式依次输入至图形产生器21、斜率滤波器组22以及示波器，此时，依次对斜率滤波器组22中的10个斜率滤波器切换，得到经过每个斜率滤波器的信号上升/下降时间，此时，再利用示波器示出并记录得到该输出信号的上升/下降时间的数据。然后采用枚举法逐个对比多路数据，每路确定一个结果使得各路之间的偏差最小，记录偏差最小时对应的斜率滤波器组22的参数，并将该参数设置在对应的斜率滤波器组22中，以实现对输出信号上升/下降时间的校正。

也即是说，误码测试设备能够利用10个斜率滤波器针对每路的输出信号上升/下降时间进行独立校正，适应信号速率范围500Mb/s～60Gb/s，可以实现各路间经由斜率滤波器组输出后，使得信号上升/下降时间的相对偏差不超过0.5皮秒。

结合图1和图2所示，本申请的实施例还提供了一种误码测试设备，该误码测试设备用于执行上述实施例中的信号上升/下降时间校正方法。误码测试设备包括时钟源10以及信号处理装置20。其中，时钟源10用于根据实际所需输出信号设置输入时钟；信号处理装置20为多个，各信号处理装置20均包括图形产生器21、斜率滤波器组22；图形产生器21与斜率滤波器组22电连接，斜率滤波器组22与示波器电连接，信号处理装置20用于接收输入时钟，示波器(图中未示出)用于示出并记录输出信号上升/下降时间。

实际工作过程中，首先根据实际所需的输出信号在时钟源10上设定输入时钟，通过信号处理装置20接收该输入时钟。由于信号处理装置20包括图形产生器21、斜率滤波器组22；输入时钟经过该图形产生器21和滤波器组后，输出信号并且得到该信号的上升/下降时间；此时，可以利用示波器可以示出并记录该信号的上升/下降时间。此外，在本实施例中，信号处理装置20设置为多个，即信号处理装置20能以多路形式接收输入时钟。

也即是说，本申请利用时钟源10根据实际所需的输出信号设定输入时钟，并将该输入时钟传输至多个图形产生器21与斜率滤波器组。输入时钟经过多个图形产生器21和斜率滤波器组22后，输出信号并且得到该信号的上升/下降时间；此时，利用示波器可以示出并记录该信号的上升/下降时间。即可获得实际所需的输出信号上升/下降时间。

具体地，为了使输入时钟以多路形式分配给信号处理装置20，本实施例中还设置了功率分配器30，功率分配器30是一种将一路输入信号能量分成两路或多路输出相等或不相等能量的器件。在本实施例中，利用功率分配器30将输入时钟以多路输出能量相等分配给信号处理装置20，保证多个信号处理装置20接收的输入时钟的频率是相同的；最终使得多路输出信号的速率相同。

具体地，斜率滤波器组22包括10个斜率滤波器，10个斜率滤波器并联设置，且各斜率滤波器选择性地与图形产生器21电连接。将10个斜率滤波器并联设置，方便独立对斜率滤波器进行切换。各斜率滤波器选择性地与图形产生器21电连接，在实际使用过程中，实现依次对10个斜率滤波器进行切换，以得到经过每个斜率滤波器的信号上升/下降时间。在利用示波器记录时比较方便，不容易混淆。

进一步地，示波器可以选择单通道、双通道或者多通道的，具体选择情况根据实际使用选择，本申请不作具体限定。

可选地，示波器可以选择高速示波器。

具体地，斜率滤波器为低通滤波器。每个低通滤波器为带宽50GHz的低通滤波器，使得整个斜率滤波器组的通带损耗步进为0.1dB。当信号经由通过低通滤波器输出后，使得该输出信号上升/下降时间相对偏差不超过0.5皮秒。

具体地，图形产生器21包括相互电连接的FPGA 211和串行器212。其中，FPGA 211用于接受时钟源10的输入时钟并对该输入时钟进行处理，处理后的输入时钟以信号传输至串行器212，该串行器212用于对FPGA 211传输的信号进行处理，使得该信号以预定速率输出。

进一步地，串行器212可以多个，通过FPGA 211和多个串行器212进行电连接，多个串行器之间进行电连接，将多路信号进行并串转换合成一路更高速率的信号。使得输出信号可以在500Mb/s～60Gb/s范围内选择，例如500Mb/s、600Mb/s、2Gb/s、20Gb/s、60Gb/s。增加输出信号的选择范围。

进一步地，FPGA 211，即现场可编程逻辑阵列。FPGA 211是在CPLD的基础上发展起来的新型高性能可编程逻辑器件，一般采用SRAM工艺，也有一些专用器件采用Flash工艺或反熔丝(Anti-Fuse)工艺等。FPGA 211的集成度很高，其器件密度从数万系统门到数千万系统门不等，可以完成极其复杂的时序与组合逻辑电路功能，适用于高速、高密度的高端数字逻辑电路设计领域。本申请正是利用FPGA 211接收输入时钟以输出信号。

进一步地，串行器212是高速数据通信中的接口电路，串行器212在高速数据通信领域已经非常常见，用于将多路输入信号进行并串转换合成一路更高速率的信号。

通过以上的描述可以知道：

采用本申请的误码测试设备，可以根据实际所需输出信号在时钟源10设置输入时钟；采用功率分配器30将该输入时钟以多路形式分配给信号处理装置20，信号处理装置20中的FPGA 211接收时钟源10的输入时钟并对该输入时钟进行处理。处理后的输入时钟以信号传输至串行器212，该串行器212对FPGA 211传输的信号进行处理，使得该信号以实际所需的速率传输至斜率滤波器组22。

斜率滤波器组22接收到信号时，由于本实施中的斜率滤波器组设置有10个斜率滤波器，且10个斜率滤波器之间并联设置，方便独立对斜率滤波器进行切换。各斜率滤波器还可以选择性地与图形产生器21电连接。在实际使用过程中，可以依次对10个斜率滤波器进行切换，以得到经过每个斜率滤波器的信号上升/下降时间。方便记录，不容易混淆。

此后，利用示波器示出并记录经过每个斜率滤波器的信号上升/下降时间。

为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。

此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本申请保护范围的限制。

以上仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种用于误码测试设备的信号上升/下降时间校正方法，其特征在于，包括：

步骤S1：根据实际所需输出信号在时钟源(10)上设置输入时钟；

步骤S2：使所述输入时钟以多路形式依次输入至图形产生器(21)、斜率滤波器组(22)以及示波器，所述示波器示出并记录得到多路所述输出信号的上升/下降时间的数据；

步骤S3：采用枚举法逐个对比多路所述数据，每路确定一个结果使得各路之间的偏差最小，记录所述偏差最小时对应的斜率滤波器组(22)的参数，并将所述参数设置在对应的斜率滤波器组(22)中，以实现对所述输出信号上升/下降时间的校正。

2.根据权利要求1所述的信号上升/下降时间校正方法，其特征在于，在所述步骤S3中，所述采用枚举法逐个对比多路所述数据，每路确定一个结果使得各路之间的偏差最小的步骤包括：

计算每路数据的方差；

将各路所述方差进行对比；

将所述方差最小的一组确定为偏差最小。

3.根据权利要求1所述的信号上升/下降时间校正方法，其特征在于，在所述步骤S1中，如果所述输出信号为F，则所述时钟源(10)上设置的所述输出信号的F/2。

4.根据权利要求3所述的信号上升/下降时间校正方法，其特征在于，所述输出信号为速率500Mb/s～60Gb/s。

5.根据权利要求1所述的信号上升/下降时间校正方法，其特征在于，所述输出信号为四路。

6.一种误码测试设备，其特征在于，所述误码测试设备用于执行权利要求1至5中任一项所述的信号上升/下降时间校正方法，所述误码测试设备包括：

时钟源(10)，所述时钟源(10)用于根据实际所需输出信号设置输入时钟；

信号处理装置(20)，所述信号处理装置(20)为多个，各所述信号处理装置(20)均包括图形产生器(21)以及斜率滤波器组(22)，所述图形产生器(21)与所述斜率滤波器组电连接，所述斜率滤波器组(22)与示波器电连接，所述信号处理装置(20)用于接收所述输入时钟，所述示波器用于示出并记录所述输出信号上升/下降时间。

7.根据权利要求6所述的误码测试设备，其特征在于，所述误码测试设备还包括功率分配器(30)，所述功率分配器(30)用于将所述输入时钟以多路形式分配给所述信号处理装置(20)。

8.根据权利要求6所述的误码测试设备，其特征在于，所述斜率滤波器组(22)包括10个斜率滤波器，10个所述斜率滤波器并联设置，且各所述斜率滤波器选择性地与所述图形产生器(21)电连接。

9.根据权利要求8所述的误码测试设备，其特征在于，所述斜率滤波器为低通滤波器。

10.根据权利要求6所述的误码测试设备，其特征在于，所述图形产生器(21)包括相互电连接的FPGA(211)和串行器(212)，所述FPGA(211)用于接受所述输入时钟并对所述输入时钟进行处理并传输至所述串行器(212)，所述串行器(212)用于对所述FPGA(211)传输的信号进行处理并使该信号以预定速率输出。

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