CN111431596B - 一种信号升速方法及电路 - Google Patents

Abstract

本发明实施例公开了一种信号升速方法及电路，所述信号升速方法包括：可编程逻辑门阵列FPGA生成多路第一测试信号，将所述多路第一测试信号中每预设数量路的第一测试信号输入至一个串行器；各个串行器对预设数量路的第一测试信号进行串行升速处理生成各个串行器对应的高速测试信号；各个串行器将对应的高速测试信号输入至第一机械开关，所述第一机械开关输出所有高速测试信号中的任一高速测试信号。采用本发明可以使得基于该信号升速方法能够测试的速率范围更大。

Description

一种信号升速方法及电路

技术领域

本发明涉及通信技术领域，具体涉及一种信号升速方法及电路。

背景技术

随着光通信技术的不断发展，以光导纤维为传输介质的光通信系统的传输速度也在不断提高。为保证光通信系统的高效传输，如何保证光通信器件的稳定性和可靠性也变得尤为重要。

近年来，随着4K、VR、5G等新业务和应用的兴起，光通信网络的流量持续快速增长。据统计，自2013年以来，全球网络流量的年增长率在30％左右，部分国家网络流量的年增长率甚至超过40％。这给全球电信运营商的网络都带来巨大挑战，采用更高的线路速率提升网络传输容量成为迫切需求。光通信线路速率正快速从100G升级到400G，甚至800G。因此，IEEE 802.3标准化制定组织开发了一系列对应的规范。目前正在紧锣密鼓开发中的主要是针对单链路112Gbps速率电信号的100GBASE-KR/200GBASE-KR2/400GBASE-KR4标准、针对2KM和10KM单模光纤112Gbps速率光信号的100GBASE-FR和100GBASE-LR标准，以及针对EPON/BIDI接入的标准。

在光系统、光器件测试中，需要用码型发生器。现有的码型发生器，只能产生光通信协议中如3.25Gbps、10.3125Gbps、25Gbps等固定速率点，速率低，范围窄。

发明内容

由于现有技术存在上述问题，本发明实施例提出一种信号升速方法及电路。

第一方面，本发明实施例提出一种信号升速方法，包括：

可编程逻辑门阵列FPGA生成多路第一测试信号，将所述多路第一测试信号中每预设数量路的第一测试信号输入至一个串行器；

各个串行器对预设数量路的第一测试信号进行串行升速处理生成各个串行器对应的高速测试信号；

各个串行器将对应的高速测试信号输入至第一机械开关，所述第一机械开关输出所有高速测试信号中的任一高速测试信号。

可选的，所述FPGA包括九个高速管脚输出接口；所述串行器包括两个四路串行器和一个二路串行器；所述预设数量路为四路；

所述可编程逻辑门阵列FPGA输出多路第一测试信号，将所述多路第一测试信号中每预设数量路的第一测试信号至一个串行器，包括：

所述FPGA将第一高速管脚输出接口输出的第一测试信号输入至所述第一机械开关；

所述FPGA将除所述第一高速管脚输出接口外的八个高速管脚输出接口输出的八路第一测试信号中，每四路第一测试信号输入至一个四路串行器；

所述各个串行器对预设数量路的第一测试信号进行串行升速处理生成各个串行器对应的高速测试信号，包括：

每个四路串行器对所述FPGA输入的四路第一测试信号进行串行升速处理，生成每个四路串行器对应的第一高速测试信号；

所述每个四路串行器将对应的第一高速测试信号输入至所述二路串行器，所述二路串行器对所有第一高速测试信号进行串行升速处理，生成所述二路串行器对应的第二高速测试信号；

所述FPGA还包括一个标准管脚输出接口，所述信号升速方法还包括：

所述FPGA将标准管脚输出接口输出的标准测试信号，及所述第一高速管脚输出接口输出的第一测试信号，输入至标准机械开关；

所述标准机械开关输出所述标准测试信号和所述第一高速管脚输出接口输出的第一测试信号中的任一测试信号至所述第一机械开关。

可选的，所述每个四路串行器将对应的第一高速测试信号输入至所述二路串行器，包括：

第一四路串行器将对应的第一高速测试信号输入至第一高速机械开关，所述第一高速机械开关将所述第一四路串行器对应第一高速测试信号输入至所述二路串行器；

第二四路串行器将对应的第一高速测试信号输入至第二高速机械开关，所述第二高速机械开关将第二四路串行器对应的第一高速测试信号输入至所述二路串行器。

可选的，所述信号升速方法还包括：

第一高速机械开关将所述第一四路串行器对应的第一高速测试信号通过第一衰减机械开关输入至第一衰减器；

第二高速机械开关将所述第二四路串行器对应的第一高速测试信号通过第二衰减机械开关输入至第二衰减器；

所述第一/第二衰减器对所述第一/第二四路串行器对应第一高速测试信号进行衰减处理，得到第一/第二衰减高速测试信号；

所述第一/第二衰减器将所述第一/第二衰减高速测试信号输入至四阶脉冲幅度调制PAM4组合器；

所述四阶脉冲幅度调制PAM4组合器对所述第一衰减高速测试信号和第二衰减高速测试信号进行信号合成处理，生成PAM4高速测试信号，并将所述PAM4高速测试信号输入至所述第一机械开关；

所述信号升速方法还包括：

所述第一衰减机械开关将所述第一四路串行器对应的第一高速测试信号输入至第三高速机械开关；

所述第二衰减机械开关将所述第二四路串行器对应的第一高速测试信号输入至第三高速机械开关；

所述第三高速机械开关将所述第一四路串行器对应第一高速测试信号或所述第二四路串行器对应第一高速测试信号输入至所述第一机械开关。

可选的，所述信号升速方法还包括：

所述第一机械开关将输出的高速测试信号输入至放大器，由放大器对所述高速测试信号进行放大处理得到放大测试信号，并将所述放大测试信号输入至第三衰减器；

所述第三衰减器对所述放大测试信号进行衰减处理，生成衰减测试信号，并将所述衰减测试信号输入至去加重单元；

所述去加重单元对所述衰减测试信号进行去加重处理生成去加重测试信号，并将所述去加重测试信号输入至功率分配器；

所述功率分配器对所述去加重测试信号进行分路处理，输出至少两路测试信号。

第二方面，本发明实施例还提出一种信号升速电路，包括现场可编程逻辑门阵列FPGA、至少一个串行器及第一机械开关；

其中，所述FPGA的高速管脚输出接口与串行器的输出端连接；

串行器的输出端与所述第一机械开关的输入端连接。

可选的，所述FPGA包括九个高速管脚输出接口；所述串行器包括两个四路串行器和一个二路串行器；

所述FPGA的第一高速管脚输出接口与所述第一机械开关的输入端连接；

所述FPGA除所述第一高速管脚输出接口外的八个高速管脚输出接口中，每四个高速管脚输出接口与一个四路串行器的输入端连接；

每个四路串行器的输出端与所述二路串行器的输入端连接，所述二路串行器的输出端与所述第一机械开关的输入端连接；

所述信号升速电路还包括标准机械开关；所述FPGA还包括一个标准管脚输出接口；

所述FPGA的标准管脚输出接口与所述标准机械开关的输入端连接；所述FPGA的第一高速管脚输出接口与所述标准机械开关的输入端连接；所述标准机械开关的输出端与所述第一机械开关的输入端连接。

可选的，所述信号升速电路还包括第一高速机械开关和第二高速机械开关；

第一四路串行器的输出端与第一高速机械开关的输入端连接，第二四路串行器的输出端与第二高速机械开关的输入端连接；第一高速机械开关和第二高速机械开关的输出端均与所述二路串行器的输入端连接。

可选的，所述信号升速电路还包括第一衰减器和第二衰减器、第一衰减器对应的第一衰减机械开关及第二衰减器对应的第二衰减机械开关；

第一高速机械开关的输出端与第一衰减机械开关的输入端连接，所述第一衰减机械开关的输出端与第一衰减器的输入端连接；

第二高速机械开关的输出端与第二衰减机械开关的输入端连接，所述第二衰减机械开关的输出端与第二衰减器的输入端连接；

所述第一衰减器的输出端、第二衰减器的输出端均与四阶脉冲幅度调制PAM4组合器的输入端连接，所述PAM4组合器的输出端与所述第一机械开关的输入端连接；

所述信号升速电路还包括第三高速机械开关；

所述第一衰减机械开关的输出端及所述第二衰减机械开关的输出端，还与所述第三高速机械开关的输入端连接；

所述第三高速机械开关的输出端与所述第一机械开关的输入端连接。

可选的，所述第一机械开关为单刀四掷机械开关，所述标准机械开关、第一高速机械开关、第二高速机械开关、第一衰减机械开关、第二衰减机械开关及第三高速机械开关均为单刀双掷机械开关；

所述信号升速电路还包括放大器、第三衰减器、去加重单元及功率分配器；

所述第一机械开关的输出端与所述放大器的输入端连接，所述放大器的输出端与所述第三衰减器的输入端连接；

所述第三衰减器的输出端与所述去加重单元的输入端连接，所述去加重单元的输出端与所述功率分配器的输入端连接。

由上述技术方案可知，本发明实施例通过串行器对FPGA输入的测试信号进行串行升速处理，可以得到多路高速测试信号，并可以通过机械开关输出高速测试信号。这样，通过串行器对FPGA输入的测试信号进行串行升速处理，可以使得能够测试的信号速率上限更高且速率连续可调，从而可以使得基于该信号升速方法能够测试的速率范围更大。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些图获得其他的附图。

图1为本发明一实施例提供的一种信号升速方法的流程示意图；

图2为本发明一实施例提供的一种二路串行器的结构示意图；

图3为本发明一实施例提供的一种信号升速电路的结构示意图；

图4为本发明一实施例提供的一种FPGA的结构示意图；

图5为本发明一实施例提供的一种信号升速电路的结构示意图。

具体实施方式

下面结合附图，对本发明的具体实施方式作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。

图1示出了本实施例提供的一种信号升速方法的流程示意图，包括：

S101，可编程逻辑门阵列FPGA生成多路第一测试信号，将多路第一测试信号中每预设数量路的第一测试信号输入至一个串行器。

其中，所述第一测试信号指FPGA(Field Programmable Gate Array，可编程逻辑门阵列)输出的测试信号。

所述预设数量指预先设置的输入至一个串行器的测试信号的数量，该数量可以根据串行器的可以接收的测试信号数量进行设置，如对于四路串行器该数量可以设置为4，对于二路串行器该数量可以设置为2。

在实施中，FPGA可以接收参考时钟信号，并可以在基于前述参数时钟信号生成多路第一测试信号。然后，FPGA可以将前述多路第一测试信号中每预设数量路的第一测试信号输入至一个串行器，如可以是将每4路第一测试信号输入至一个四路串行器。可以理解的是，串行器的数量可以根据FPGA的输出数量灵活设置，即串行器的数量可以不止为1个。

S102，各个串行器对预设数量路的第一测试信号进行串行升速处理生成各个串行器对应的高速测试信号。

其中，所述高速测试信号指串行器对接收到的第一测试信号进行串行升速处理后生成的测试信号。

在实施中，各个串行器接收到FPGA输入的第一测试信号之后，可以对接收到的第一测试信号进行串行升速处理生成自身对应的高速测试信号，即每个串行器都可以生成一个高速测试信号。参见图2，示出了一种二路串行器的工作原理示意图，如图2所示，二路串行器MUX(也称为2：1宽带串行器)可以将输入信号d0p/d0n、d1p/d1n、合成一路输出信号qp/qn。输入信号的码速率范围可以是为3.125Gb/s～32Gb/s，故而合成后的输出信号码速率最高可达64Gb/s。在串行器的设计时，输入时钟信号的码速率为合成数据信号码速率的一半，且如果时钟信号没有与输入信号对齐，或者输入信号之间出现相位失调，就会出现错误的输出信号，故而时钟信号与输入数据信号之间需要保持良好的相位对应关系，严格保障各路信号间的相位关系，因此时钟信号c、输入信号d0和d1必须共享一个时钟源，它们需要具有完全相同的频率和相位。四路串行器的工作原理类似于二路串行器，在此不再赘述。

S103，各个串行器将对应的高速测试信号输入至第一机械开关，第一机械开关输出所有高速测试信号中的任一高速测试信号。

其中，所述第一机械开关指用于择一输出高速测试信号的机械开关。

在实施中，各个串行器在生成自身对应的高速测试信号之后，可以将自身生成的高速测试信号均输入至第一机械开关。然后，可以通过控制机械开关的电路通断输出前述第一机械开关接收到的任一高速测试信号。

由上述技术方案可知，本发明实施例通过串行器对FPGA输入的测试信号进行串行升速处理，可以得到多路高速测试信号，并可以通过机械开关输出高速测试信号。这样，通过串行器对FPGA输入的测试信号进行串行升速处理，可以使得能够测试的信号速率上限更高且速率连续可调，从而可以使得基于该信号升速方法能够测试的速率范围更大。

进一步地，在上述方法实施例的基础上，FPGA包括九个高速管脚输出接口；串行器包括两个四路串行器和一个二路串行器；预设数量路为四路；相应的上述步骤S101的处理可以如下：FPGA将第一高速管脚输出接口输出的第一测试信号输入至所述第一机械开关；FPGA将除第一高速管脚输出接口外的八个高速管脚输出接口输出的八路第一测试信号中，每四路第一测试信号输入至一个四路串行器。相应的上述步骤S102的处理可以如下：每个四路串行器对FPGA输入的四路第一测试信号进行串行升速处理，生成每个四路串行器对应的第一高速测试信号；每个四路串行器将对应的第一高速测试信号输入至二路串行器，二路串行器对所有第一高速测试信号进行串行升速处理，生成二路串行器对应的第二高速测试信号。FPGA还包括一个标准管脚输出接口，上述方法还包括如下处理：FPGA将标准管脚输出接口输出的标准测试信号，及第一高速管脚输出接口输出的第一测试信号，输入至标准机械开关；标准机械开关输出标准测试信号和第一高速管脚输出接口输出的第一测试信号中的任一测试信号至第一机械开关。

其中，FPGA包括九个高速管脚输出接口和一个标准管脚输出接口。标准管脚输出接口输出的测试信号速率范围通常可以是50Mbps-500M bps；FPGA的九个高速管脚输出接口中包括一个第一高速管脚输出接口，该接口输出的测试信号速率范围通常可以是500Mbps-12.5Gbps；另外八个高速管脚输出接口输出的测试信号速率范围通常可以是3.125Gbps-8Gbps。

所述第一高速管脚输出接口指FPGA用于将第一测试信号输入至第一机械开关的一个高速管脚输出接口。

所述第一高速测试信号指四路串行器基于FPGA输入的第一测试信号生成的较高速的测试信号。

所述第二高速测试信号指二路串行器基于各个四路串行器输入的第一高速测试信号生成的更高速的测试信号。

所述标准机械开关指接收标准测试信号，及前述第一高速管脚输出接口输出的第一测试信号的机械开关。

在实施中，FPGA可以包括九个高速管脚输出接口，FPGA可以将第一高速管脚输出接口输出的第一测试信号输入至所述第一机械开关。并可以在除前述第一高速管脚输出接口外的八个高速管脚输出接口输出的八路第一测试信号中，每四路第一测试信号输入至一个四路串行器。相应的，每个四路串行器在接收到FPGA输入的四路第一测试信号后，可以对接收到FPGA输入的四路第一测试信号进行串行升速处理，生成每个四路串行器对应的第一高速测试信号，即每个四路串行器都对应有一个第一高速测试信号。各个四路串行器生成各自对应的第一高速测试信号之后，可以将自身生成的第一高速测试信号输入至二路串行器。二路串行器可以对接收到的所有第一高速测试信号进行串行升速处理，生成对应的第二高速测试信号。同时，FPGA还包括一个标准管脚输出接口，该接口输出的测试信号速率范围通常可以是50Mbps-500M bps，FPGA可以将该标准管脚输出接口输出的标准测试信号，及前述第一高速管脚输出接口输出的第一测试信号，输入至标准机械开关。可以控制标准机械开关的电路通断控制标准机械开关输出标准测试信号或第一高速管脚输出接口输出的第一测试信号至第一机械开关。

进一步地，在上述方法实施例的基础上，每个四路串行器将对应的第一高速测试信号输入至所述二路串行器的处理，可以包括：第一四路串行器将对应的第一高速测试信号输入至第一高速机械开关，第一高速机械开关将第一四路串行器对应第一高速测试信号输入至二路串行器；第二四路串行器将对应的第一高速测试信号输入至第二高速机械开关，第二高速机械开关将第二四路串行器对应的第一高速测试信号输入至二路串行器。

进一步地，在上述方法实施例的基础上，还可以对第一高速测试信号进行衰减处理，相应的处理可以如下：第一高速机械开关将第一四路串行器对应的第一高速测试信号通过第一衰减机械开关输入至第一衰减器；第二高速机械开关将第二四路串行器对应的第一高速测试信号通过第二衰减机械开关输入至第二衰减器；第一/第二衰减器对第一/第二四路串行器对应第一高速测试信号进行衰减处理，得到第一/第二衰减高速测试信号；第一/第二衰减器将第一/第二衰减高速测试信号输入至四阶脉冲幅度调制PAM4组合器；四阶脉冲幅度调制PAM4组合器对第一衰减高速测试信号和第二衰减高速测试信号进行信号合成处理，生成PAM4高速测试信号，并将PAM4高速测试信号输入至第一机械开关。

其中，所述第一衰减器指第一高速机械开关对应的衰减器，所述第一衰减机械开关指与第一衰减器对应的机械开关。

所述第二衰减器指第二高速机械开关对应的衰减器，所述第二衰减机械开关指与第二衰减器对应的机械开关。

所述第一衰减高速测试信号指第一衰减器生成的测试信号。

所述第二衰减高速测试信号指第二衰减器生成的测试信号。

所述PAM4高速测试信号指PAM4组合器生成的测试信号。

在实施中，第一高速机械开关可以将第一四路串行器对应的第一高速测试信号输入至第一衰减机械开关，并可以通过控制第一衰减机械开关将前述第一四路串行器对应的第一高速测试信号输入至第一衰减器。同时，第二高速机械开关可以将第二四路串行器对应第一高速测试信号输入至第二衰减机械开关，并可以通过控制第二衰减机械开关将前述第二四路串行器对应的第一高速测试信号输入至第二衰减器。然后，第一衰减器可以对第一四路串行器对应的第一高速测试信号进行衰减处理，得到第一衰减高速测试信号；第二衰减器可以对第二四路串行器对应的第一高速测试信号进行衰减处理，得到第二衰减高速测试信号。之后，第一衰减器可以将第一衰减高速测试信号输入至四阶脉冲幅度调制PAM4组合器，第二衰减器也可以将第二衰减高速测试信号输入至前述PAM4组合器。PAM4组合器可以对前述第一衰减高速测试信号和第二衰减高速测试信号进行信号合成处理，生成PAM4高速测试信号。然后，PAM4组合器可以将PAM4高速测试信号输入至上述第一机械开关。

进一步地，还可以控制第一衰减机械开关将前述第一四路串行器对应的第一高速测试信号输入至第三高速机械开关，控制第二衰减机械开关将前述第二四路串行器对应的第一高速测试信号输入至前述第三高速机械开关。然后，可以控制第三高速机械开关将前述第一四路串行器对应第一高速测试信号或前述第二四路串行器对应第一高速测试信号输入至第一机械开关。

其中，所述第三高速机械开关指用于接收第一衰减机械开关和第二衰减机械开关输出的测试信号的机械开关。

进一步地，在上述方法实施例的基础上，还可以进行如下处理：第一机械开关可以将输出的高速测试信号输入至放大器，由放大器对高速测试信号进行放大处理得到放大测试信号，并将放大测试信号输入至第三衰减器；第三衰减器对放大测试信号进行衰减处理，生成衰减测试信号，并将衰减测试信号输入至去加重单元；去加重单元对衰减测试信号进行去加重处理生成去加重测试信号，并将去加重测试信号输入至功率分配器；功率分配器对去加重测试信号进行分路处理，输出至少两路测试信号。

其中，所述放大测试信号指经放大器进行放大处理后生成的测试信号。

所述第三衰减器指对放大测试信号进行衰减处理的衰减器，所述衰减测试信号指对放大测试信号进行衰减处理后生成的测试信号。

所述去加重测试信号指对衰减测试信号进行去加重处理生成的测试信号。

可以理解的是，上述“第一”、“第二”等用词仅用于区分不同的元器件(如不同的串行器、机械开关等)，没有实际含义。

参见图3，以图3所示的信号升速电路为例，对本发明实施例提供的信号升速方法进行完整说明。具体的，首先，FPGA 1可以接收频率综合器输出的参考时钟信号，可以理解，为保证串行器对进行串行合成升速处理后信号的准确性，串行器可以结合收到的信号及参考信号在保证相位对齐的同时进行串行合成升速处理，故而参见图3，频率综合器输出的时钟信号一路参考时钟信号输入至FPGA，其余3路全速时钟信号分别输入至四路串行器3、四路串行器4及二路串行器5。在实施中，FPGA的输出管脚分为标准和高速两种，标准测试信号通过标准管脚输出接口输出，速率范围为50Mb/s～500Mb/s；高速测试信号是通过GTX高速管脚输出接口输出，共9路，速率范围为500Mb/s～12.5Gb/s。其中一路直接作为输出信号，其速率范围500Mb/s～12.5Gb/s。另外每四路高速测试信号通过两级串行器合成一路更高速信号，可以得到两路速率范围12.5Gb/s～32Gb/s的测试信号。速率范围12.5Gb/s～32Gb/s的测试信号经过开关切换，其中一路直接输出，另外一路测试信号再经过一个串行器升速，最终可以得到速率为32Gb/s～64Gb/s的NRZ码测试信号。具体的，参见图4，FPGA1接收到参考时钟信号之后，可以通过标准管脚输出接口101输出50Mbps-500Mbps的测试信号，通过第一高速管脚输出接口1029输出500Mbps-12.5Gbps的测试信号，并将前述标准管脚输出接口101输出50Mbps-500Mbps的测试信号及第一高速管脚输出接口1029输出500Mbps-12.5Gbps的测试信号输入至标准机械开关8。标准机械开关8为单刀双掷机械开关，通过控制标准机械开关8可以输出50Mbps-12.5Gbps的测试信号至第一机械开关2的一个输入端。同时，FPGA 1的四个高速管脚输出接口1021-1024每一个高速管脚输出接口均可输出3.125GHz-8Gbps的信号，前述四个高速管脚输出接口1021-1024的输出信号输入至第一四路串行器3对信号进行串行合成升速处理后可以输出12.5GHz-32Gbps的第一高速测试信号。同理，FPGA 1的另外四个高速管脚输出接口1025-1028输出的测试信号经第二四路串行器4也可以输出12.5GHz-32Gbps的第一高速测试信号。

第一四路串行器3输出的12.5GHz-32Gbps的第一高速测试信号可以输入至第一高速机械开关6，第二四路串行器4输出的12.5GHz-32Gbps的第一高速测试信号可以输入至第二高速机械开关7。第一高速机械开关6的一个输出端可以将12.5GHz-32Gbps的第一高速测试信号输入至第一衰减机械开关9，或者可以将12.5GHz-32Gbps的第一高速测试信号输入至二路串行器5；同样的，第二高速机械开关7的一个输出端可以将12.5GHz-32Gbps的第一高速测试信号输入至第二衰减机械开关10，或者可以将12.5GHz-32Gbps的第一高速测试信号输入至二路串行器5。这样，若第一高速机械开关6和第二高速机械开关7均将12.5GHz-32Gbps的第一高速测试信号输入至二路串行器5，二路串行器5则能对输入的两路12.5GHz-32Gbps的第一高速测试信号进行串行合成升速处理，输出32GHz-64Gbps的信号并将该32GHz-64Gbps的信号输入至第一机械开关2的一个输入端。

或者，第一高速机械开关6将12.5GHz-32Gbps的第一高速测试信号输入至第一衰减机械开关9，第二高速机械开关7将12.5GHz-32Gbps的第一高速测试信号输入至第二衰减机械开关10。此时，若第一衰减机械开关9和第二衰减机械开关10均将12.5GHz-32Gbps的信号输入至第三高速机械开关11，第三高速机械开关11则可以将12.5GHz-32Gbps的第一高速测试信号输入至第一机械开关2的一个输入端。或者，第一衰减机械开关9将12.5GHz-32Gbps的第一高速测试信号通过第一衰减器12(如3dB衰减器)输入至PAM4组合器14的一个输入端，第二衰减机械开关10将12.5GHz-32Gbps的第一高速测试信号通过第二衰减器13(如10dB衰减器)输入至PAM4组合器14的另一个输入端。

然后，PAM4组合器14可以基于第一衰减器12和第二衰减器13输入的12.5GHz-32Gbps的第一高速测试信号得到12.5GBd-32GBd的PAM4信号，并将该PAM4信号输入至第一机械开关2的一个输入端。可以理解的是，由于FPGA输出的都是NRZ信号，故而前述PAM4组合器14实际上是将第一衰减器12和第二衰减器13输入的12.5GHz-32Gbps的信号转换为PAM4信号并输出。由于第一机械开关2的输入端接收的信号范围为50Mbps-64Gbps，故而第一机械开关2可以输入的信号速率范围为50Mbps-64Gbps。然后，对输出的速率范围为50Mbps-64Gbps信号通过放大器16进行放大处理，经由去加重单元17进行去加重处理，再经由功率分配器18即可输出多路(如4路)相等或不相等信号。这样，由于传统的数字信号最多采用的是NRZ(Not Return to Zero，不归零码)信号，即采用两种信号电平来表示数字逻辑信号的1、0信息，每个符号周期可传输1bit的逻辑信息；而PAM信号则可以采用更多信号电平，从而每个符号周期可传输更多bit信息，PAM4信号采用4个不同的信号电平来进行信号传输，每个符号周期可以表示2个bit的逻辑信息(0、1、2、3)。因此，要实现同样的信号传输能力，PAM4信号的符号速率只需要达到NRZ信号的一半即可，从而可以大大减小传输通道对PAM4信号造成的损耗。具体的，通过对接收到的两路NRZ信号进行去加重处理并通过PAM4组合器即可合成一路PAM4信号。

由上可见，本发明实施例提供的信号升速方法通过对信号的串行合成升速，可以使得信号速率最高可以达到64Gbps。与目前常见的10Gbps、25Gbps等设备相比，速度明显得到大幅度提升，并可以直接应用于400Gbps的光模块市场。本发明实施例提供的信号升速电路还可以应用于一些串行通讯接口的测试，如USB2.0、USB3.0、SATA、HDMI等进行通过性测试；应用于计算机领域如背板实现对多通道串扰的模拟；应用于高校研究领域，可以对光通信传输进行信道模拟。可用于高速数传模块及芯片的研发调试环境提供支持；可用于数据中心高速互联有源跳线、光模块等批量产品的生产测试；可用于5G传输网络光通信产品的测试。

图5示出了本实施例提供的一种信号升速电路的结构示意图，包括现场可编程逻辑门阵列FPGA1、至少一个串行器(如图中的3、4、5)及第一机械开关2；

其中，所述FPGA 1的高速管脚输出接口102与串行器3和4的输出端连接；

串行器3和4的输出端与所述第一机械开关2的输入端连接。

进一步地，参见图4，所述FPGA1包括九个高速管脚输出接口1021-1029；所述串行器包括两个四路串行器3、4和一个二路串行器5；

所述FPGA 1的第一高速管脚输出接口1029与所述第一机械开关2的输入端连接；

所述FPGA 1除所述第一高速管脚输出接口1029外的八个高速管脚输出接口1021-1028中，每四个高速管脚输出接口与一个四路串行器的输入端连接；参见图4，如1021-1024与四路串行器4的输入端连接，如1025-1028与四路串行器3的输入端连接；

每个四路串行器3和4的输出端与所述二路串行器5的输入端连接，所述二路串行器5的输出端与所述第一机械开关2的输入端连接；

所述信号升速电路还包括标准机械开关8；所述FPGA 1还包括一个标准管脚输出接口101；

所述FPGA 1的标准管脚输出接口101与所述标准机械开关8的输入端连接；所述FPGA 1的第一高速管脚输出接口1029与所述标准机械开关8的输入端连接；所述标准机械开关8的输出端与所述第一机械开关2的输入端连接。

进一步地，所述信号升速电路还包括第一高速机械开关6和第二高速机械开关7；

第一四路串行器3的输出端与第一高速机械开关6的输入端连接，第二四路串行器4的输出端与第二高速机械开关7的输入端连接；第一高速机械开关6和第二高速机械开关7的输出端均与所述二路串行器5的输入端连接。

进一步地，所述信号升速电路还包括第一衰减器12和第二衰减器13、第一衰减器12对应的第一衰减机械开关9及第二衰减器13对应的第二衰减机械开关10；

第一高速机械开关6的输出端与第一衰减机械开关9的输入端连接，所述第一衰减机械开关9的输出端与第一衰减器12的输入端连接；

第二高速机械开关7的输出端与第二衰减机械开关10的输入端连接，所述第二衰减机械开关10的输出端与第二衰减器13的输入端连接；

所述第一衰减器12的输出端、第二衰减器13的输出端均与四阶脉冲幅度调制PAM4组合器14的输入端连接，所述PAM4组合器14的输出端与所述第一机械开关2的输入端连接；

所述信号升速电路还包括第三高速机械开关11；

所述第一衰减机械开关9的输出端及所述第二衰减机械开关10的输出端，还与所述第三高速机械开关11的输入端连接；

所述第三高速机械开关11的输出端与所述第一机械开关2的输入端连接。

进一步地，所述第一机械开关2为单刀四掷机械开关，所述标准机械开关8、第一高速机械开关6、第二高速机械开关7、第一衰减机械开关9、第二衰减机械开关10及第三高速机械开关11均为单刀双掷机械开关；

参见图3，所述信号升速电路还包括放大器15、第三衰减器16、去加重单元17及功率分配器18；

所述第一机械开关2的输出端与所述放大器15的输入端连接，所述放大器15的输出端与所述第三衰减器16的输入端连接；

所述第三衰减器16的输出端与所述去加重单元17的输入端连接，所述去加重单元17的输出端与所述功率分配器18的输入端连接。

本实施例所述的信号升速电路可以用于执行上述方法实施例，其原理和技术效果类似，此处不再赘述。

应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (8)

1.一种信号升速方法，其特征在于，包括：

可编程逻辑门阵列FPGA生成多路第一测试信号，将所述多路第一测试信号中每预设数量路的第一测试信号输入至一个串行器；

各个串行器对预设数量路的第一测试信号进行串行升速处理生成各个串行器对应的高速测试信号；

各个串行器将对应的高速测试信号输入至第一机械开关，所述第一机械开关输出所有高速测试信号中的任一高速测试信号；

所述FPGA包括九个高速管脚输出接口；所述串行器包括两个四路串行器和一个二路串行器；所述预设数量路为四路；

所述可编程逻辑门阵列FPGA输出多路第一测试信号，将所述多路第一测试信号中每预设数量路的第一测试信号至一个串行器，包括：

所述FPGA将第一高速管脚输出接口输出的第一测试信号输入至所述第一机械开关；

所述FPGA将除所述第一高速管脚输出接口外的八个高速管脚输出接口输出的八路第一测试信号中，每四路第一测试信号输入至一个四路串行器；

所述各个串行器对预设数量路的第一测试信号进行串行升速处理生成各个串行器对应的高速测试信号，包括：

每个四路串行器对所述FPGA输入的四路第一测试信号进行串行升速处理，生成每个四路串行器对应的第一高速测试信号；

所述每个四路串行器将对应的第一高速测试信号输入至所述二路串行器，所述二路串行器对所有第一高速测试信号进行串行升速处理，生成所述二路串行器对应的第二高速测试信号；

所述FPGA还包括一个标准管脚输出接口，所述信号升速方法还包括：

所述FPGA将标准管脚输出接口输出的标准测试信号，及所述第一高速管脚输出接口输出的第一测试信号，输入至标准机械开关；

所述标准机械开关输出所述标准测试信号和所述第一高速管脚输出接口输出的第一测试信号中的任一测试信号至所述第一机械开关。

2.根据权利要求1所述的信号升速方法，其特征在于，所述每个四路串行器将对应的第一高速测试信号输入至所述二路串行器，包括：

第一四路串行器将对应的第一高速测试信号输入至第一高速机械开关，所述第一高速机械开关将所述第一四路串行器对应第一高速测试信号输入至所述二路串行器；

第二四路串行器将对应的第一高速测试信号输入至第二高速机械开关，所述第二高速机械开关将第二四路串行器对应的第一高速测试信号输入至所述二路串行器。

3.根据权利要求2所述的信号升速方法，其特征在于，所述信号升速方法还包括：

第一高速机械开关将所述第一四路串行器对应的第一高速测试信号通过第一衰减机械开关输入至第一衰减器；

第二高速机械开关将所述第二四路串行器对应的第一高速测试信号通过第二衰减机械开关输入至第二衰减器；

所述第一/第二衰减器对所述第一/第二四路串行器对应第一高速测试信号进行衰减处理，得到第一/第二衰减高速测试信号；

所述第一/第二衰减器将所述第一/第二衰减高速测试信号输入至四阶脉冲幅度调制PAM4组合器；

所述四阶脉冲幅度调制PAM4组合器对所述第一衰减高速测试信号和第二衰减高速测试信号进行信号合成处理，生成PAM4高速测试信号，并将所述PAM4高速测试信号输入至所述第一机械开关；

所述信号升速方法还包括：

所述第一衰减机械开关将所述第一四路串行器对应的第一高速测试信号输入至第三高速机械开关；

所述第二衰减机械开关将所述第二四路串行器对应的第一高速测试信号输入至第三高速机械开关；

所述第三高速机械开关将所述第一四路串行器对应第一高速测试信号或所述第二四路串行器对应第一高速测试信号输入至所述第一机械开关。

4.根据权利要求1所述的信号升速方法，其特征在于，所述信号升速方法还包括：

所述第一机械开关将输出的高速测试信号输入至放大器，由放大器对所述高速测试信号进行放大处理得到放大测试信号，并将所述放大测试信号输入至第三衰减器；

所述第三衰减器对所述放大测试信号进行衰减处理，生成衰减测试信号，并将所述衰减测试信号输入至去加重单元；

所述去加重单元对所述衰减测试信号进行去加重处理生成去加重测试信号，并将所述去加重测试信号输入至功率分配器；

所述功率分配器对所述去加重测试信号进行分路处理，输出至少两路测试信号。

5.一种信号升速电路，其特征在于，包括现场可编程逻辑门阵列FPGA、至少一个串行器及第一机械开关；

其中，所述FPGA的高速管脚输出接口与串行器的输出端连接；

串行器的输出端与所述第一机械开关的输入端连接；

所述FPGA包括九个高速管脚输出接口；所述串行器包括两个四路串行器和一个二路串行器；

所述FPGA的第一高速管脚输出接口与所述第一机械开关的输入端连接；

所述FPGA除所述第一高速管脚输出接口外的八个高速管脚输出接口中，每四个高速管脚输出接口与一个四路串行器的输入端连接；

每个四路串行器的输出端与所述二路串行器的输入端连接，所述二路串行器的输出端与所述第一机械开关的输入端连接；

所述信号升速电路还包括标准机械开关；所述FPGA还包括一个标准管脚输出接口；

所述FPGA的标准管脚输出接口与所述标准机械开关的输入端连接；所述FPGA的第一高速管脚输出接口与所述标准机械开关的输入端连接；所述标准机械开关的输出端与所述第一机械开关的输入端连接。

6.根据权利要求5所述的信号升速电路，其特征在于，所述信号升速电路还包括第一高速机械开关和第二高速机械开关；

第一四路串行器的输出端与第一高速机械开关的输入端连接，第二四路串行器的输出端与第二高速机械开关的输入端连接；第一高速机械开关和第二高速机械开关的输出端均与所述二路串行器的输入端连接。

7.根据权利要求6所述的信号升速电路，其特征在于，所述信号升速电路还包括第一衰减器和第二衰减器、第一衰减器对应的第一衰减机械开关及第二衰减器对应的第二衰减机械开关；

第一高速机械开关的输出端与第一衰减机械开关的输入端连接，所述第一衰减机械开关的输出端与第一衰减器的输入端连接；

第二高速机械开关的输出端与第二衰减机械开关的输入端连接，所述第二衰减机械开关的输出端与第二衰减器的输入端连接；

所述第一衰减器的输出端、第二衰减器的输出端均与四阶脉冲幅度调制PAM4组合器的输入端连接，所述PAM4组合器的输出端与所述第一机械开关的输入端连接；

所述信号升速电路还包括第三高速机械开关；

所述第一衰减机械开关的输出端及所述第二衰减机械开关的输出端，还与所述第三高速机械开关的输入端连接；

所述第三高速机械开关的输出端与所述第一机械开关的输入端连接。

8.根据权利要求7所述的信号升速电路，其特征在于，所述第一机械开关为单刀四掷机械开关，所述标准机械开关、第一高速机械开关、第二高速机械开关、第一衰减机械开关、第二衰减机械开关及第三高速机械开关均为单刀双掷机械开关；

所述信号升速电路还包括放大器、第三衰减器、去加重单元及功率分配器；

所述第一机械开关的输出端与所述放大器的输入端连接，所述放大器的输出端与所述第三衰减器的输入端连接；

所述第三衰减器的输出端与所述去加重单元的输入端连接，所述去加重单元的输出端与所述功率分配器的输入端连接。

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